JPH02192500A - 化合物半導体単結晶の製造方法 - Google Patents
化合物半導体単結晶の製造方法Info
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- JPH02192500A JPH02192500A JP1153481A JP15348189A JPH02192500A JP H02192500 A JPH02192500 A JP H02192500A JP 1153481 A JP1153481 A JP 1153481A JP 15348189 A JP15348189 A JP 15348189A JP H02192500 A JPH02192500 A JP H02192500A
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Classifications
-
- C—CHEMISTRY; METALLURGY
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- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
- C30B29/10—Inorganic compounds or compositions
- C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
-
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- C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Chemical & Material Sciences (AREA)
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- Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、化合物半導体単結晶の製造方法に係り、特に
単結晶育成後における熱処理方法に関する。
単結晶育成後における熱処理方法に関する。
［従来技術］
化合物半導体単結晶を製造する方法としては、当該結晶
の融液に種結晶を浸漬してこれを引き上げていき単結晶
を育成する方法や、当該結晶の融液を徐々に固化させ単
結晶を育成する方法がある。
の融液に種結晶を浸漬してこれを引き上げていき単結晶
を育成する方法や、当該結晶の融液を徐々に固化させ単
結晶を育成する方法がある。
特に、前者に属する方法としては液体封止チョクラルス
キー法（ＬＥＣ法）が、後者に属する方法としては徐冷
法（ＯＦ法）、水平ブリッジマン法（ＨＢ法）、垂直ブ
リッジマン法（ＶＢ法）が知られている。
キー法（ＬＥＣ法）が、後者に属する方法としては徐冷
法（ＯＦ法）、水平ブリッジマン法（ＨＢ法）、垂直ブ
リッジマン法（ＶＢ法）が知られている。
しかし、このような各種の単結晶の育成法は、それぞれ
差異はあるものの、基本的には結晶と融液の間に温度勾
配を生じさせ、融液から結晶を固化させるものである。
差異はあるものの、基本的には結晶と融液の間に温度勾
配を生じさせ、融液から結晶を固化させるものである。
つまり、結晶成長が起こっている固液界面は融点にあっ
ても、既に結晶が成長した部分は常に融点よりより低温
にさらされていることになる。従って、上述の化合物半
導体単結晶の育成法は本質的に育成結晶内の特性が不均
一となることが避けられないものである。
ても、既に結晶が成長した部分は常に融点よりより低温
にさらされていることになる。従って、上述の化合物半
導体単結晶の育成法は本質的に育成結晶内の特性が不均
一となることが避けられないものである。
そのために、これら化合物半導体単結晶から切り出した
ウェーハを電子デバイスに用いても、つェーハ面内でデ
バイス特性のバラツキが大きく、歩留りが低下する問題
がある。すなわち、例えばアンドープまたはＣｒドープ
ＧａＡｓ単結晶のウェーハは、イオン注入型のＦＥＴ等
の電子デバイスに用いられるが、上述したウェーハ面内
での不均一特性のために、ウェーハ上に作成した数多く
のＦＥＴの各しきい値電圧ｖｔｈがバラついてしまうと
いう問題がある。
ウェーハを電子デバイスに用いても、つェーハ面内でデ
バイス特性のバラツキが大きく、歩留りが低下する問題
がある。すなわち、例えばアンドープまたはＣｒドープ
ＧａＡｓ単結晶のウェーハは、イオン注入型のＦＥＴ等
の電子デバイスに用いられるが、上述したウェーハ面内
での不均一特性のために、ウェーハ上に作成した数多く
のＦＥＴの各しきい値電圧ｖｔｈがバラついてしまうと
いう問題がある。
従来、ウェーハ面内での特性のバラツキを低減させるた
め、真空の石英アンプル中で単結晶のインゴットを６２
０〜１０００℃で熱処理するインゴットアニール法がＲ
ｕｍ５ｂｙらによって提案され、その後このインゴット
アニール法については種々の方法が提案されている（例
えば特開昭６１−２０１７００号公報、特開昭６１−２
２２９９９号公報、特開号６２−２１６９９号公報、特
開昭６２−２１８００号公報、特開昭６２−１６２７０
０号公報）。
め、真空の石英アンプル中で単結晶のインゴットを６２
０〜１０００℃で熱処理するインゴットアニール法がＲ
ｕｍ５ｂｙらによって提案され、その後このインゴット
アニール法については種々の方法が提案されている（例
えば特開昭６１−２０１７００号公報、特開昭６１−２
２２９９９号公報、特開号６２−２１６９９号公報、特
開昭６２−２１８００号公報、特開昭６２−１６２７０
０号公報）。
［発明が解決しようとする課題］
しかし、上記従来のインゴットアニール法では、確かに
抵抗率や移動度をウェーハ面内で均一化でき、フォトル
ミネッセンス像をウェーハ面内で均一化できるものの、
ＦＥＴのウェーハ面内でしきい値電圧ｖｔｈのバラツキ
を充分に小さくすることはできなかった。
抵抗率や移動度をウェーハ面内で均一化でき、フォトル
ミネッセンス像をウェーハ面内で均一化できるものの、
ＦＥＴのウェーハ面内でしきい値電圧ｖｔｈのバラツキ
を充分に小さくすることはできなかった。
そこで、発明者らはカソードルミネッセンス像に注目し
て種々の熱処理法を実施した。カソードルミネッセンス
像は、走査電子顕微鏡に反射鏡や光検出器を加えて改造
することにより、容易に測定することができる。特に、
カソードルミネッセンス像は０．５〜１μｍの分解能で
ミクロな像を得ることができるので、フォトルミネッセ
ンス像（分解能１０〜１００μｍ）で均一なウェーハで
あっても、カソードルミネッセンス像によれば不均一で
あることを測定できる。ＧａＡｓ単結晶については、カ
ソードルミネッセンス像は古くから測定されており、い
かなるＧａＡｓ単結晶においてもその像は不均一である
ことが知られている。
て種々の熱処理法を実施した。カソードルミネッセンス
像は、走査電子顕微鏡に反射鏡や光検出器を加えて改造
することにより、容易に測定することができる。特に、
カソードルミネッセンス像は０．５〜１μｍの分解能で
ミクロな像を得ることができるので、フォトルミネッセ
ンス像（分解能１０〜１００μｍ）で均一なウェーハで
あっても、カソードルミネッセンス像によれば不均一で
あることを測定できる。ＧａＡｓ単結晶については、カ
ソードルミネッセンス像は古くから測定されており、い
かなるＧａＡｓ単結晶においてもその像は不均一である
ことが知られている。
実際、従来の種々の熱処理法を適用した単結晶について
、カソードルミネッセンスの測定を行なった結果、いず
れの熱処理法を適用した単結晶であってもカソードルミ
ネッセンス像は完全に均一化されていなかった。カソー
ドルミネッセンス像が不均一であるとい′うことは、結
晶内で不純物やＥＬ２などの固有欠陥が不均一に分布し
ていることが原因であると考えられ、このような不均一
分布のために、ＦＥＴのしきい値電圧ｖｔｈにバラツキ
を生じるものと考えられる。
、カソードルミネッセンスの測定を行なった結果、いず
れの熱処理法を適用した単結晶であってもカソードルミ
ネッセンス像は完全に均一化されていなかった。カソー
ドルミネッセンス像が不均一であるとい′うことは、結
晶内で不純物やＥＬ２などの固有欠陥が不均一に分布し
ていることが原因であると考えられ、このような不均一
分布のために、ＦＥＴのしきい値電圧ｖｔｈにバラツキ
を生じるものと考えられる。
また従来、単結晶のインゴットを２段階でアニールする
ことも行われているが、この方法によれば、ＡＢエツチ
ングにより出現する微小欠陥（罪状ピット）の密度は常
に高くなってしまった。発明者らは、ＡＢエツチングに
より出現する微小欠陥密度とＦＥＴ特性との相関性を調
べた。その結果、微小欠陥がＦＥＴのゲート部に現われ
る場合、そのＦＥＴのしきい値電圧ｖｔｈが変動し、特
定の電圧範囲に制御できないという事実を見出した。
ことも行われているが、この方法によれば、ＡＢエツチ
ングにより出現する微小欠陥（罪状ピット）の密度は常
に高くなってしまった。発明者らは、ＡＢエツチングに
より出現する微小欠陥密度とＦＥＴ特性との相関性を調
べた。その結果、微小欠陥がＦＥＴのゲート部に現われ
る場合、そのＦＥＴのしきい値電圧ｖｔｈが変動し、特
定の電圧範囲に制御できないという事実を見出した。
すなわち、従来の単結晶育成後の熱処理法では、カソー
ドルミネッセンス像が均一でかつＡＢエツチングにより
出現する微小欠陥が少ないウェーハを得ることができな
いため、ウェーハ上に作成した電子デバイスの特性が安
定せず、デバイスの歩留りが低下するという問題があっ
た。
ドルミネッセンス像が均一でかつＡＢエツチングにより
出現する微小欠陥が少ないウェーハを得ることができな
いため、ウェーハ上に作成した電子デバイスの特性が安
定せず、デバイスの歩留りが低下するという問題があっ
た。
本発明は、かかる従来の問題点に鑑みてなされたもので
、カソードルミネッセンス像が均一でかつＡＢエツチン
グにより出現する微小欠陥の少ないウェーハを得ること
ができる化合物半導体単結晶の製造方法を提供すること
を目的とする。
、カソードルミネッセンス像が均一でかつＡＢエツチン
グにより出現する微小欠陥の少ないウェーハを得ること
ができる化合物半導体単結晶の製造方法を提供すること
を目的とする。
［課題を解決するための手段］
上記目的を達成するために、本発明は、化合物半導体単
結晶を製造するにあたり、育成された化合物半導体単結
晶のウェーハを、真空の石英アンプル中で、１１００℃
を越え融点未満の温度で、３０分以上保持して第１段階
アニールを行ない、次に１〜ｂ し、該ウェーハをエツチングし、その後非酸化性雰囲気
中で７５０℃以上１１００℃以下の温度で２０分以上保
持して第２段階アニールを行なった後、室温まで冷却を
行なうようにした。
結晶を製造するにあたり、育成された化合物半導体単結
晶のウェーハを、真空の石英アンプル中で、１１００℃
を越え融点未満の温度で、３０分以上保持して第１段階
アニールを行ない、次に１〜ｂ し、該ウェーハをエツチングし、その後非酸化性雰囲気
中で７５０℃以上１１００℃以下の温度で２０分以上保
持して第２段階アニールを行なった後、室温まで冷却を
行なうようにした。
本発明において、第１段階アニールを行なった後、１〜
３０”Ｃ／朧ｉｎの降温速度で冷却することとしたのは
、降温速度が１℃／ｗｉｎより遅いと第２段階アニール
を行なってもカソードルミネッセンス像の均一化が図れ
ず、また降温速度が３０℃／ｗｉｎより速いと結晶にス
リップラインが入ってしまい転位密度が増加するからで
ある。また、第２段階アニールのアニール温度は９００
〜１０００℃が最も好ましく、アニール時間は１時間以
上が好ましい、さらに、第２段階アニールを行なう際の
雰囲気は、例えばＡｒガスのような不活性ガス、窒素ガ
ス、水素ガス、ＡｓＨ３ガスまたは真空雰囲気等の非酸
化性雰囲気がよい。
３０”Ｃ／朧ｉｎの降温速度で冷却することとしたのは
、降温速度が１℃／ｗｉｎより遅いと第２段階アニール
を行なってもカソードルミネッセンス像の均一化が図れ
ず、また降温速度が３０℃／ｗｉｎより速いと結晶にス
リップラインが入ってしまい転位密度が増加するからで
ある。また、第２段階アニールのアニール温度は９００
〜１０００℃が最も好ましく、アニール時間は１時間以
上が好ましい、さらに、第２段階アニールを行なう際の
雰囲気は、例えばＡｒガスのような不活性ガス、窒素ガ
ス、水素ガス、ＡｓＨ３ガスまたは真空雰囲気等の非酸
化性雰囲気がよい。
［作用］
上記構成の化合物半導体単結晶の製造方法によれば、第
１段階アニールを行なった後、１〜３０’Ｃ／ｌ１ｉｎ
の降温速度で室温まで冷却を行なうことにより、ＡＢエ
ツチングにより出現する微小欠陥の密度を低減させるこ
とができる。しかし、このままでは均一なカソードルミ
ネッセンス像を得ることができない。そこで、該ウェー
ハをエツチングし、第２段階のアニールを行なった後、
室温まで冷却を行なうことにより、ＡＢエツチングによ
り出現する微小欠陥が少なく、しかもウェーハ面内のカ
ソードルミネッセンス像を均一にすることができる。
１段階アニールを行なった後、１〜３０’Ｃ／ｌ１ｉｎ
の降温速度で室温まで冷却を行なうことにより、ＡＢエ
ツチングにより出現する微小欠陥の密度を低減させるこ
とができる。しかし、このままでは均一なカソードルミ
ネッセンス像を得ることができない。そこで、該ウェー
ハをエツチングし、第２段階のアニールを行なった後、
室温まで冷却を行なうことにより、ＡＢエツチングによ
り出現する微小欠陥が少なく、しかもウェーハ面内のカ
ソードルミネッセンス像を均一にすることができる。
なお、第１段階アニールを単結晶のインゴットの状態で
行なった場合には、第２段階アニールをウェーハの状態
で行なっても、微小欠陥の密度が増加してしまう。すな
わち、第１段階および第２段階のアニールをともにウェ
ーハの状態で行なうことにより、微小欠陥が少なくかっ
カソードルミネッセンス像の均一なものを得ることがで
きる。
行なった場合には、第２段階アニールをウェーハの状態
で行なっても、微小欠陥の密度が増加してしまう。すな
わち、第１段階および第２段階のアニールをともにウェ
ーハの状態で行なうことにより、微小欠陥が少なくかっ
カソードルミネッセンス像の均一なものを得ることがで
きる。
［実施例１］
先ず、ＬＥＣ法により直径５５閣、直胴部長さ１２０鴫
の半絶縁性アンドープＧ ａ Ａ ｓ単結晶を育成した
。次に、この単結晶の上下端を切断し、円筒研削を施し
てオリエンテーションフラットを形成した後、ウェーハ
リングを行ない、エツチング、洗浄を行なった。その後
、これらのウェーハを６０枚ずつ石英アンプル内に真空
封入し、その石英アンプルを熱処理炉内にセットした。
の半絶縁性アンドープＧ ａ Ａ ｓ単結晶を育成した
。次に、この単結晶の上下端を切断し、円筒研削を施し
てオリエンテーションフラットを形成した後、ウェーハ
リングを行ない、エツチング、洗浄を行なった。その後
、これらのウェーハを６０枚ずつ石英アンプル内に真空
封入し、その石英アンプルを熱処理炉内にセットした。
そして、第１段階アニールとして１１５０℃で５時間熱
処理した。この際、ウェーハの熱分解を防止するため、
１１５０℃でＡｓ圧が１気圧となるように、石英アンプ
ル中にＡｓを入れた。その後、２０℃／■ｉｎの降温速
度で室温まで冷却し、熱処理したウェーハをエツチング
し、洗浄した。
処理した。この際、ウェーハの熱分解を防止するため、
１１５０℃でＡｓ圧が１気圧となるように、石英アンプ
ル中にＡｓを入れた。その後、２０℃／■ｉｎの降温速
度で室温まで冷却し、熱処理したウェーハをエツチング
し、洗浄した。
次に、第２段階アニールとして、上記ウェーハを窒素ガ
ス雰囲気中で、９５０℃で１０時間熱処理した。そして
、２０ ’Ｃ／ ｗｉｎの降温速度で室温まで冷却し、
石英アンプルを熱処理炉から取り出した。
ス雰囲気中で、９５０℃で１０時間熱処理した。そして
、２０ ’Ｃ／ ｗｉｎの降温速度で室温まで冷却し、
石英アンプルを熱処理炉から取り出した。
［実施例２］
実施例１と同一のサンプルを用意し同一の条件で第１段
階アニールを行なった後、降温速度のみ変え３℃／ｗｉ
ｎで室温まで冷却し、洗浄した後実施例１と同一の条件
で第２段階アニールを行ない、２０℃／ｗｉｎの降温速
度で室温まで冷却した。
階アニールを行なった後、降温速度のみ変え３℃／ｗｉ
ｎで室温まで冷却し、洗浄した後実施例１と同一の条件
で第２段階アニールを行ない、２０℃／ｗｉｎの降温速
度で室温まで冷却した。
（比較例１）
上記実施例と同様にして単結晶を育成した。次に、その
単結晶の上下端を切断した後、３個のブロック（長さ４
０■）に切断し、円筒研削を施し、エツチングを行なっ
た。その後、これらブロックを石英アンプル内に真空封
入し、その石英アンプルを熱処理炉内にセットした。
単結晶の上下端を切断した後、３個のブロック（長さ４
０■）に切断し、円筒研削を施し、エツチングを行なっ
た。その後、これらブロックを石英アンプル内に真空封
入し、その石英アンプルを熱処理炉内にセットした。
そして、第１段階アニールとして１１５０℃で５時間熱
処理した。その後、２０ ”Ｃ／ ｗｉｎの降温速度で
室温まで冷却した。そして、熱処理後のブロックを、厚
さ０．７５−にウェーハリングした後、ウェーハをエツ
チング、洗浄した。次に、第２段階アニールとして、上
記ウェーハを窒素ガス雰囲気の石英アンプル中で、９５
０℃で１０時間熱処理した。そして、２０℃／ｌ１ｉｎ
の降温速度で室温まで冷却し１石英アンプルを熱処理炉
から取り出した。
処理した。その後、２０ ”Ｃ／ ｗｉｎの降温速度で
室温まで冷却した。そして、熱処理後のブロックを、厚
さ０．７５−にウェーハリングした後、ウェーハをエツ
チング、洗浄した。次に、第２段階アニールとして、上
記ウェーハを窒素ガス雰囲気の石英アンプル中で、９５
０℃で１０時間熱処理した。そして、２０℃／ｌ１ｉｎ
の降温速度で室温まで冷却し１石英アンプルを熱処理炉
から取り出した。
また、比較例２として、単結晶育成後に熱処理を施して
いないアズブローン結晶のウェーハを得た。
いないアズブローン結晶のウェーハを得た。
次に、上記実施例１，２および比較例１，２で得られた
ウェーハを通常のプロセスで鏡面研磨し、種々の評価を
実施した。評価結果を次表に示す。
ウェーハを通常のプロセスで鏡面研磨し、種々の評価を
実施した。評価結果を次表に示す。
表
［注］
（１）３端子ガードリング法により１００μｍピッチで
測定した抵抗率の面内のバラツキ （２）Ｖａｎ ｄａｒ Ｐａｕｗ法により５醜ピツ
チで測定した移動度の面内のバラツキ （３）ＡＢエツチング液で室温で５分間エツチングした
後、光学顕微鏡でピット密度を測定した結果（４） Ｆ
Ｅ Ｔの作成方法 ウェーハにＳｉを１００ＫｅＶ、ドーズ量２×１０”／
ａＪでイオン注入した後、Ｓｉ、Ｎ４膜のキャップアニ
ールは、Ｎ２ガス気流中８３０℃で１０分間アニールし
、活性層を形成した。その後、活性層上にゲート電極と
ソース・ドレイン電極を形成してＦＥＴを作成し、評価
した。ソース・ドレイン電極にはＡ ｕ −Ｇ ｅ ／
Ｎ ｉ ／ Ａ ｕを、ゲート電極にはＴ ｉ ／
Ｐ ｔ ／ Ａ ｕを用いた。ゲート長は２μｍ、ゲー
ト幅は５μｍ、ソース・ドレイン間は６μｍとした。
測定した抵抗率の面内のバラツキ （２）Ｖａｎ ｄａｒ Ｐａｕｗ法により５醜ピツ
チで測定した移動度の面内のバラツキ （３）ＡＢエツチング液で室温で５分間エツチングした
後、光学顕微鏡でピット密度を測定した結果（４） Ｆ
Ｅ Ｔの作成方法 ウェーハにＳｉを１００ＫｅＶ、ドーズ量２×１０”／
ａＪでイオン注入した後、Ｓｉ、Ｎ４膜のキャップアニ
ールは、Ｎ２ガス気流中８３０℃で１０分間アニールし
、活性層を形成した。その後、活性層上にゲート電極と
ソース・ドレイン電極を形成してＦＥＴを作成し、評価
した。ソース・ドレイン電極にはＡ ｕ −Ｇ ｅ ／
Ｎ ｉ ／ Ａ ｕを、ゲート電極にはＴ ｉ ／
Ｐ ｔ ／ Ａ ｕを用いた。ゲート長は２μｍ、ゲー
ト幅は５μｍ、ソース・ドレイン間は６μｍとした。
また、第１図（ａ） 、 （ｂ） 、 （ｃ） 、
（ｄ）にウェーハ面内での抵抗率分布を示し、第２図（
ａ）。
（ｄ）にウェーハ面内での抵抗率分布を示し、第２図（
ａ）。
（ｂ）、（Ｑ）に２００倍の倍率でｗ４察したカソード
ルミネッセンス像の写真を示す。第１図において、（ａ
）は実施例１によるもの、（ｂ）は実施例２によるもの
、（ｃ）は比較例１によるもの、（ｄ）は比較例２によ
るものの各特性を、また第２図において（ａ）は実施例
１によるもの、（ｂ）は比較例１によるもの、（ｃ）は
比較例２によるものの各カソードルミネッセンス像の写
真を示す。
ルミネッセンス像の写真を示す。第１図において、（ａ
）は実施例１によるもの、（ｂ）は実施例２によるもの
、（ｃ）は比較例１によるもの、（ｄ）は比較例２によ
るものの各特性を、また第２図において（ａ）は実施例
１によるもの、（ｂ）は比較例１によるもの、（ｃ）は
比較例２によるものの各カソードルミネッセンス像の写
真を示す。
実施例２により得られたウェーハのカソードルミネッセ
ンス像は実施例１のそれとほぼ同じものであった。
ンス像は実施例１のそれとほぼ同じものであった。
上記表、第１図（ａ）〜（ｄ）および第２図（ａ）〜（
Ｑ）から判るように、実施例で得られたウェーハは、比
較例のものに比し、抵抗率および移動度のバラツキが極
めて小さく、ＡＢエツチングによる微小欠陥密度も小さ
く、またカソードルミネッセンス像も均一であった。さ
らに、このウェーハを用いて作成したＦＥＴのしきい値
電圧ｖｔｈのバラツキ（σｖｔｈ）も比較例に比べて著
しく小さく、非常に安定した特性を有するＦＥＴを作製
できた。
Ｑ）から判るように、実施例で得られたウェーハは、比
較例のものに比し、抵抗率および移動度のバラツキが極
めて小さく、ＡＢエツチングによる微小欠陥密度も小さ
く、またカソードルミネッセンス像も均一であった。さ
らに、このウェーハを用いて作成したＦＥＴのしきい値
電圧ｖｔｈのバラツキ（σｖｔｈ）も比較例に比べて著
しく小さく、非常に安定した特性を有するＦＥＴを作製
できた。
なお、上記実施例のものに限らず、ウェーハを真空の石
英アンプル中で、１１００℃を超え融点未満の温度で３
０分以上保持して第１段階アニールを行ない、１〜ｂ まで冷却し、該ウェーハをエツチングし、その後非酸化
性雰囲気の石英アンプル中で、７５０℃以上１１００℃
以下の温度で２０分以上保持して第２段階アニールを行
った後、室温まで冷却して得られたウェーハは、上記実
施例のものと同様に、カソードルミネッセンス像が均一
である等の効果が得られた。
英アンプル中で、１１００℃を超え融点未満の温度で３
０分以上保持して第１段階アニールを行ない、１〜ｂ まで冷却し、該ウェーハをエツチングし、その後非酸化
性雰囲気の石英アンプル中で、７５０℃以上１１００℃
以下の温度で２０分以上保持して第２段階アニールを行
った後、室温まで冷却して得られたウェーハは、上記実
施例のものと同様に、カソードルミネッセンス像が均一
である等の効果が得られた。
［発明の効果］
以上のように、本発明の化合物半導体単結晶の製造方法
によれば、育成された化合物半導体単結晶のウェーハを
、真空の石英アンプル中で、所定のアニール温度および
時間で第１段階アニールし、所定の降温速度で室温まで
冷却した後、該ウェーハをエツチングし、非酸化性雰囲
気中で、所定のアニール温度および時間で第２段階アニ
ールすることとしたので、カソードルミネッセンス像が
均一でかつＡＢエツチングにより出現する微小欠陥の少
ないウェーハを得ることができ、かかるウェ−ハを用い
て電子デバイスを作製することにより、非常に安定した
特性を有するデバイスが得られ、歩留りが向上する。
によれば、育成された化合物半導体単結晶のウェーハを
、真空の石英アンプル中で、所定のアニール温度および
時間で第１段階アニールし、所定の降温速度で室温まで
冷却した後、該ウェーハをエツチングし、非酸化性雰囲
気中で、所定のアニール温度および時間で第２段階アニ
ールすることとしたので、カソードルミネッセンス像が
均一でかつＡＢエツチングにより出現する微小欠陥の少
ないウェーハを得ることができ、かかるウェ−ハを用い
て電子デバイスを作製することにより、非常に安定した
特性を有するデバイスが得られ、歩留りが向上する。
第１図（ａ）〜（ｄ）はそれぞれウェーハ面内での抵抗
率分布を示すグラフで、第１図（ａ）は実施例で得たウ
ェーハの特性を示し、第１図（ｂ）は実施例２得たウェ
ーハの特性を示し、第１図（ｃ）は比較例１で得たウェ
ーハの特性を示し、第１図（ｄ）は比較例２で得たウェ
ーハの特性を示す。 第２図（ａ）は実施例１で得たウェーハの結晶構造を示
す写真、 第２図（ｂ）は比較例１で得たウェーハの結晶構造を示
す写真、 第２図（ｃ）は比較例２で得たウェーハの結晶構造を示
す写真である。 第 図 （ｂ） ℃ド心ジゝう０１巨害甘Ｘ〉九ｍ） 甘心〃゛うの徴＠（ＫＭ） （Ｃ） ”くす′にンタゝら０叩宵背（ｍ凰ン 第 図 （ｄ） 印にり＼うの貸財飄邊） 第２図 （ａ’） 第２図 （ｂ）
率分布を示すグラフで、第１図（ａ）は実施例で得たウ
ェーハの特性を示し、第１図（ｂ）は実施例２得たウェ
ーハの特性を示し、第１図（ｃ）は比較例１で得たウェ
ーハの特性を示し、第１図（ｄ）は比較例２で得たウェ
ーハの特性を示す。 第２図（ａ）は実施例１で得たウェーハの結晶構造を示
す写真、 第２図（ｂ）は比較例１で得たウェーハの結晶構造を示
す写真、 第２図（ｃ）は比較例２で得たウェーハの結晶構造を示
す写真である。 第 図 （ｂ） ℃ド心ジゝう０１巨害甘Ｘ〉九ｍ） 甘心〃゛うの徴＠（ＫＭ） （Ｃ） ”くす′にンタゝら０叩宵背（ｍ凰ン 第 図 （ｄ） 印にり＼うの貸財飄邊） 第２図 （ａ’） 第２図 （ｂ）
Claims (1)
- （１）育成された化合物半導体単結晶のウェーハを、真
空の石英アンプル中で、１１００℃を超え融点未満の温
度で３０分以上保持して第１段階アニールを行ない、次
に１〜３０℃／ｍｉｎの降温速度で室温まで冷却し、該
ウェーハをエッチングし、その後非酸化性雰囲気中で、
７５０℃以上１１００℃以下の温度で２０分以上保持し
て第２段階アニールを行なった後、室温まで冷却を行な
うようにしたことを特徴とする化合物半導体単結晶の製
造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27663088 | 1988-10-31 | ||
| JP63-276630 | 1988-10-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02192500A true JPH02192500A (ja) | 1990-07-30 |
| JPH0653639B2 JPH0653639B2 (ja) | 1994-07-20 |
Family
ID=17572121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1153481A Expired - Fee Related JPH0653639B2 (ja) | 1988-10-31 | 1989-06-15 | 化合物半導体単結晶の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5047370A (ja) |
| JP (1) | JPH0653639B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019058484A1 (ja) | 2017-09-21 | 2019-03-28 | 住友電気工業株式会社 | 半絶縁性化合物半導体基板および半絶縁性化合物半導体単結晶 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5209811A (en) * | 1988-03-25 | 1993-05-11 | Shin-Etsu Handotai Company Limited Of Japan | Method for heat-treating gallium arsenide monocrystals |
| JPH04215439A (ja) * | 1990-12-14 | 1992-08-06 | Nikko Kyodo Co Ltd | ＧａＡｓ単結晶基板の製造方法 |
| US5394420A (en) * | 1994-01-27 | 1995-02-28 | Trw Inc. | Multiform crystal and apparatus for fabrication |
| JPH07247197A (ja) * | 1994-03-09 | 1995-09-26 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP2907095B2 (ja) * | 1996-02-28 | 1999-06-21 | 日本電気株式会社 | 半導体装置の製造方法 |
| EP1739213B1 (de) | 2005-07-01 | 2011-04-13 | Freiberger Compound Materials GmbH | Vorrichtung und Verfahren zum Tempern von III-V-Wafern sowie getemperte III-V-Halbleitereinkristallwafer |
| US10018579B1 (en) | 2015-02-18 | 2018-07-10 | Kla-Tencor Corporation | System and method for cathodoluminescence-based semiconductor wafer defect inspection |
| CN111032930B (zh) * | 2017-09-21 | 2024-01-02 | 住友电气工业株式会社 | 半绝缘性砷化镓晶体基板 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5942470B2 (ja) * | 1975-12-15 | 1984-10-15 | 日本電気株式会社 | ハンドウタイソウチノセイゾウホウホウ |
| US4157497A (en) * | 1978-01-05 | 1979-06-05 | Rockwell International Corporation | Qualification test of gallium arsenide |
| US4357180A (en) * | 1981-01-26 | 1982-11-02 | The United States Of America As Represented By The Secretary Of The Navy | Annealing of ion-implanted GaAs and InP semiconductors |
| JPS59190300A (ja) * | 1983-04-08 | 1984-10-29 | Hitachi Ltd | 半導体製造方法および装置 |
| JPS6046022A (ja) * | 1983-08-23 | 1985-03-12 | Sumitomo Electric Ind Ltd | イオン注入用基板の前処理方法 |
| JPS61199641A (ja) * | 1985-02-28 | 1986-09-04 | Oki Electric Ind Co Ltd | 化合物半導体素子の製造方法 |
| JPS62128525A (ja) * | 1985-11-29 | 1987-06-10 | Matsushita Electric Ind Co Ltd | 化合物半導体基板のアニ−ル方法 |
| JPH0787187B2 (ja) * | 1987-08-13 | 1995-09-20 | 古河電気工業株式会社 | ＧａＡｓ化合物半導体基板の製造方法 |
| US4851358A (en) * | 1988-02-11 | 1989-07-25 | Dns Electronic Materials, Inc. | Semiconductor wafer fabrication with improved control of internal gettering sites using rapid thermal annealing |
-
1989
- 1989-06-15 JP JP1153481A patent/JPH0653639B2/ja not_active Expired - Fee Related
-
1990
- 1990-07-03 US US07/547,915 patent/US5047370A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019058484A1 (ja) | 2017-09-21 | 2019-03-28 | 住友電気工業株式会社 | 半絶縁性化合物半導体基板および半絶縁性化合物半導体単結晶 |
| US10971374B2 (en) | 2017-09-21 | 2021-04-06 | Sumitomo Electric Industries, Ltd. | Semi-insulating compound semiconductor substrate and semi-insulating compound semiconductor single crystal |
Also Published As
| Publication number | Publication date |
|---|---|
| US5047370A (en) | 1991-09-10 |
| JPH0653639B2 (ja) | 1994-07-20 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |