JP4447065B2 - 超接合半導体素子の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、オン状態では電流を流すとともに、オフ状態では空乏化する並列ｐｎ層からなる特別な縦型構造を備えるＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、バイポーラトランジスタ、ダイオード等の半導体素子の製造方法に関する。
【０００２】
【従来の技術】
相対向する二つの主面に設けられた電極間に電流が流される縦型半導体素子において、高耐圧化を図るには、両電極間の高抵抗層の厚さを厚くしなければならず、一方そのように厚い高抵抗層をもつ素子では、必然的に両電極間の導通時の順電圧やオン抵抗等が大きくなり、損失が増すことになることが避けられなかった。すなわち順電圧やオン抵抗（電流容量）と耐圧間にはトレードオフ関係がある。このトレードオフ関係は、ＩＧＢＴ、バイポーラトランジスタ、ダイオード等の半導体素子においても同様に成立することが知られている。
【０００３】
この問題に対する解決法として、ドリフト層を、不純物濃度を高めたｎ型の領域とｐ型の領域とを交互に積層した並列ｐｎ層で構成し、オフ状態のときは、空乏化して耐圧を負担するようにした構造の半導体装置が、ＥＰ００５３８５４、ＵＳＰ５２１６２７５、ＵＳＰ５４３８２１５および本発明の発明者らによる特開平９−２６６３１１号公報に開示されている。
【０００４】
図１８は、ＵＳＰ５２１６２７５に開示された半導体装置の一実施例である縦型ＭＯＳＦＥＴの部分断面図である。通常の縦型半導体素子では単一層とされるドリフト層１２がｎドリフト領域１２ａとｐ仕切り領域１２ｂとからなる並列ｐｎ層とされている点が特徴的である。１３はｐウェル領域、１４はｎ+ ソース領域、１５はゲート絶縁膜、１６はゲート電極、１７はソース電極、１８はドレイン電極である。ｎドリフト領域１２ａとｐ仕切り領域１２ｂのうちドリフト電流の流れるのはｎドリフト領域１２ａであるが、以下ではｎドリフト領域１２ａとｐ仕切り領域１２ｂとをドリフト層１２と呼ぶことにする。
【０００５】
このドリフト層１２は例えば、ｎ+ ドレイン層１１をサブストレートとしてエピタキシャル法により、高抵抗のｎ型層を成長し、選択的にｎ+ ドレイン層１１に達するトレンチをエッチングしてｎドリフト領域１２ａとした後、更にトレンチ内にエピタキシャル法によりｐ型層を成長してｐ仕切り領域１２ｂが形成される。
【０００６】
なお本発明の発明者らは、オン状態では電流を流すとともに、オフ状態では空乏化する並列ｐｎ層からなるドリフト層を備える半導体素子を超接合半導体素子と称することとした。
【０００７】
【発明が解決しようとする課題】
ＵＳＰ５２１６２７５におけるディメンジョンの具体的な記述としては、降伏電圧をＶB とするとき、ドリフト層１２の厚さとして０．０２４ＶB 1.2 ［μｍ］、ｎドリフト領域１２ａとｐドリフト領域１２ｂとが同じ幅ｂをもち、同じ不純物濃度であるとすると、不純物濃度が７．２×１０16ＶB -0.2／ｂ［ｃｍ-3］であるとしている。仮にＶB ＝３００Ｖ、ｂ＝５μｍと仮定すると、ドリフト層１２の厚さは２３μｍ、不純物濃度は４．６×１０15ｃｍ-3となる。単一層の場合の不純物濃度は５×１０14程度であるから、確かにオン抵抗は低減されるが、このような幅が狭く、深さの深い（すなわちアスペクト比の大きい）トレンチ内に良質の半導体層を埋め込むエピタキシャル法は現在のところ極めて困難な技術である。 オン抵抗と耐圧とのトレードオフの問題は、横型半導体素子についても共通である。上に掲げた他の発明、ＥＰ００５３８５４、ＵＳＰ５４３８２１５および特開平９−２６６３１１号公報においては、横型の超接合半導体素子も記載されており、横型、縦型共通の製造方法として、選択的なエッチングおよびエピタキシャル法による埋め込みによる方法が開示されている。
【０００８】
しかし、縦型の超接合半導体素子に関しては、選択的なエッチングおよびエピタキシャル法による埋め込みは、ＵＳＰ５２１６２７５と同じ困難を抱えている。特開平９−２６６３１１号公報においてはまた、中性子線等による核変換法が記載されているが、装置が大がかりになり、手軽に適用するわけにはいかない。
【０００９】
以上のような状況に鑑み本発明の目的は、順電圧やオン抵抗と耐圧とのトレードオフ関係を大幅に緩和させて、高耐圧でありながら順電圧やオン抵抗の低減による電流容量の増大が可能な超接合半導体素子の簡易で量産性良く製造し得る製造方法、およびその製造方法による超接合半導体素子を提供することにある。
【００１０】
【課題を解決するための手段】
上記の課題解決のため本発明は、第一と第二の主面と、それぞれの主面に設けられた電極と、第一と第二の主面間に低抵抗層と、オン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層とを備え、第一導電型ドリフト領域および第二導電型仕切り領域の双方の深さｙが、第一導電型ドリフト領域および第二導電型仕切り領域それぞれの幅ｘより大きい超接合半導体素子の製造方法において、第一導電型ドリフト領域と第二導電型仕切り領域のうち少なくとも一方をイオン注入および熱処理により形成し、該イオン注入を加速電圧を連続的に変えておこなうこととするものとする。
【００１１】
イオン注入および熱処理は、ある導電型の領域を形成する一般的な製造方法であり、従来のアスペクト比の大きいトレンチへのエピタキシャル法により充填するような方法に比べ困難が少ない。深さｙが、幅ｘより大きければ、空乏層が第一導電型ドリフト領域および第二導電型仕切り領域の幅一杯に広がり易く、その後は下方に広がる。
特にイオン注入は、加速電圧を連続的に変えたイオン注入であるものとする。このように加速電圧を連続的に変えてイオン注入をおこなうこととすれば、均一な幅をもつ深さ方向に連続した領域の形成が可能になる。
【００１２】
また、第一と第二の主面と、それぞれの主面に設けられた電極と、第一と第二の主面間に低抵抗層と、オン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層とを備え、第一導電型ドリフト領域および第二導電型仕切り領域の双方の深さｙが、第一導電型ドリフト領域および第二導電型仕切り領域それぞれの幅ｘより大きい超接合半導体素子の製造方法において、第一導電型ドリフト領域と第二導電型仕切り領域のうち少なくとも一方をイオン注入および熱処理により形成し、該イオン注入を加速電圧を離散的に変えた多重イオン注入でおこなうこととする。このように加速電圧を離散的に変えて多重注入することによって、深さ方向に連続した領域の形成が可能になる。
【００１３】
そして、イオン注入によって形成される一方の領域でない他方の領域の形成方法としては、エピタキシャル法によっても、同様のイオン注入法によっても良い。
【００１４】
エピタキシャル法の場合には、先にエピタキシャル層を形成した後、そのエピタキシャル層にイオン注入および熱処理により、他方の領域を形成できる。イオン注入法の場合には、ほぼ同時にイオン注入をおこない熱処理して双方の領域を同時に形成できる。
【００１５】
【００１６】
【００１７】
第一の主面から第二の主面の方向における深さが、第二導電型仕切り領域の深さが第一導電型ドリフト領域の深さより深く形成することとする。
第二導電型仕切り領域の深さが、第一導電型ドリフト領域の深さより浅い場合には、第二導電型仕切り領域の下方に第一導電型の領域が残ることになり、残った第一導電型領域が完全に空乏化されず、耐圧が低下する恐れがあるが、これを防ぐことができる。
【００１８】
また、第二導電型仕切り領域の深さが第一導電型ドリフト領域の深さの１．２倍以下に形成することとする。
第二導電型仕切り領域の深さを極端に第一導電型ドリフト領域の深さより大きくすることは無駄である。
不純物濃度の低い第一導電型低不純物濃度層を低抵抗層上に有し、該第一導電型低不純物濃度層に達するように第二導電型仕切り領域を形成すること、または第一導電型低不純物濃度層の厚さより大きい厚さとなるように第二導電型仕切り領域を形成することとする。
【００１９】
第一導電型低不純物濃度層はすなわち高抵抗層であり、耐圧の向上に有効である。しかし厚くしすぎると順電圧やオン抵抗或いはオン電圧の増大につながる。特にその層が厚いと、空乏層が広がりやすく、広がった空乏層により電流経路が狭められるＪＦＥＴ効果を生じて、更に順電圧やオン抵抗等を増大させることになる。
主面を（１１０）面とすれば、最もチャネリングが生じやすいのでイオン注入の際のチャネリング現象を利用して、同じ加速電圧で通常の２倍以上の深さにイオン注入できる。
【００２０】
【発明の実施の形態】
以下に本発明の実施の形態を添付図面に基づいて説明する。なお以下でｎまたはｐを冠記した層や領域は、それぞれ電子、正孔を多数キャリアとする層、領域を意味している。また+ は比較的高不純物濃度の、- は比較的低不純物濃度の領域をそれぞれ意味している。［実施例１］
図１（ａ）は、本発明の実施例１の超接合ダイオードの主要部の部分断面図である。図に示した部分の他に周縁部に耐圧を担う部分があるが、その部分は一般的な半導体素子と同様のガードリング構造やフィールドプレート構造でよいので、ここでは省略する。
【００２１】
図１（ａ）において、２１は低抵抗のｎ+ カソード層、２２はｎドリフト領域２２ａとｐ仕切り領域２２ｂとが形成されている。便宜上ｎドリフト領域２２ａとｐ仕切り領域２２ｂを含めた並列ｐｎ層をドリフト層２２と呼ぶことにする。表面層にはｐ+ アノード領域２３が形成されている。ｐ+ アノード領域２３に接触してアノード電極２８が、ｎ+ カソード層に接触してカソード電極２７が設けられている。ｎドリフト領域２２ａおよびｐ仕切り領域２２ｂは、平面的にはストライプ状である。
【００２２】
順バイアス時には、ｐ+ アノード領域２３からｎドリフト領域２２ａに正孔が注入され、またｎ+ カソード層２１からｐ仕切り領域２２ｂに電子が注入され、ともに伝導度変調が起きて電流が流れる。
【００２３】
逆バイアス時には、空乏層がｎドリフト領域２２ａとｐ仕切り領域２２ｂとの並列ｐｎ層に広がり、空乏化することにより、耐圧を保持できる。特にｎドリフト領域２２ａとｐ仕切り領域２２ｂとを交互に形成することにより、ｎドリフト領域２２ａおよびｐ仕切り領域２２ｂ間のｐｎ接合から空乏層が、ｎドリフト領域２２ａおよびｐ仕切り領域２２ｂの幅方向に広がり、しかも両側のｐ仕切り領域２２ｂおよびｎドリフト領域２２ａから空乏層が広がるので空乏化が非常に早まる。従って、ｎドリフト領域２２ａの不純物濃度を高めることができる。
【００２４】
ｎドリフト領域２２ａとｐ仕切り領域２２ｂとの幅（ｘn 、ｘp ）は、それぞれの深さ（ｙn 、ｙp ）より小さくなっている。このようにすれば、空乏層がｎドリフト領域２２ａおよびｐ仕切り領域２２ｂの幅一杯に広がり易く、その後は下方に向かって広がるので、狭い面積で高耐圧を維持できる。なお、空乏化を促進するためには、ｘn ＝ｘp が望ましい。
【００２５】
図２（ａ）は、図１中のＡ−Ａ線に沿っての不純物濃度分布図、同図（ｂ）はＢ−Ｂ線に沿っての不純物濃度分布図、同図（ｃ）はＣ−Ｃ線に沿っての不純物濃度分布図である。いずれも縦軸は対数表示した不純物濃度である。図２（ａ）においては、ｎドリフト領域２２ａとｐ仕切り領域２２ｂとが交互に配置されている。ｎドリフト領域２２ａは、エピタキシャル層であるからほぼ均一な不純物濃度であり、一方ｐ仕切り領域２２ｂはイオン注入および熱処理により形成されているので、端の部分に濃度勾配が見られる。図２（ｂ）においては、表面からの拡散によるｐ+ アノード領域２３に続きｐ仕切り領域２２ｂのほぼ均一な濃度分布が見られ、更に低抵抗のｎ+ カソード層２１が現れている。図２（ｃ）においても、表面からの拡散によるｐ+ アノード領域２３に続きｎドリフト領域２２ａの均一な濃度分布、更に低抵抗のｎ+ カソード層２１が連続している。
【００２６】
例えば、３００Ｖクラスのダイオードとしては、各部の寸法および不純物濃度等は次のような値をとる。ｎ+ カソード層２１の比抵抗は０．０１Ω・ｃｍ、厚さ３５０μｍ、ｎドリフト領域２２ａの幅（ｘn ）３μｍ、比抵抗０．３Ω・ｃｍ（不純物濃度２×１０16ｃｍ-3）、ドリフト層２２の厚さ１０μｍ、ｐ仕切り領域２２ｂの幅（ｘp ）３μｍ（すなわち、同じ型の埋め込み領域の中心間隔６μｍ）、平均不純物濃度２×１０16ｃｍ-3、ｐ+ アノード領域２３の拡散深さ１μｍ、表面不純物濃度５×１０19ｃｍ-3である。ｎドリフト領域２２ａとｐ仕切り領域２２ｂとを交互に配置した並列ｐｎ層とをオフ状態で空乏化するためには、両領域の不純物量がほぼ等量であることが必要である。仮に一方の不純物濃度が他方の不純物濃度の半分であれば、倍の幅としなければならないことになる。従って、両領域は同じ不純物濃度とすると、同じ幅ですむので、半導体表面の利用効率の点から最も良いことになる。
【００２７】
図３（ａ）ないし（ｄ）は、実施例１の超接合ダイオードの製造方法を説明するための工程順の断面図である。以下図面に沿って説明する。
ｎ+ カソード層２１となる低抵抗のｎ型のサブストレート上に、エピタキシャル法によりｎドリフト領域２２ａを成長させる［図３（ａ）］。
【００２８】
ＣＶＤ法によりタングステン膜を厚さ約３μｍに堆積し、フォトリソグラフィにより第一マスク１を形成する［同図（ｂ）］。イオン注入においては、マスクの幅より広い原子分布となるので、予め考慮する必要がある。
【００２９】
ほう素（以下Ｂと記す）イオン２ａをイオン注入する［同図（ｃ）］。加速電圧は１００ｋｅＶ〜１０ＭｅＶ間を連続的に変化させ、均等に約２×１０16ｃｍ-3になるようにする。２ｂは注入されたＢ原子である。
【００３０】
第一マスク１を除去した後、ｐ+ アノード領域２３を形成するためのＢイオン２ａを注入する［同図（ｃ）］。加速電圧は１００ｋｅＶ、ドーズ量は３×１０15ｃｍ-2とした。
【００３１】
１０００℃で１時間熱処理してイオン注入した不純物を活性化し、欠陥をアニールし、ｎドリフト領域２２ａ、ｐ仕切り領域２２ｂ、ｐ+ アノード領域２３の各領域を形成する［同図（ｄ）］。この後、カソード電極２７、アノード電極２８の形成をおこないプロセスを完了する。
【００３２】
ｐ仕切り領域２２ｂ形成のためのイオン注入時の最高加速電圧を高くし、しかも加速電圧を連続的に変化させたために、ｐ仕切り領域２２ｂとｎドリフト領域２２ａとの間のｐｎ接合は、深くて滑らかな接合面となる。
【００３３】
特に例えば（１１０）面のような特定の結晶方位を選ぶことにより、イオンのチャネリングを利用して、通常のイオン注入の倍以上の深いイオン注入領域を形成することができる。
【００３４】
本実施例１の超接合ダイオードにおいては、ｎドリフト領域２２ａとｐ仕切り領域２２ｂとは、ほぼ同じディメンジョンと不純物濃度を持ち、逆バイアス電圧の印加に際して、ドリフト層２２が空乏化して耐圧を担うものである。
【００３５】
従来の単層の高抵抗ドリフト層を持つダイオードでは、３００Ｖクラスの耐圧とするためには、ドリフト層の不純物濃度としては２×１０14ｃｍ-3、厚さ４０μｍ程度必要であったが、本実施例の超接合ダイオードでは、ｎドリフト領域２２ａの不純物濃度を高くしたことと、そのことによりドリフト層２２の厚さを薄くできたため、オン抵抗としては約５分の１に低減できた。
【００３６】
このような製造方法をとれば、アスペクト比の大きなトレンチを形成し、そのトレンチ内に良質のエピタキシャル層を埋め込むという従来極めて困難であった技術が回避されて、極めて一般的な技術であるエピタキシャル成長、イオン注入および拡散により、容易に高耐圧、低順電圧の超接合ダイオードが製造できる。
【００３７】
更にｎドリフト領域２２ａの幅を狭くし、不純物濃度を高くすれば、より一層の動作抵抗の低減、および動作抵抗と耐圧とのトレードオフ関係の改善が可能である。
【００３８】
図１（ｂ）は、実施例１の変形例の超接合ダイオードの部分断面図である。
実施例１の超接合ダイオードと異なっている点は、ｐ仕切り領域２２ｂの深さｙp がｎドリフト領域２２ａの深さｙn より深くなっている点である。
【００３９】
もし仮にｐ仕切り領域２２ｂの深さｙp が、ｎドリフト領域２２ａの深さｙn より浅い場合には、ｐ仕切り領域２２ｂの下方にｎドリフト領域２２ａが残ることになり、残ったｎドリフト領域２２ａが完全に空乏化されず、耐圧が低下する恐れがある。従って、図のようにｐ仕切り領域２２ｂの深さｙp がｎドリフト領域２２ａの深さｙn より深くなるようにし、ｎ+ カソード層２１に達するようにするのが良い。
【００４０】
但し、ｙp が極端にｙn より大きくすることは無駄なので、２０％程度を目安にして、ｙn ＜ｙp ≦１．２ｙn が成り立つ程度にする。これにより、並列ｐｎ層での耐圧保持と、順電圧の低減とが両立する。
【００４１】
ｐ仕切り領域２２ｂの深さｙp を深くするには、イオン注入の際の加速電圧を高くすれば良い。イオン注入の加速電圧を高めて、更に高耐圧のダイオードを造ることもできる。
【００４２】
なお、実施例１の超接合ダイオードでは、ｎドリフト領域２２ｂとｐ仕切り領域２２ｂとの平面的な配置をともにストライプ状としたが、それに限らず、一方を格子状や網状、蜂の巣状等様々な配置とすることができる。これは以後の例でも同様である。
【００４３】
また全く同様にして、ｐ仕切り領域２２ａをエピタキシャル法により形成し、そこへドナー不純物をイオン注入してｎドリフト領域２２ｂを形成することもできる。［実施例２］
図４は、本発明の実施例２の超接合ダイオードの部分断面図である。
【００４４】
実施例１の超接合ダイオードと異なっている点は、ｐ仕切り領域３２ｂの形状が異なっている点である。
図４において、ｐ仕切り領域３２ｂとｎドリフト領域３２ａとの境界は、曲線（三次元的には曲面）となっている。
【００４５】
図５は、図４中のＤ−Ｄ線に沿っての不純物濃度分布図、である。縦軸は対数表示した不純物濃度である。図５においては、ｐ+ アノード領域３３に続きイオン注入された離散的な不純物源からの拡散によるｐ仕切り領域３２ｂの濃度分布が見られ、更に低抵抗のｎ+ カソード層３１が現れている。ｎドリフト領域３２ａはエピタキシャル層であるからほぼ均一な不純物濃度であり、実施例１の図２（ｃ）と同様の不純物分布となる。
【００４６】
実施例２の超接合ダイオードの製造方法としては、図３（ｂ）の後、Ｂイオン２のイオン注入時に、加速電圧を連続的に変えず、例えば、１００ｋｅＶ、２００ｋｅＶ、５００ｋｅＶ、１ＭｅＶ、２ＭｅＶ、５ＭｅＶ、１０ＭｅＶというように変えて多重注入すればよい。
【００４７】
この場合も、極めて一般的な技術であるエピタキシャル成長、イオン注入および拡散により、容易に高耐圧、低順電圧の超接合ダイオードが製造できる。低耐圧の半導体装置で、ドリフト層が浅くて良いときは、多重イオン注入をおこなわなくても、一回のイオン注入でドリフト層を形成できる場合もある。
【００４８】
［実施例３］
図１（ｂ）のような超接合ダイオードを別の製造方法で造ることもできる。
図６（ａ）ないし（ｅ）は、実施例３の超接合ダイオードの製造方法を説明するための工程順の断面図である。以下図面に沿って説明する。
【００４９】
高抵抗のｎ型ウェハに一方の表面から深い拡散をおこないｎ+ カソード層４１を形成する。４２ｃは高抵抗のｎ- 高抵抗層である。［図６（ａ）］。両面から拡散をおこなった後、一方を除去しても良い。
【００５０】
ＣＶＤ法により例えばＷ膜を厚さ約３μｍに堆積し、フォトリソグラフィにより第一マスク１を形成し、りん（以下Ｐと記す）イオン３ａをイオン注入する［同図（ｂ）］。加速電圧は１００ｋｅＶ〜１５ＭｅＶ間を連続的に変化させ、均等に約２×１０16ｃｍ-3になるようにする。３ｂは注入されたＰイオンである。
【００５１】
第一マスク１を除去した後、同様にして第二マスク４を形成し、Ｂイオン２ａをイオン注入する［同図（ｃ）］。加速電圧は１００ｋｅＶ〜１０ＭｅＶ間を連続的に変化させ、均等に約２×１０16ｃｍ-3になるようにする。
【００５２】
第二マスク４を除去した後、ｐ+ アノード領域４３形成のためのＢイオン２ａを注入する［同図（ｄ）］。加速電圧は１００ｋｅＶ、ドーズ量は３×１０15ｃｍ-2とした。
【００５３】
１０００℃で１時間熱処理してイオン注入した不純物を活性化し、欠陥をアニールし、ｎドリフト領域４２ａ、ｐ仕切り領域４２ｂ、ｐ+ アノード領域４３の各領域を形成する［同図（ｅ）］。ｎ- 高抵抗層４２ｃはダイオード中央部では残らず、周縁の耐圧保持部分のみに残ることになる。この後、カソード電極、アノード電極の形成をおこないプロセスを完了する。
【００５４】
この例でも、イオン注入時の最高加速電圧を高くし、しかも連続的に変化させたために、ｐ仕切り領域４２ｂとｎドリフト領域４２ａとの間のｐｎ接合は、深くて滑らかな接合面となる。そして、極めて一般的な技術であるイオン注入および拡散により、容易に高耐圧、低順電圧の超接合ダイオードが製造できる。
【００５５】
本実施例３の超接合ダイオードにおいても、ｎドリフト領域４２ａとｐ仕切り領域４２ｂとは、ほぼ同じディメンジョンと不純物濃度を持ち、逆バイアス電圧の印加に際して、ドリフト層４２が空乏化して耐圧を担う。
以上のようにすれば、イオン注入と熱処理を主体にしたプロセスで、超接合半導体素子を製造できる。
【００５６】
図１（ａ）のようにｎドリフト領域４２ａとｐ仕切り領域４２ｂとをほぼ同じ深さにイオン注入しても良いし、また実施例２のようにイオン注入を離散的な加速電圧でおこなうこともできる。
【００５７】
本実施例では、ｎ+ カソード層４１をｎ- 高抵抗領域４２ｃとなる高抵抗基板への拡散により形成した例としたが、ｎ+ カソード層４１となる低抵抗サブストレート上にエピタキシャル成長により形成したエピタキシャルウェハを用いても良い。［実施例４］
図７は、本発明の実施例４の超接合ダイオードの部分断面図である。
【００５８】
図７において、５１は低抵抗のｎ+ カソード層、５２はｎドリフト領域５２ａとｐ仕切り領域５２ｂとからなるドリフト層である。表面層にはｐ+ アノード領域５３が形成されている。ｐ+ アノード領域５３に接触してアノード電極５８が、ｎ+ カソード層５１に接触してカソード電極５７が設けられている。
【００５９】
図１（ｂ）の断面図と同じように見えるが、製造方法が異なっているため半導体内部の構造が異なっている。すなわち、図１（ｂ）の例では、ｎドリフト領域１２ａがエピタキシャル法によるものであり、ほぼ均一な不純物濃度分布を有していたのに対し、本実施例４の超接合ダイオードでは、ｎドリフト領域５２ａが表面からの不純物拡散による分布を有している。
【００６０】
図８は、図７中のＥ−Ｅ線に沿った不純物濃度分布図である。縦軸は対数表示した不純物濃度である。図８において、表面層のｐ+ アノード領域５３に続きｎドリフト領域５２ａの表面からの拡散による濃度分布が見られ、更に低抵抗のｎ+ カソード層５１が現れている。
【００６１】
図９（ａ）ないし（ｅ）は、本実施例４の超接合ダイオードの製造方法を説明するための工程順の断面図である。以下図面に沿って説明する。
高抵抗のｎ型ウェハに一方の表面から深い拡散をおこないｎ+ カソード層５１を形成し、ｎ- 高抵抗層５２ｃの表面にＰイオン３ａを注入する［図９（ａ）］。加速電圧は１００ｋｅＶとし、ドーズ量は約２×１０13ｃｍ-2である。
【００６２】
１２５０℃で約１０時間の拡散をおこなって、ｎ+ カソード層５１に達するようにｎドリフト領域５２ａを形成する［同図（ｂ）］。従って、ｎ- 高抵抗層５２ｃはダイオード中央部では残らず、周縁の耐圧保持部分のみに残ることになる。
【００６３】
ＣＶＤ法によりＷ膜を厚さ約３μｍに堆積し、フォトリソグラフィにより第一マスク１を形成し、Ｂイオン２ａをイオン注入する［同図（ｃ）］。加速電圧は１００ｋｅＶ〜１０ＭｅＶ間を連続的に変化させ、均等に約２×１０16ｃｍ-3になるようにする。
【００６４】
第一マスク１を除去し、ｐアノード領域５３形成のためのＢイオン２ａを選択的に注入する［同図（ｄ）］。
１０００℃で１時間熱処理し、イオン注入した不純物を活性化し、欠陥をアニールし、ｐ仕切り領域５２ｂ、ｐ+ アノード領域５３の各領域を形成する［同図（ｅ）］。この後、カソード電極、アノード電極の形成をおこないプロセスを完了する。
【００６５】
例えば、３００Ｖクラスのダイオードとしては、各部の寸法および不純物濃度等は次のような値をとる。ｎ+ カソード層１１の表面不純物濃度３×１０20ｃｍ-3、拡散深さ２００μｍ、ｎドリフト領域１２ａの幅３μｍ、表面不純物濃度１×１０17ｃｍ-3、拡散深さ１０μｍ、ｐ仕切り領域１２ｂの幅３μｍ、平均不純物濃度２×１０16ｃｍ-3、ｐ+ アノード領域１３の拡散深さ１μｍ、表面不純物濃度５×１０19ｃｍ-3である。
この場合も極めて一般的な技術であるイオン注入および拡散により、容易に高耐圧、低順電圧の超接合ダイオードが製造できる。
【００６６】
全く同様にして、ｐ仕切り領域５２ｂを拡散により形成し、そこへドナー不純物をイオン注入してｎドリフト領域５２ａを形成することもできる。
ｎ- 高抵抗領域５２ｃは、ｎ+ カソード層５１となる低抵抗サブストレート上にエピタキシャル成長により形成したエピタキシャルウェハを用いても良い。
【００６７】
図１（ａ）のようにｎドリフト領域５２ａとｐ仕切り領域５２ｂとをほぼ同じ深さにイオン注入しても良いし、また実施例２のようにイオン注入を離散的な加速電圧でおこなうこともできる。
【００６８】
［実施例５］
図１０は、本発明の実施例５の超接合ダイオードの部分断面図である。
図１０において、６１は低抵抗のｎ+ カソード層である。ｎドリフト領域６２ａとｐ仕切り領域６２ｂとからなるドリフト層６２の表面層にはｐ+ アノード領域６３が形成されている。ｐ+ アノード領域６３に接触してアノード電極６８が、ｎ+ カソード層６１に接触してカソード電極６７が設けられている。
【００６９】
図１（ｂ）の断面図と同じように見えるが、製造方法が異なっているため半導体内部の構造が異なっている。すなわち、本実施例５の超接合ダイオードでは、ｎドリフト領域６２ａおよびｐ仕切り領域６２ｂが共に表面からの不純物拡散による分布を有している。
【００７０】
図１１は、図１０中のＥ−Ｅ線に沿っての不純物濃度分布図である。縦軸は対数表示した不純物濃度である。図１１においては、表面からの拡散によるｐ+ アノード領域６３に続き表面からの不純物拡散で形成されたｐ仕切り領域６２ｂの濃度分布が見られ、更に低抵抗のｎ+ カソード層６１が現れている。ｎドリフト領域６２ａ内の不純物濃度分布は示してないがｐ仕切り領域６２ｂの濃度分布とほぼ同様である。
【００７１】
図１２（ａ）ないし（ｅ）は、実施例５の超接合ダイオードの製造方法を説明するための工程順の断面図である。以下図面に沿って説明する。
高抵抗のｎ型ウェハに一方の表面から深い拡散をおこないｎ+ カソード層６１を形成する。６２ｃは高抵抗のｎ- 高抵抗層である。［図１２（ａ）］。
【００７２】
そのｎ- 高抵抗層６２ｃの表面に酸化膜の第一マスク５を形成し、Ｂイオン２ａを注入する［同図（ｂ）］。２ｂは注入されたＢ原子である。加速電圧は１００ｋｅＶ、ドーズ量は７×１０12ｃｍ-2である。
【００７３】
１２００℃で３０時間熱処理した後、酸化膜の第二マスク６を形成し、Ｐイオン３ａを注入する［同図（ｃ）］。３ｂは注入されたＰ原子である。加速電圧は１００ｋｅＶ、ドーズ量は７×１０12ｃｍ-2である。不純物のドーピング方法は必ずしもイオン注入に限らず、ガスドーピングでも良い。但し拡散係数の遅い不純物を先におこなって熱処理する。
【００７４】
１２００℃で約５０時間熱処理して、ｎ+ カソード層６１に達するようにｎドリフト領域６２ａおよびｐ仕切り領域６２ｂを形成する。従って、ｎ- 高抵抗層６２ｃはダイオード中央部では残らず、周縁の耐圧保持部分のみに残ることになる。その後、ｐアノード領域６３形成のためのＢイオン２ａを注入する［同図（ｄ）］。
【００７５】
１０００℃で１時間熱処理し、イオン注入した不純物を活性化し、欠陥をアニールし、ｎドリフト領域６２ａ、ｐ仕切り領域６２ｂ、ｐ+ アノード領域６３の各領域を形成する［同図（ｅ）］。この後、カソード電極、アノード電極の形成をおこないプロセスを完了する。
このような極めて一般的な技術であるエピタキシャル成長、イオン注入および拡散により、容易に高耐圧、低順電圧の超接合ダイオードが製造できる。
【００７６】
ＢはＰより遅い拡散係数をもつので、上記のような工程としたが、別のドナー不純物とアクセプタ不純物との組み合わせでもよく、その場合には拡散時間を変える必要がある。［実施例６］
これまでの実施例は、最も簡単な構造のダイオードとしたが、図１３は、本発明の実施例６の超接合ショットキーバリアダイオード（ＳＢＤ）の部分断面図である。
【００７７】
図１３において、７１は低抵抗のｎ+ カソード層、７２は、ｎドリフト領域７２ａ、ｐ仕切り領域７２ｂからなるドリフト層である。表面には、ｎドリフト領域７２ａとｐ仕切り領域７２ｂが露出していて、ｎドリフト領域７２ａとショツトキーバリアを形成するショットキー電極７８が設けられる。ｎ+ カソード層７１の裏面側にオーミック接触するカソード電極７７が設けられている。
【００７８】
本実施例６の超接合ショットキーダイオードにおいても、ｎドリフト領域７２ａ、ｐ仕切り領域７２ｂは、ほぼ同じディメンジョンと不純物濃度を持ち、逆バイアス電圧の印加に際して、ドリフト層７２が空乏化して耐圧を負担するものである。例えば上に述べた実施例１と同様のプロセスで並列ｐｎ層を形成した後、ショットキー電極７８、カソード電極７７の形成をおこなう。勿論実施例２〜実施例５のいずれかの方法によっても良い。
【００７９】
逆バイアス時には、図１の実施例１のダイオードと同様に空乏層が並列ｐｎ層に広がり、空乏化することにより、耐圧を保持できる。順バイアス時には、ｎドリフト領域７２ａにドリフト電流が流れる。
ｎドリフト領域７２ａ、ｐ仕切り領域７２ｂの幅および深さ等については、実施例１と同様である。
【００８０】
図１４は、実施例１と同様のプロセスでドリフト層７２を形成した３００Ｖクラスの超接合ショットキーダイオードの順電圧−電流特性図である。横軸は順電圧（ＶF ）、縦軸は単位面積当たりの順電流（ＩF ）である。ショットキー電極７８としては、モリブデンを用いた。比較のため従来の均一なドリフト層をもつショットキーバリアダイオードの特性も同図に示した。
図から、同耐圧クラスの順方向電圧（ＶF ）は、従来のショットキーバリアダイオードより大幅に低減可能であることがわかる。
【００８１】
ｎ埋め込み領域７２ｂ、ｐ埋め込み領域７２ｃは容易に空乏化されるため、不純物濃度を高くできることと、そのことによりドリフト層７２の厚さを薄くできることにより、順電圧の大幅な低減、順電圧と耐圧とのトレードオフ特性の改善が可能となる。
【００８２】
このようにショットキーバリアダイオードにおいても極めて一般的な技術であるイオン注入と不純物の拡散により、容易に高耐圧、低順電圧の超接合ショットキーバリアダイオードを製造できる。［実施例７］
図１５は、本発明の実施例７にかかる超接合ＭＯＳＦＥＴの部分断面図である。
【００８３】
図１５において、８１は低抵抗のｎ+ ドレイン層、８２はｎドリフト領域８２ａ、ｐ仕切り領域８２ｂとからなる並列ｐｎ層のドリフト層である。表面層には、ｎドリフト領域８２ａに接続してｎチャネル領域８２ｄが、ｐ仕切り領域８２ｂに接続してｐウェル領域８３ａがそれぞれ形成されている。ｐウェル領域８３ａの内部にｎ+ ソース領域８４が形成されている。ｎ+ ソース領域８４とｎチャネル領域８２ｄとに挟まれたｐウェル領域８３ａの表面上には、ゲート絶縁膜８５を介してゲート電極層８６が、また、ｎ+ ソース領域８４とｐウェル領域７３ａの表面に共通に接触するソース電極８７が設けられている。ｎ+ ドレイン層８１の裏面にはドレイン電極８８が設けられている。８９は表面保護および安定化のための絶縁膜であり、例えば、熱酸化膜と燐シリカガラス（ＰＳＧ）からなる。ソース電極８７は、図のように絶縁膜８９を介してゲート電極層８６の上に延長されることが多い。ドリフト層８２のうちドリフト電流が流れるのは、ｎドリフト領域８２ａである。
【００８４】
なお、ｎドリフト領域８２ａとｐ仕切り領域８２ｂとの平面的な配置をともにストライプ状としたが、それに限らず、一方を格子状や網状、蜂の巣状等様々な配置とすることができる。
【００８５】
また、表面層のｐウェル領域８３ａとｐ仕切り領域８２ｂとは平面的な形状が同様でなければならない訳ではなく、接続が保たれていれば、全く異なるパターンとしても良い。例えば、両者をストライプ状とした場合に、それらが互いに直交するストライプ状とすることもできる。
【００８６】
本実施例７の超接合ＭＯＳＦＥＴにおいても、ｎドリフト領域８２ａ、ｐ仕切り領域８２ｂは、ほぼ同じディメンジョンと不純物濃度を持ち、逆バイアス電圧の印加に際して空乏化して耐圧を負担するものである。
【００８７】
その製造方法としては、次のような工程を取る。実施例１〜実施例５のいずれかと同様にして、ｎ+ ドレイン層８１、ｎドリフト領域８２ａ、ｐ仕切り領域８２ｂを形成する。
【００８８】
エピタキシャル法により、ｎチャネル領域８２ｄを成長させる。
通常の縦型ＭＯＳＦＥＴと同様にして、不純物イオンの選択的な注入および熱処理により、表面層にｐウェル領域８３ａ、ｎ+ ソース領域８４を形成する。
【００８９】
この後、熱酸化によりゲート絶縁膜８５を形成し、減圧ＣＶＤ法により多結晶シリコン膜を堆積し、フォトリソグラフィによりゲート電極層８６とする。更に絶縁膜８９を堆積し、フォトリソグラフィにより窓開けをおこない、アルミニウム合金の堆積、パターン形成によりソース電極８７、ドレイン電極８８および図示されないゲート電極の形成を経て図１５のような超接合ＭＯＳＦＥＴが完成する。
【００９０】
図１５の超接合ＭＯＳＦＥＴの動作は、次のようにおこなわれる。ゲート電極層８６に所定の正の電圧が印加されると、ゲート電極層８６直下のｐウェル領域８３ａの表面層に反転層が誘起され、ｎ+ ソース領域８４から反転層を通じてｎチャネル領域８２ｄに注入された電子が、ｎドリフト領域８２ａを通じてｎ+ ドレイン層８１に達し、ドレイン電極８８、ソース電極８７間が導通する。
【００９１】
ゲート電極層８６への正の電圧が取り去られると、ｐウェル領域８３ａの表面層に誘起された反転層が消滅し、ドレイン・ソース間が遮断される。更に、逆バイアス電圧を大きくすると、各ｐ仕切り領域８２ｂはｐウェル領域８３ａを介してソース電極８７で連結されているので、ｐウェル領域８３ａとｎチャネル領域８２ｄとの間のｐｎ接合Ｊａ、ｐ仕切り領域８２ｂとｎドリフト領域８２ａとのｐｎ接合Ｊｂおよび図示されないｐ仕切り領域８２ｂとｎチャネル領域８２ｄとの間のｐｎ接合からそれぞれ空乏層がｎチャネル領域８２ｄ、ｎドリフト領域８２ａ、ｐ仕切り領域８２ｂ内に広がってこれらが空乏化される。
【００９２】
例えば、３００ＶクラスのＭＯＳＦＥＴとしては、ｎドリフト領域８２ａおよびｐ仕切り領域８２ｂの寸法は、図１と同様とする。その他の各部の寸法および不純物濃度等は次のような値をとる。ｎ+ ドレイン層８１の比抵抗は０．０１Ω・ｃｍ、厚さ３５０μｍ、ｎ- 高抵抗層８２ｃの比抵抗１０Ω・ｃｍ、ｐウェル領域８３ａの拡散深さ１μｍ、表面不純物濃度３×１０18ｃｍ-3、ｎ+ ソース領域８４の拡散深さ０．３μｍ、表面不純物濃度１×１０20ｃｍ-3である。
【００９３】
従来の単層の高抵抗ドリフト層を持つ縦型ＭＯＳＦＥＴでは、３００Ｖクラスの耐圧とするためには、ドリフト層１２の不純物濃度としては２×１０14ｃｍ-3、厚さ４０μｍ程度必要であったが、本実施例の超接合ＭＯＳＦＥＴでは、ｎドリフト領域８２ａの不純物濃度を高くしたことと、そのことによりドリフト層８２の厚さを薄くできたため、オン抵抗としては約５分の１に低減できた。
【００９４】
数μｍの厚さのエピタキシャル成長とイオン注入で導入された不純物の拡散による埋め込み領域の形成は、極めて一般的な技術であり、容易にオン抵抗と耐圧とのトレードオフ特性が改善された超接合ＭＯＳＦＥＴを製造できる。
【００９５】
更にｎドリフト領域８２ａの幅を狭くし、不純物濃度を高くすれば、より一層のオン抵抗の低減、およびオン抵抗と耐圧とのトレードオフ関係の改善が可能である。
【００９６】
超接合ＭＯＳＦＥＴの変形例の断面図を図１６に示す。
この例では、ｎドリフト領域８２ａ、ｐ仕切り領域８２ｂの下方に、ｎ- 高抵抗層８２ｃがある。
【００９７】
ｐ仕切り領域８２ｂの深さが、十分にあればこのようにその下方に、ｎ- 高抵抗層８２ｃがあってもよい。但し、ｎドリフト領域８２ａとｎ+ ドレイン層８１との間に、ｎ- 高抵抗層８２ｃが残ると、オン抵抗が増すことになる。またｐ仕切り領域８２ｂから広がる空乏層が電流経路を狭めるＪＦＥＴ効果が起きるので、ｎ- 高抵抗層８２ｃの厚さは余り厚くならないようにする方が良い。少なくともｐ仕切り領域８２ｂの厚さｙp より薄くする方が良い。
【００９８】
超接合ＭＯＳＦＥＴの別の変形例の断面図を図１７に示す。ｐウェル領域８３ａ内の表面層に高濃度のｐ+ コンタクト領域８３ｂを形成したものである。ｎ+ ソース領域８４間にｐ+ コンタクト領域８３ｂを配置することにより、ｐウェル領域８３ａとソース電極８７との接触抵抗が低減される。またｐ+ コンタクト領域８３ｂの拡散深さをｎ+ ソース領域８４の深さより浅くすることによりｐｎ分割層の空乏化を妨げずに済むことになる。
【００９９】
以上のような本発明にかかる超接合構造は、実施例に示したダイオード、ショットキーバリアダイオード、ＭＯＳＦＥＴに限らず、バイポーラトランジスタ、ＩＧＢＴ、ＪＦＥＴ、サイリスタ、ＭＥＳＦＥＴ、ＨＥＭＴ等の殆ど総ての半導体素子に適用可能である。また、導電型は逆導電型に適宜変更できる。
【０１００】
【発明の効果】
以上説明したように本発明は、第一と第二の主面と、それぞれの主面に設けられた電極と、第一と第二の主面間に、オン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層を備える超接合半導体素子の製造方法において、第一導電型ドリフト領域と第二導電型仕切り領域のうち少なくとも一方をイオン注入、特に加速電圧を連続的に変えたイオン注入や離散的に変えた多重イオン注入と熱処理により形成することを特徴としている。
【０１０１】
他の一方の領域となる層は、エピタキシャル成長や、表面からの拡散層とすることができ、また、両方の領域をイオン注入により形成することもできる。従って、次の効果を奏する。
【０１０２】
従来のアスペクト比の大きいトレンチを形成し、そのトレンチ内に良質のエピタキシャル層を埋め込むという極めて困難であった技術に比して、イオン注入と熱処理という一般的な方法を主として容易に特徴ある並列ｐｎ層構造を実現できた。
【０１０３】
そしてその結果、並列ｐｎ層の不純物濃度の高濃度化を可能にしたこと、およびそのことにより並列ｐｎ層の厚さを薄くできることにより、順電圧やオン抵抗或いはオン電圧の大幅な低減、順電圧やオン抵抗と耐圧とのトレードオフ特性の改善を可能にした。
【０１０４】
本発明は、特に電力用の半導体素子において電力損失の劇的な低減を可能にした革新的な素子を実現するものである。
【図面の簡単な説明】
【図１】 （ａ）は本発明実施例１の超接合ダイオードの部分断面図、（ｂ）は変形例の超接合ダイオードの部分断面図
【図２】 （ａ）は図１の実施例１の超接合ダイオードのＡ−Ａ線に沿った不純物濃度分布図、（ｂ）はＢ−Ｂ線に沿った不純物濃度分布図、（ｃ）はＣ−Ｃ線に沿った不純物濃度分布図
【図３】 （ａ）ないし（ｄ）は実施例１の超接合ダイオードの製造工程順に示した主な工程ごとの部分断面図
【図４】 本発明実施例２の超接合ダイオードの部分断面図
【図５】 図４の実施例２の超接合ダイオードのＤ−Ｄ線に沿った不純物濃度分布図
【図６】 （ａ）ないし（ｅ）は実施例３の超接合ダイオードの製造工程順に示した主な工程ごとの部分断面図
【図７】 本発明実施例４の超接合ダイオードの部分断面図、
【図８】 図７の実施例４の超接合ダイオードのＥ−Ｅ線に沿った不純物濃度分布図
【図９】 （ａ）ないし（ｅ）は実施例４の超接合ダイオードの製造工程順に示した主な工程ごとの部分断面図
【図１０】 本発明実施例５の超接合ダイオードの部分断面図、
【図１１】 実施例５の超接合ダイオードのＦ−Ｆ線に沿った不純物濃度分布図
【図１２】 （ａ）ないし（ｅ）は実施例５の超接合ダイオードの製造工程順に示した主な工程ごとの部分断面図
【図１３】 本発明実施例６の超接合ショットキーバリアダイオードの部分断面図
【図１４】 本発明実施例６の超接合ショットキーバリアダイオードの順電圧−順電流特性図
【図１５】 本発明実施例７の超接合ＭＯＳＦＥＴの部分断面図
【図１６】 超接合ＭＯＳＦＥＴの変形例の部分断面図
【図１７】 超接合ＭＯＳＦＥＴの別の変形例の部分断面図
【図１８】 従来の超接合ＭＯＳＦＥＴの部分断面図
【符号の説明】
１ 第一マスク
２ａ ほう素イオン
２ｂ ほう素原子
３ａ 燐イオン
３ｂ 燐原子
４ 第二マスク
５ 第一マスク
６ 第二マスク
１１、８１ ｎ+ ドレイン層
１２、２２、３２、４２、５２、６２、７２、８２ ドリフト層
１２ａ、２２ａ、３２ａ、４２ａ、５２ａ、６２ａ、７２ａ、８２ａ ｎドリフト領域
１２ｂ、２２ｂ、３２ｂ、４２ｂ、５２ｂ、６２ｂ、７２ｂ、８２ｂ ｐ仕切り領域
１３ａ、８３ａ ｐウェル領域
１４、８４ ｎ+ ソース領域
１５、８５ ゲート絶縁膜
１６、８６ ゲート電極層
１７、８７ ソース電極
１８、８８ ドレイン電極
１９、８９ 絶縁膜
２１、３１、４１、５１、６１、７１ ｎ+ カソード層
２３、３３、４３、５３、６３ ｐ+ アノード領域
２７、３７、４７、５７、６７、７７ カソード電極
２８、３８、４８、５８、６８ アノード電極
５２ｃ、６２ｃ、８２ｃ ｎ- 高抵抗層
７８ ショットキー電極
８２ｄ ｎチャネル領域
８３ｂ ｐ+ コンタクト領域

Claims (8)

  1. 第一と第二の主面と、それぞれの主面に設けられた電極と、第一と第二の主面間に低抵抗層と、オン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層とを備え、第一導電型ドリフト領域および第二導電型仕切り領域の双方の深さｙが、第一導電型ドリフト領域および第二導電型仕切り領域それぞれの幅ｘより大きい超接合半導体素子の製造方法において、第一導電型ドリフト領域と第二導電型仕切り領域のうち少なくとも一方をイオン注入および熱処理により形成し、該イオン注入を加速電圧を連続的に変えておこなうことを特徴とする超接合半導体素子の製造方法。
  2. 第一と第二の主面と、それぞれの主面に設けられた電極と、第一と第二の主面間に低抵抗層と、オン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層とを備え、第一導電型ドリフト領域および第二導電型仕切り領域の双方の深さｙが、第一導電型ドリフト領域および第二導電型仕切り領域それぞれの幅ｘより大きい超接合半導体素子の製造方法において、第一導電型ドリフト領域と第二導電型仕切り領域のうち少なくとも一方をイオン注入および熱処理により形成し、該イオン注入を加速電圧を離散的に変えた多重イオン注入でおこなうことを特徴とする超接合半導体素子の製造方法。
  3. 第一導電型ドリフト領域と第二導電型仕切り領域のうちの一方の領域となる層をエピタキシャル成長により形成した後、そのエピタキシャル成長により形成した層にイオン注入および熱処理により、他方の領域を形成することを特徴とする請求項１または２に記載の超接合半導体素子の製造方法。
  4. 第一の主面から第二の主面の方向における深さが、第二導電型仕切り領域の深さが第一導電型ドリフト領域の深さより深く形成することを特徴とする請求項１または２に記載の超接合半導体素子の製造方法。
  5. 第二導電型仕切り領域の深さが第一導電型ドリフト領域の深さの１．２倍以下に形成することを特徴とする請求項４に記載の超接合半導体素子の製造方法。
  6. 不純物濃度の低い第一導電型低不純物濃度層を低抵抗層上に有し、該第一導電型低不純物濃度層に達するように第二導電型仕切り領域を形成することを特徴とする請求項１または２に記載の超接合半導体素子の製造方法。
  7. 第一導電型低不純物濃度層の厚さより大きい厚さとなるように第二導電型仕切り領域を形成することを特徴とする請求項６に記載の超接合半導体素子の製造方法。
  8. 主面を（１１０）面として形成することを特徴とする請求項１または２に記載の超接合半導体素子の製造方法。
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