JPS5940303B2 - 半導体スイツチング素子 - Google Patents

Description

【発明の詳細な説明】 本発明は電界効朱型の半導体スイツチング素子に係ｖ、
特にスイツチングスビードの速い改良された素子構造を
有するスイツチング素子に関する。

電界効果型スイツチング素子は従来のＰｎｐｎ構造のサ
イリスタに比べて高温特性が良好なこと、ゲートターン
オフ動作時に電流集中が起きないこと、高速スイツチン
グ動作が可能なこと、臨界電圧土昇率が大きいことなど
の特長を有した高性能素子である。第１図は従来の電界
効果型スイツチング素子の１例の断面図で、８は半導体
ｎ型基体（ｎベース）７はその１主面に形成されたｐ型
アノード、１２は前記基体８内に埋込まれたｐ型ゲート
、１０はｊ十前記基体８の他側の主面に形成されたｎ型
カソード、４はゲート電極、３はカソード電極、２はア
ノード電極である。

この構造の素子では、ゲート１２はグリツド状または網
目状に形成され、その横方向抵抗が比較的大きくなるた
めに、ゲートターンオフ時にアノード電流をゲート１２
から引出せる度合いが小さくなシ、大電流をしや断する
ことが困難である。また、同様の理由からターンオフ時
間を短くすることも難かしかつた。第２図は従来の電界
効果型スイツチング素子の他の例の断面図で、１２Ａは
半導体ｎ型基体８の他側主面−ヒに形成されたｐ型ゲー
ト、１０Ａは同じ主面上のゲート１２Ａの間に形成され
たｎ＋型カソードである。

この構造を有する素子ではゲート１２Ａの横方向抵抗は
比較的小さく、大電流をしや断することは可能であるが
、このままではターンオフ時間が短くならない欠点があ
つた。第３図Ａは第２図の素子を第３図Ｂのように接続
した場合のゲートターンオフ時の電流波形を模式的に描
いたものである。ｔ＝０でスイツチＳが閉じてゲートに
逆バイアスが印加されると、ゲート・カソード間接合を
通して逆方向ゲート電流が流れる。このときの電流波形
はゲートの抵抗と電源電圧｝よびカソード付近のキヤリ
アのゲートへの拡散量に依存する。時刻ｔ＝ＴｄｌｔＣ
なるとカソード付近のキヤリアはほとんどゲートに引き
出されてなくなｂ、ゲート・カソード間接合から空間電
荷層がのびて来てチヤンネル部をピンチオフする。この
ためカソード電流１ｋは時刻Ｔｄで０になる。Ｔｄ以後
は素子のｎペース８内に残つているキヤリアがゲート１
２Ａへ流れこんで、ゲート電流となるとともに、これと
ほぼ等しい電流がアノードにも流れる。こρ電流は第３
図ＡのＴｆ区間に示すように非常にゆつくシと尾を引い
て徐々に減少して行き、０に達する。普通Ｔｄ＝２μＳ
ｅｃｔｆ二１５μＳｅｃ程度である。かかる動作を持つ
従来の電界効果型スイツチング素子のターンオフ時間を
短くするにはＴｄとＴｆの和を小さくしなければならな
い。

従来の技術において、スイツチング特性を向上するのに
金や白金などのいわゆるライフタイムキラ一を導入して
、素子内のキヤリアのライフタイムを小さくする技術が
通常のサイリスタやトランジスタに対して広く用いられ
ている。しかしながらかかる技術を従来のサイリスタや
トランジスタに適用するとターンオフ時間は短かくなる
が、その反面オン電圧が増加するという欠点が新たに生
じ、ターンオフ時間を短くし、かつオフ電圧を低く保つ
ことができなかつた。このパラドツクスは従来のサイリ
スタやトランジスタにつねに存在しており、このためラ
イフタイムキラ一の導入はかぎられた素子特性に対して
のみその効果が発揮されるのが通例であつた。さらに電
界効未型サイリスタを高周波用スイツチング素子として
使用するためには、ターンオフ時に卦けるアノード電流
の減衰を速くしてスイツチングエネルギ損失を小さくす
る必要がある。

第２図に示す公知の電界効果型サイリスタに、Ｎ＋Ｎ−
Ｐ＋層からなるダイオード領域ａとＰＮ−Ｐ層からなる
トランジスタ領域ｂからなる。か＼る構造の素子では、
ターンオフ用のゲート電圧を低くするためにゲート層１
２Ａの間隙Ｗを狭くする必要がある。したがつて、Ｎ＋
カソード層１０Ａが狭くなつてしまう。このように有効
な導通面積が小さくなる以外に、ダイオード領域ａに対
するトランジスタ領域ｂの占める割合が少なくとも２倍
以上になつてしまう。なぜならばゲート電極４の幅をカ
ソード電極３と同じ程度かそれ以上にすることにより、
ゲート−カソード間の抵抗を小さくして、ターンオフし
やすくする必要があるからである。そしてそのオン状態
に卦いては、トランジスタ領域ＢＯＪｌ接合が順バイア
スされているので、トランジスタ領域ｂ＜７）Ｎ一層に
キヤリアが注入されている。このキヤリアが再結合によ
り消滅し終るまでアノード電流が流れ続ける。このよう
に第２図に示す公知の電界効果型サイリスタでは、ダイ
オード領域ａの約２倍以上の体積を有するトランジスタ
領域ｂ（ＤＮ一層内に多量のキヤリアが注入されるので
、ターンオフ時に卦けるアノード電流の減衰が遅くなつ
てしまう欠点がある。本発明の目的はか＼る従来の技術
｝よび素子構造の持つ欠点を除いてターンオフ用ゲート
電圧とオン電圧が低く、かつターンオフ時間も短い高速
スイツチング素子を提供するにある。本発明の目的は、
トランジスタ領域（第２図のｂ）のＮ一層をアノード電
極に短絡して、Ｎ一層に注入されるキヤリアを少なくす
ると共に、ダイオード領域（第２図のａ）のＮ一層に注
入されたキヤリアを迅速にアノード電極に引き出して消
滅することによつて、ターンオン時間の短い高速スイツ
チング素子を提供するにある。

第４図は本発明の実施例を示す断面図である。

アノード電極２がＰ型拡散層７訃よび低抵抗ｎ型拡散層
６の表面に接続されている。またカソード電極３が低抵
抗ｎ型拡散層１０の表面に、ゲート電極４がＰ型拡散層
５の表面にそれぞれ接続されている。第４図の構造を縦
方向に分割して構成要素を取）出すと、ａで示されるＰ
＋Ｎ−ＮＮ＋ダイオード部、ｂで示されるＰ＋Ｎ−ＰＢ
ＮＮ＋サイリスタ部、およびｃで示されるＮ吉Ｎ−Ｐダ
イオード部によつて構成されている。本構造素子ではＰ
ペース層ＰＢ間の間隙（第４図に示すＰ＋Ｎ−ＮＮ＋ダ
イオード領域ａの幅）を狭くしてターンオフ用ゲート電
圧を低くできる特長がある。一方Ｐベース層ＰＢの幅（
第４図に示すサイリスタ領域ｂの幅）を広くしてサイリ
スタ接合の面積を広くし、ウエ・・表面上でカソード電
極３の占める割合が大きくなるようにする。ｆなわち定
格電流が大きくなるようにする。例えばＰベース層ＰＢ
の幅ｂを、ゲート−カソード間逆電圧印加（ゲートに負
、カソードに正）にようサイリスタ接合の全領域がほマ
同時にターンオフできるに十分な幅として１００〜５０
０μｍにした場合、ゲート電極を接続したＰ層５の幅の
最小値は約４０μｍであるので、ゲート電極面積に対す
る力ソー〜１２．５となる。一方第２図に示した従来の
電界効果スイツチング素子では、カソード電極の幅が１
０μＭｆなわちゲート層１２Ａの間の間隙が２０μｍの
場合、前記比率はＲ＝−＝０．２５と非常に小さくなる
。

したがつて、本発明ではＰベース層ＰＢ同士の間隙ａを
狭くして低いゲート電圧でターンオフできるようにして
も、従来の電界効果スイツチング素子に比較して通電で
きる電流値を１０〜５０倍にできる。このように本発明
はターンオフ用ゲート電圧を大きくしないで電流容量を
大きくできる特長がある。サイリスタのＰベース層ＰＢ
の横方向抵抗が大きくなると、サ・イリスタ接合の全領
域でゲート−カソード間逆電圧印加によるターンオフ動
作がほぼ同時には起きなくなり、局部加熱破壊が起きや
すくなる。

これを防止するために、Ｐベース層ＰＢの横方向抵抗が
大きくならないように、低抵抗のＰ型リード層５をカソ
ード層側から拡散してＰベース層ＰＢに接続する。さら
にゲート−カソード間に印加できる逆電圧を大きくする
ため、ゲート４とカソード３間に露出しているＰＮＮ＋
層表面を絶縁物７で被覆して、ゲート，一カソード間の
耐圧を大きくする。ターンオフ時にＮ−ベース層８に残
存している注入キヤリアをアノード電極２へ速く引き出
して、ターンオフタイムを短かくするために、ペース層
８Ｎ−をＮ形の低抵抗層６ＮｓＦ″でアノード電極２十
に短絡する。

この場合、前記短絡層６Ｎｓをサづリスタ部ｂの外側に
配置して、サイリスタ部ｂの全面でほソー様に電流が流
れるようにする。また短絡層Ｎ！をサイリスタ部ｂ以外
の領域すなわち順電流が流れないＰＮ一接合の真下に設
けることによシ、この領域にＰ＋Ｎ一接合がある場合に
比ぺてＮ一層へのキヤリアの注入量を少なくできる。第
４図の構造では、Ｎｌ＋層を全く設けないで、アノード
層ｐ＋がアノード電極の全面にある場合に比較して、Ｐ
＋Ｎ一接合からＮ一層８への注入キヤリアの量を約１／
２に減少できる。したがつて、この効果のみでターンオ
フタイムを約１／２に短＋かくできる。

さらにＮｓ層を通つて、Ｎ一層からアノード層ｐ＋への
注入キヤリアの引き出しがあるので、ターンオフタイム
は著しく短かくなる。（第４図では順電流の流れない領
域すなわちｃ部十全部にＮ〒層６を設けた例を↑したが
、その１部のみをＮ８層とし、残勺をＰ層のま＼にして
も同様の効果が得られることは明らかである。

）本実施例の特長をスイツチング動作に基づいて以下に
説明する。（ａ）アノード−カソード間（以下Ａ−Ｋ間
と略称）に順電圧を印加すると、Ｐ＋Ｎ−ＮＮ＋ダイオ
ード部ａが順バイアスされてダイオード電流１０が流れ
る。

Ｎ一層８とＮ層９に注入された多量のキヤリア（例１。
≧１０Ａ／Ｃｒｌｌで注入キヤリアの濃度は１×１０１
６個〜以上）が、隣接したサイリスタ部ＢＯＮ−ＰＢ，
ＰＢＮ接合に拡散により流入する。その結果サイリスタ
部ｂのほマ全領域が瞬間的にターンオンする。したがつ
て本発明素子は、ターンオンタイムが著しく短かく（例
約０．１μＳ）また、ターンオン時の電力損失が非常に
小さく、さらにゲート近傍の局部で最初にターンオンす
る従来のサイリスタに比較してＤｉ／Ｄｔ耐量が大きい
特長がある。（ｂ）ターンオフタイムを短かくしてター
ンオフ時の電力損失を著しく小さくできる。

時刻ｌ（第５図）でゲートのスィツチＳ。

をオンしてゲート−カソード間に電圧Ｅ。を印：Ｊ．″
口するとＰＮ−ＮＮ＋ダイオードの逆回復電流１。が流
れる。Ｊ，接合近傍のＮ一層８とＰＢ層のキヤリア数が
少なくなり、Ｊｅ接合に空乏層が形成されるので、時刻
Ｔ，に卦いてアノード電流ＩＡは急減する。）しかしな
がら、時刻Ｔ２以後に｝いてもまだＮ一層８にキヤリ了
が残存しているれめ第５図に示すようにアノード電流１
Ａが流れ続ける。

一方Ａ−Ｋ間の電圧ＶＡＫは電源電圧まで漸次上昇して
ゆく。したがつてターンオフ時の電力損失ＦＶＡＫｉＡ
ｄｔを小さくするためには、アノード電流１Ａを極力小
さくする必要がある。このことは高周波のスイツチング
動作に｝いて、特に実要となる。ターンオフ時のＴ，以
後に訃けるアノード電流１Ａを小さくするためには、Ｎ
一層８に残存している注入キヤリアを短時間に素子外へ
掃き出すか、あるいはキヤリアのライフタイムを短かく
すればよい。後者の方法では素子内での順電圧降下が大
とらる欠点がある。前者の方法を第６図を参照して説明
する。ターンオフ時にアノード電流１Ａが流れている時
刻Ｔ２〜Ｔ３において、Ｊ，接合はまだ順バイアスの状
態であり、この場合の電位をＶ，で表わす。Ｎ一層８を
低抵抗値Ｒ８のＮｓ＋層６でアノード電極２に接続する
とＰ＋Ｎ−ダイオードの回復電流１Ｒは、ＩＲ＝Ｖ，／
ＲＳ＜５なる。したがつて時刻Ｔ，〜Ｔ３の間にＮ一層
およびｐ＋層からアノード電極２に流入するキヤリア（
電子、正孔）数Ｎはここに〈Ｖ，〉は時刻Ｔ，〜Ｔ，で
のＶ，の平均値、ｑは素電荷。

アノード電極面でのキヤリア（電子、正孔）の再結合速
度は無限大とみなせるので、キヤリアは瞬間的に消滅す
る。

したがつてＮ一層からアノード電極２へ短時間にキヤリ
アを流出すればよい。そのためには（１）式かられかる
ように、抵抗Ｒｓをできるだけで小さくすればよい。＋ 本発明ではＮｓ層６の抵抗をできるだけ小さくして、タ
ーンオフタイムを短かくし、ターンオフ時の電力損失を
著しく減少できる。

第７図は本発明の他の実施例である。

第４図と十同様に電流流通に寄与しない領域−ｃ部にＮ
ｓ層十６を設けるほか、Ｎｓ層６Ａをダイオード領域ａ
のｐ＋層７の位置にも設けて、ターンオフタイムをさら
に短かくしたものである。

この場合はさらに、ターンオン時にサイリスタ領域ＢＶ
Ｃ訃けるＪ，接合に流れる電流が大となるのでオン速度
が早くなる効果がある。

【図面の簡単な説明】

第１図｝よび第２図は従来の半導体スイツチング素子の
断面図、第３図はそのターンオフ時に卦ける各部電流波
形図、第４図は本発明の１実施例の断面図、第５図はそ
のターンオフ時の各部電流電圧波形図、第６図は本発明
のＮ♂層の動作を説明するための図、第７図は本発明の
他の実施例の断面図である。 ２・・・アノード電極、３・・・カソード電極、４・・
・ゲート電極、５・・・リード用拡散層、６・・・低抵
抗Ｎ層、７・・・Ｐ型拡散層、８・・・Ｎ−ベース層、
９・・・Ｎ層、１０・・・低抵抗Ｎ層。

Claims (1)

1. 【特許請求の範囲】 １ 一方の導電型を有する第１の基体領域と、その一方
   側に隣接し第１の基体領域より高不純物濃度を有する選
   択された導電型の第１半導体領域と、第１の基体領域の
   他方側に隣接し第１の基体領域より高不縞物濃度を有す
   る一方の導電型の第２の半導体領域と、第２の半導体領
   域の他方側に隣接し第２の半導体領域より高不縞物濃度
   を有する一方の導電型の第３の半導体領域とを持つ第１
   の機能領域、第１の基体領域の側方に連らなる一方の導
   電型の第２の基体領域と、その一方側及び第１の半導体
   領域の側方に隣接し第２の基体領域より高不純物濃度を
   有する他方の導電型の第４の半導体領域と、第２の基体
   領域の他方側及び第１の基板領域の側方に隣接し第２の
   基体領域より高不純物濃度を有する他方の導電型の第５
   の半導体領域と、第５の半導体領域の他方側及び第２の
   半導体領域の側方に隣接し第５の半導体領域より低不純
   物濃度を有する一方の導電型の第６の半導体領域と、第
   ６の半導体領域の他方側及び第３の半導体領域の側方に
   隣接し第６の半導体領域より高不純物濃度を有する一方
   の導電型の第７の半導体領域とを持ち、第１の機能領域
   を実質的に包囲する第２の機能領域、第２の基体領域の
   側方に連らなる一方の導電型の第３の基体領域と、その
   一方側及び第４の半導体領域の側方に隣接し第３の基体
   領域より高不純物濃度を有する他方の導電型の第８の半
   導体領域と、第３の基体領域の他方側及び第５の半導体
   領域の側方に隣接し第３の基体領域より高不純物濃度を
   有する他方の導電型の第９の半導体領域とを持ち、第２
   の機能領域を実質的に包囲する第３の機能領域、第１の
   半導体領域、第４の半導体領域及び第８の半導体領域の
   一方側にオーミック接触する第１の電極、第３の半導体
   領域及び第７の半導体領域の他方側にオーミック接触す
   る第２の電極、第９の半導体領域の他方側に接触した第
   ３の電極、を具備し、第１の機能領域の第５の半導体領
   域で包囲された部分は、第２の電極と第３の電極間に印
   加されるターンオフ用電圧によつて第１の基体領域と第
   ５の半導体領域の間に形成されるｐｎ接合を逆バイアス
   したとき、該ｐｎ接合から第１の基体領域内にのびる空
   乏層によつてピンチオフされることを特徴とする半導体
   スイッチング素子。 ２ 第１の半導体領域を他方の導電型としたことを特徴
   とする特許請求の範囲第１項記載の半導体スイッチング
   素子。 ３ 第１の半導体領域を一方の導電型としたことを特徴
   とする特許請求の範囲第１項記載の半導体スイッチング
   素子。