JPS6016753B2 - 半導体スイツチング素子およびその制御方法 - Google Patents
半導体スイツチング素子およびその制御方法Info
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- JPS6016753B2 JPS6016753B2 JP397079A JP397079A JPS6016753B2 JP S6016753 B2 JPS6016753 B2 JP S6016753B2 JP 397079 A JP397079 A JP 397079A JP 397079 A JP397079 A JP 397079A JP S6016753 B2 JPS6016753 B2 JP S6016753B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
- H01L29/7392—Gated diode structures with PN junction gate, e.g. field controlled thyristors (FCTh), static induction thyristors (SITh)
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/1066—Gate region of field-effect devices with PN junction gate
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Description
【発明の詳細な説明】
本発明は従来のトランジスタに比べて高耐圧であり、か
つ従来の電界効果サィリス外こ比べて、より大しな主電
流（負荷電流）をより小さい制御電力で速く遮断するこ
とのできる新規な半導体スイッチング素子およびその制
御方法に関する。
つ従来の電界効果サィリス外こ比べて、より大しな主電
流（負荷電流）をより小さい制御電力で速く遮断するこ
とのできる新規な半導体スイッチング素子およびその制
御方法に関する。
第１図に従来のトランジスタの断面構造の一例を示す。
１は素子本体、２はコレクタ電極、３はベース電極、４
はェミツタ電極、５はＮ型不純物をドープしたコレクタ
層、６はＰ型不純物をドープしたベース層、７はＮ型不
純物を高濃度にドープしたェミッタ層である。
１は素子本体、２はコレクタ電極、３はベース電極、４
はェミツタ電極、５はＮ型不純物をドープしたコレクタ
層、６はＰ型不純物をドープしたベース層、７はＮ型不
純物を高濃度にドープしたェミッタ層である。
コレクタ電極２とェミッタ電極４の間に、コレクタ電極
が正電位となるように電源Ｅｓと負荷抵抗ＲＬを直列に
接続しておく。この場合、ベース電極３とェミツタ電極
４の間に、ベース電極３が正電位となるようにベース電
源Ｅ８を接続し、Ｎ十Ｐ接合を順／ゞィアスしてベース
電極ＩＢを通電することにより、ェミッタ層７からコレ
クタ層に電子が注入される。
が正電位となるように電源Ｅｓと負荷抵抗ＲＬを直列に
接続しておく。この場合、ベース電極３とェミツタ電極
４の間に、ベース電極３が正電位となるようにベース電
源Ｅ８を接続し、Ｎ十Ｐ接合を順／ゞィアスしてベース
電極ＩＢを通電することにより、ェミッタ層７からコレ
クタ層に電子が注入される。
その結果、電源Ｅｓにより逆バイアスされて空乏層が形
成されていたＰＮ接合が順バイアス状態となり、ＮＰＮ
十トランジスタは低インピーダンスになるので、電源電
圧Ｅｓと負荷抵抗ＲＬによって決まる電流が、コレクタ
電極からェミツタ電極に向かって流れるようになる。こ
の電流をコレクタ電流ｌｃと呼ふく。前記のようなトラ
ンジスタの順万向阻止電圧（順耐圧）を高くするために
は、コレクタ層とべ‐ス層を厚くする必要がある。
成されていたＰＮ接合が順バイアス状態となり、ＮＰＮ
十トランジスタは低インピーダンスになるので、電源電
圧Ｅｓと負荷抵抗ＲＬによって決まる電流が、コレクタ
電極からェミツタ電極に向かって流れるようになる。こ
の電流をコレクタ電流ｌｃと呼ふく。前記のようなトラ
ンジスタの順万向阻止電圧（順耐圧）を高くするために
は、コレクタ層とべ‐ス層を厚くする必要がある。
ところが、これらの両層を厚くすると、ヱミツタ層から
コレクタ層へのキヤリャの到達率が小さくなる。したが
ってベース層とコレクタ層の厚いトランジスタを低イン
ピーダンスにするには大きなベース電流が必要となり、
実用的でなくなる。このことが、高耐圧、大容量トラン
ジスタが製品化されていない主原因である。また従来の
トランジスタの他の欠点として、第１図に示すようにベ
ース電極３を必要とするので、第１図に示すｂ領域をコ
レクタ電流が流入するカソード電極として利用できない
ことがあげられる。
コレクタ層へのキヤリャの到達率が小さくなる。したが
ってベース層とコレクタ層の厚いトランジスタを低イン
ピーダンスにするには大きなベース電流が必要となり、
実用的でなくなる。このことが、高耐圧、大容量トラン
ジスタが製品化されていない主原因である。また従来の
トランジスタの他の欠点として、第１図に示すようにベ
ース電極３を必要とするので、第１図に示すｂ領域をコ
レクタ電流が流入するカソード電極として利用できない
ことがあげられる。
チップ全面積に対するカソード面積の占める割合は高々
５０％程度であり、定格電流を大きくできない。第２図
は、従来の電界効果サィリスタの断面構造の一例である
。
５０％程度であり、定格電流を大きくできない。第２図
は、従来の電界効果サィリスタの断面構造の一例である
。
この図において、１０は素子本体、１２，１３，１４は
それぞれアノード電極、ゲート電極、及びカソード電極
である。また１５はＰ型のアノード層、１６はＮ型のベ
ース層、１夕７はＰ型のゲート層、１８は高不純物濃度
のＮ型のカソード層、１９はＮ型層、１１は不純物濃度
の高いＰ型のゲート引出層である。このような構造のサ
ィリスタでは、ゲートーカソード間のバイアス電圧を零
或は正にするこによ０り、Ｐ十Ｎ‐ＮＮ＋ダイオード部
分に日頃電流を流す。
それぞれアノード電極、ゲート電極、及びカソード電極
である。また１５はＰ型のアノード層、１６はＮ型のベ
ース層、１夕７はＰ型のゲート層、１８は高不純物濃度
のＮ型のカソード層、１９はＮ型層、１１は不純物濃度
の高いＰ型のゲート引出層である。このような構造のサ
ィリスタでは、ゲートーカソード間のバイアス電圧を零
或は正にするこによ０り、Ｐ十Ｎ‐ＮＮ＋ダイオード部
分に日頃電流を流す。
この場合Ｐ十Ｎ‐ＮＮ＋ダイオード領域に多量のキャリ
ャが注入され、このキャリャは接合に沿って横方向に拡
散する。したがってｒＮ−ＮＮ＋ダィオ−ドに接して形
成されているＰ＋Ｎ‐ＰＮＮ十サィリスタの全領域に多
量のキャリャが注入される。その結果、ＰＮ‐ＰＮＮ＋
サィリスタが導適状態となり、このサィリスタ領域（第
２図のａ領域）を通って主電流が流れるようになる。し
たがって第２図の構成では主電流の流れる面積を広くで
きる特徴がある。しかし、一方Ｐ十Ｎ‐接合Ｊ，が形成
されているので、主電流を遮断するのに要する時間（タ
ーンオフ時間）が長くなるという懐向がある。
ャが注入され、このキャリャは接合に沿って横方向に拡
散する。したがってｒＮ−ＮＮ＋ダィオ−ドに接して形
成されているＰ＋Ｎ‐ＰＮＮ十サィリスタの全領域に多
量のキャリャが注入される。その結果、ＰＮ‐ＰＮＮ＋
サィリスタが導適状態となり、このサィリスタ領域（第
２図のａ領域）を通って主電流が流れるようになる。し
たがって第２図の構成では主電流の流れる面積を広くで
きる特徴がある。しかし、一方Ｐ十Ｎ‐接合Ｊ，が形成
されているので、主電流を遮断するのに要する時間（タ
ーンオフ時間）が長くなるという懐向がある。
すなわち、第２図の電界効果サィリスタにおいて、主電
流の遮断は以下に述べるようにして行なわれる。ゲート
カソード間に逆バイアス電圧を印加すると、最初にＰＮ
‐接合Ｊ２近傍のキヤリャがＰゲート層１７を通ってゲ
ート電極１３へ掃き出されるので、Ｊ２接合に空乏層が
形成される。次にＰＮ接合Ｊ３に空乏層が形成され、Ｎ
＋ェミッタ層１８から電子がＰ，Ｎ‐両層１７，１６に
注入されなくなる。しかし、アノード・カソード間には
順方向電源電圧が印加されているので、ｒＮ‐接合Ｊ，
は順バイアス状態にあり、ｒェミツタ層１５からＮ‐層
１６もこ正孔が注入される。その結果、Ｊ２，Ｊ３接合
に空乏層が形成されるのが遅くなり、主電流を遠く遮断
できないという傾向を生ずる。本発明の目的は、従来の
トランジスタの上述した欠点を解決して、小さい制御電
力で大きな主電流をオン、オフできる新規な高耐圧半導
体スイッチング素子およびその制御方法を提供するにあ
る。
流の遮断は以下に述べるようにして行なわれる。ゲート
カソード間に逆バイアス電圧を印加すると、最初にＰＮ
‐接合Ｊ２近傍のキヤリャがＰゲート層１７を通ってゲ
ート電極１３へ掃き出されるので、Ｊ２接合に空乏層が
形成される。次にＰＮ接合Ｊ３に空乏層が形成され、Ｎ
＋ェミッタ層１８から電子がＰ，Ｎ‐両層１７，１６に
注入されなくなる。しかし、アノード・カソード間には
順方向電源電圧が印加されているので、ｒＮ‐接合Ｊ，
は順バイアス状態にあり、ｒェミツタ層１５からＮ‐層
１６もこ正孔が注入される。その結果、Ｊ２，Ｊ３接合
に空乏層が形成されるのが遅くなり、主電流を遠く遮断
できないという傾向を生ずる。本発明の目的は、従来の
トランジスタの上述した欠点を解決して、小さい制御電
力で大きな主電流をオン、オフできる新規な高耐圧半導
体スイッチング素子およびその制御方法を提供するにあ
る。
また、本発明の他の目的は、前記従来の電界効果サィリ
スタよりも主電流を速く遮断できる新規３な半導体スイ
ッチング素子およびその制御方法を提供することである
。
スタよりも主電流を速く遮断できる新規３な半導体スイ
ッチング素子およびその制御方法を提供することである
。
このために本発明においては、前述の電界効果サイリス
タにおけるＰ＋Ｎ‐ＰＮＷ（またはＮ十Ｐ‐ＮＰＰ十）
サィリスタ領域の代りにＮ＋Ｎ‐ＰＮＮ十３（またはｒ
ＰＮＰＰ十）トランジスタ領域を形成し、Ｊ，接合を取
り除いている。
タにおけるＰ＋Ｎ‐ＰＮＷ（またはＮ十Ｐ‐ＮＰＰ十）
サィリスタ領域の代りにＮ＋Ｎ‐ＰＮＮ十３（またはｒ
ＰＮＰＰ十）トランジスタ領域を形成し、Ｊ，接合を取
り除いている。
これによりＮ‐（Ｐ‐）層への正孔（電子）の注入を効
果的に防止して、Ｊ２，Ｊ３接合に空乏層を速く形成さ
せ、ターンオフ時間を短かくすることができる。
４第３図は本発明の１実施例の断面図である。図
において、第２図と同一の符号は同一または同等部分を
あらわし、２０は不純物濃度の高いＮ型層である。ここ
でＰェミッタ層１５の幅はＰ層１７の間隙すなわちチャ
ンネルの幅とほ）、同程度にしてある。この実施例では
、Ｐ＋ＮＮＮ十ダイオード（ａ領域）に隣接してＮ十Ｎ
‐ＰＮＮ＋トランジスタ（ｂ領域）が配置されており、
かつＮ層１９とＮ＋層１８がこれらダイオードとトラン
ジスタの両者に共有されている点が特徴である。その結
果、第４図に示すように電気的結線が行なわれた場合、
負荷電源Ｅｓが一個ですみ、きわめて実用的である。第
４図において、スイッチＳｃを開いた状態−すなわち、
ゲート層１７とカソード層１８との間に逆バイアスを印
加しない状態で主電源Ｅｓを接続すると、チャンネル部
に形成されたダイオード（ａ領域）に順方向電流ｉｏが
流れる。この電流は隣接して形成されたトランジスタ（
ｂ領域）に対する強力な制御電流となり、そのベース層
およびコレクタ層に、ダイオード電流に比例した多量の
キャリャを各層の横方向（接合面に平行な方向）から注
入する。その結果、トランジスタ領域全体が導適状態と
なり、コレクタ電ｉＴ，が、前記電流ｉｏと同方向に流
れるようになる。したがって、本発明によればトランジ
スタ領域のべ−ス層を厚くしてもキヤリャの輸送効率は
小さくならず、耐圧を高めることが可能である。なお、
本発明では、Ｐェミッタ層１５の幅は、トランジスタ（
ｂ領域）を導適状態にできるのに十分なキャリヤを注入
できるように設設定されるべきである。
果的に防止して、Ｊ２，Ｊ３接合に空乏層を速く形成さ
せ、ターンオフ時間を短かくすることができる。
４第３図は本発明の１実施例の断面図である。図
において、第２図と同一の符号は同一または同等部分を
あらわし、２０は不純物濃度の高いＮ型層である。ここ
でＰェミッタ層１５の幅はＰ層１７の間隙すなわちチャ
ンネルの幅とほ）、同程度にしてある。この実施例では
、Ｐ＋ＮＮＮ十ダイオード（ａ領域）に隣接してＮ十Ｎ
‐ＰＮＮ＋トランジスタ（ｂ領域）が配置されており、
かつＮ層１９とＮ＋層１８がこれらダイオードとトラン
ジスタの両者に共有されている点が特徴である。その結
果、第４図に示すように電気的結線が行なわれた場合、
負荷電源Ｅｓが一個ですみ、きわめて実用的である。第
４図において、スイッチＳｃを開いた状態−すなわち、
ゲート層１７とカソード層１８との間に逆バイアスを印
加しない状態で主電源Ｅｓを接続すると、チャンネル部
に形成されたダイオード（ａ領域）に順方向電流ｉｏが
流れる。この電流は隣接して形成されたトランジスタ（
ｂ領域）に対する強力な制御電流となり、そのベース層
およびコレクタ層に、ダイオード電流に比例した多量の
キャリャを各層の横方向（接合面に平行な方向）から注
入する。その結果、トランジスタ領域全体が導適状態と
なり、コレクタ電ｉＴ，が、前記電流ｉｏと同方向に流
れるようになる。したがって、本発明によればトランジ
スタ領域のべ−ス層を厚くしてもキヤリャの輸送効率は
小さくならず、耐圧を高めることが可能である。なお、
本発明では、Ｐェミッタ層１５の幅は、トランジスタ（
ｂ領域）を導適状態にできるのに十分なキャリヤを注入
できるように設設定されるべきである。
したがってチャンネル幅が狭い場合は、Ｐェミッタ層１
５の幅はチャンネル幅よりも広くなる場合がある。さら
に、本発明では、第２図に示した従釆の電界効果サィリ
スタに比べて、負荷電流を速く遮断できる特徴がある。
５の幅はチャンネル幅よりも広くなる場合がある。さら
に、本発明では、第２図に示した従釆の電界効果サィリ
スタに比べて、負荷電流を速く遮断できる特徴がある。
その理由は次の通りである。
第４図において、スイッチＳｃを閉じると、Ｐ十Ｎ‐Ｐ
Ｐ十ダイオード（（ｂ十ｃ）領域）に電源ＥｓとＥＧを
直列に接続した場合の電圧Ｅｓ＋ＥＧが逆方向に印加さ
れることになる。すなわち（ｂ＋ｃ）領域には第２図の
従来例のように順方向電源電圧Ｅｓにより順バイアスさ
れる袋合が存在しない。したがって、ターンオフ特性は
ダイオードの逆回復特性と同じであり、Ｎ‐層１６とＰ
層１７に注入されたキャリャは３層構造であるトランジ
スタや４層構造であるサィリスタよりも速く素子外部に
掃き出される。それゆえ、本発明の装置および駆動方法
によれば、第２図に示した従来例よりも速く負荷電流を
遮断できる。したがって、本発明によれば、従来技術で
は実現困難であった大容量の高周波スイッチング素子を
実現できる。第２図の従来例と第３〜４図の実施例で負
荷電流２０Ａを遮断した場合のターンオフ時間を比較し
た結果、従来例では１５ムｓであるのに対し、本発明の
実施例では１仏ｓであった。
Ｐ十ダイオード（（ｂ十ｃ）領域）に電源ＥｓとＥＧを
直列に接続した場合の電圧Ｅｓ＋ＥＧが逆方向に印加さ
れることになる。すなわち（ｂ＋ｃ）領域には第２図の
従来例のように順方向電源電圧Ｅｓにより順バイアスさ
れる袋合が存在しない。したがって、ターンオフ特性は
ダイオードの逆回復特性と同じであり、Ｎ‐層１６とＰ
層１７に注入されたキャリャは３層構造であるトランジ
スタや４層構造であるサィリスタよりも速く素子外部に
掃き出される。それゆえ、本発明の装置および駆動方法
によれば、第２図に示した従来例よりも速く負荷電流を
遮断できる。したがって、本発明によれば、従来技術で
は実現困難であった大容量の高周波スイッチング素子を
実現できる。第２図の従来例と第３〜４図の実施例で負
荷電流２０Ａを遮断した場合のターンオフ時間を比較し
た結果、従来例では１５ムｓであるのに対し、本発明の
実施例では１仏ｓであった。
この測定に用いた素子構造は次の通りである。第２図の
場合、各層の厚みはそれぞれＮ十層１８が４ムｍ、Ｎ層
１９が１０ムｍ、Ｐ層１７が４０ｒｍ、Ｎ層１６が１４
０仏ｍ、及びＰ十層１５が４０Ａｍである。またＮ‐層
１６の比抵抗５００肌、及びＮ層１９，Ｐ十層１５，Ｐ
層１７の表面不純物濃度はそれぞれ２×１び５，１×１
び９，１×１ぴ８伽‐３である。またＮ＋層１８の幅と
長さはそれぞれ５０一ｍ，１２００仏ｍ、チャンネル幅
ｗは７ｒｍである。素子べレットの大きさは６．３×６
．３柵であり、このべレット内に第２図に示す素子ユニ
ット７４本が形成されている。第３図の場合は、Ｐ＋層
１５の幅が２０〃ｍ，Ｎ十層２０の厚みがｌｏＡｍであ
る以外は第２図の場合と同じである。本発明は、従来の
トランジスタに比べて、さらに次に述べる特徴がある。
場合、各層の厚みはそれぞれＮ十層１８が４ムｍ、Ｎ層
１９が１０ムｍ、Ｐ層１７が４０ｒｍ、Ｎ層１６が１４
０仏ｍ、及びＰ十層１５が４０Ａｍである。またＮ‐層
１６の比抵抗５００肌、及びＮ層１９，Ｐ十層１５，Ｐ
層１７の表面不純物濃度はそれぞれ２×１び５，１×１
び９，１×１ぴ８伽‐３である。またＮ＋層１８の幅と
長さはそれぞれ５０一ｍ，１２００仏ｍ、チャンネル幅
ｗは７ｒｍである。素子べレットの大きさは６．３×６
．３柵であり、このべレット内に第２図に示す素子ユニ
ット７４本が形成されている。第３図の場合は、Ｐ＋層
１５の幅が２０〃ｍ，Ｎ十層２０の厚みがｌｏＡｍであ
る以外は第２図の場合と同じである。本発明は、従来の
トランジスタに比べて、さらに次に述べる特徴がある。
Ｎ＋Ｎ‐ＰＮＮ十トランジスタ（第３図のｂ部分）の制
御電流はトランジスタ接合部に隣接しＩＺ並置されたダ
イオードを流れる電流である。このため、仮りに負荷短
絡により過電流が素子を通って流れる場合でも、負過電
流が増せば増すほどトランジスタ接合部へは多量のキャ
リャが注入されることになり、従来のトランジスタのよ
うに、過電流によりコレクタ・ェミッタ間電圧が異常に
増大することはない。したがって、本発明装置は従来の
トランジスタに比較して過電流耐量が大きいという特徴
を有する。従来のトランジスタでは過電流が流れ始めた
ら直ちにベース電流を増大しなければならない。このよ
うな制御は面倒であり、経済的でない。本発明では、過
電流が流れても、上述した理由により、自動的にトラン
ジスタの制御電流が増大するので実用的である。第５図
は、本発明の他の実施例であり、第３図の実施例におい
てＰ十層１１をＰ層で置換した構造になっている。
御電流はトランジスタ接合部に隣接しＩＺ並置されたダ
イオードを流れる電流である。このため、仮りに負荷短
絡により過電流が素子を通って流れる場合でも、負過電
流が増せば増すほどトランジスタ接合部へは多量のキャ
リャが注入されることになり、従来のトランジスタのよ
うに、過電流によりコレクタ・ェミッタ間電圧が異常に
増大することはない。したがって、本発明装置は従来の
トランジスタに比較して過電流耐量が大きいという特徴
を有する。従来のトランジスタでは過電流が流れ始めた
ら直ちにベース電流を増大しなければならない。このよ
うな制御は面倒であり、経済的でない。本発明では、過
電流が流れても、上述した理由により、自動的にトラン
ジスタの制御電流が増大するので実用的である。第５図
は、本発明の他の実施例であり、第３図の実施例におい
てＰ十層１１をＰ層で置換した構造になっている。
第３図の実施例素子を製作するには、Ｎ層をェピタキシ
ャル成長技術などで形成する必要があるが、第５図の素
子構造ではＮ層９を拡散で形成できるので、製作プロセ
スが簡略化される利点がある。なお、第３，５図に示し
た実施例では、Ｎ十層２０がＰ十層１５と同じ厚みにな
っているが、両者の厚みが異なる場合でも本発明の効果
が得られるのは当然である。
ャル成長技術などで形成する必要があるが、第５図の素
子構造ではＮ層９を拡散で形成できるので、製作プロセ
スが簡略化される利点がある。なお、第３，５図に示し
た実施例では、Ｎ十層２０がＰ十層１５と同じ厚みにな
っているが、両者の厚みが異なる場合でも本発明の効果
が得られるのは当然である。
これらの実施例においてＮ十層２０はＰ＋層１５をアノ
ード電極１２に短絡する働きをしている。したがって、
この短絡効果を小さくし、Ｐ十ェミッタ層１５からＮ‐
層１６への正孔の注入効率を大きくしてターンオン時間
を遠くしたい場合には、Ｎ＋層２０を薄くするか或は不
純物濃度を低くすればよい。なお、上述の実施例ではゲ
ート層１７を境としてＮ型層の濃度が変化する例につき
説明したが、本発明はこれに限られず、ゲート層１７に
隣接するＮ型層の濃度が一様であるものであってもよい
。
ード電極１２に短絡する働きをしている。したがって、
この短絡効果を小さくし、Ｐ十ェミッタ層１５からＮ‐
層１６への正孔の注入効率を大きくしてターンオン時間
を遠くしたい場合には、Ｎ＋層２０を薄くするか或は不
純物濃度を低くすればよい。なお、上述の実施例ではゲ
ート層１７を境としてＮ型層の濃度が変化する例につき
説明したが、本発明はこれに限られず、ゲート層１７に
隣接するＮ型層の濃度が一様であるものであってもよい
。
第１，２図はそれぞれ従来のトランジスタおよび電界効
果サィリスタの断面図、第３，５図はそれぞれ本発明の
実施例の半導体スイッチング素子の断面図、第４図はそ
の制御方法を説明するための図である。 １０・・・・・・素子本体、１１・・・・・・ゲート引
出層、１２・・・・・・アノード電極、１３・・…・ゲ
ート電極、１４・・・・・・カソード電極、１５・・・
・・・Ｐ＋アノード層、１夕６……Ｎ−ベース層、１７
……Ｐゲート層、１８…・・・Ｎ＋カソード層、１９…
…Ｎ層、２０……Ｎ＋層。 第１図 第２図 第３図 第４図 第５図
果サィリスタの断面図、第３，５図はそれぞれ本発明の
実施例の半導体スイッチング素子の断面図、第４図はそ
の制御方法を説明するための図である。 １０・・・・・・素子本体、１１・・・・・・ゲート引
出層、１２・・・・・・アノード電極、１３・・…・ゲ
ート電極、１４・・・・・・カソード電極、１５・・・
・・・Ｐ＋アノード層、１夕６……Ｎ−ベース層、１７
……Ｐゲート層、１８…・・・Ｎ＋カソード層、１９…
…Ｎ層、２０……Ｎ＋層。 第１図 第２図 第３図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 １ 相対する主表面を有する半導体基板の第１の主面に
露出する一方導電型の低不純物濃度層と、前記一方導電
型低不純物濃度層内で、前記第１の主面に露出する第１
の一方導電型高不純物濃度層と、前記第１の高不純物濃
度層の下方に一方導電型層からなるチヤンネル部を残す
ように、前記一方導電型低不純物濃度層内に形成され、
かつその一部が前記第１の主面に露出し、一方導電型層
との間にＰＮ接合を作るように形成された他方導電型ゲ
ート層と、半導体基板の第２の主面に露出して少なくと
も前記チヤンネル部に対応する位置に形成され、前記一
方導電型低不純物濃度層との間にＰＮ接合を作る他方導
電型高不純物濃度層と、半導体基板の第２の主面の残り
の部分に露出するように形成され、前記一方導電型低不
純物濃度層と隣接する第２の一方導電型高不純物濃度層
と、前記第１の主面上の第１の一方導電型高不純物濃度
層およびゲート層にそれぞれオーミツク接触する第１主
電極およびゲート電極、ならびに第２の主面上の各高不
純物濃度層に共通の第２主電極とを具備し、これによつ
てダイオード領域とトランジスタ領域とが、同一半導体
基板内の前記第１および第２の主電極間に、前記第１の
一方導電型高不純物濃度層を共有し、かつ互いに隣接す
るように形成されたことを特徴とする半導体スイツチン
グ素子。 ２ トランジスタ領域の通電断面積がダイオード領域の
順方向通電断面積と略等しいかそれ以上であることを特
徴とする第１項記載の半導体スイツチング素子。 ３ 前記第２の主面の第２の一方導電型高不純物濃度層
、これに隣接する一方導電型不純物濃度層および他方導
電型ゲート層によつて、前記チヤンネル部に形成された
ダイオードとは逆極牲のダイオードが前記トランジスタ
領域と隣接して形成されたことを特徴とする第１または
第２項記載の半導体スイツチング素子。 ４ グート層が埋込層と、前記埋込層を前記第１の主面
上に形成されたゲート電極に接続するためのゲート引出
層とからなることを特徴とする第１ないし第３項のいず
れかに記載の半導体スイツチング素子。 ５ 相対する主表面を有する半導体基板の第１の主面に
露出する一方導電型の低不純物濃度層と、前記一方導電
型低不純物濃度層内で前記第１の主面に露出する第１の
一方導電型高不純物濃度層と、前記第１の高不純物濃度
層の下方に一方導電型層からなるチヤンネル部を残すよ
うに、前記一方導電型低不純物濃度層内に形成され、か
つその一部が前記第１の主面に露出し、一方導電型層と
の間にＰＮ接合を作るように形成された他方導電型ゲー
ト層と、半導体基板の第２の主面に露出して、前記チヤ
ンネル部に対応する位置に形成され、前記一方導電型不
純物濃度層との間にＰＮ接合を作る他方導電型高不純物
濃度層と、半導体基板の第２の主面の残りの部分に露出
するように形成され、前記一方導電型低不純物濃度層と
隣接する第２の一方導電型高不純物濃度層と、前記第１
の主面上の第１の一方導電型高不純物濃度層およびグー
ト層とそれぞれオーミツク接触する第１主電極およびゲ
ート電極、ならびに第２の主面上の各高不純物濃度層に
共通の第２主電極とを具備し、これによつてダイオード
領域とトランジスタ領域とが同一半導体基板内の前記第
１および第２の主電極間に、前記第１の一方導電型高不
純物濃度層を共有し、かつ互いに隣接するように形成さ
れた半導体スイツチング素子の制御方法であつて、ター
ンオン時には、ゲートおよび第１主電極間に逆バイアス
電圧を印加することなしに、第１および第２主電極間に
、チヤンネル部を含むダイオードの順方向主電極を印加
してダイオードに順電流を供給し、そのキヤリヤ注入に
よつて隣接するトランジスタを導通させ、ターンオフ時
にはゲート電極と第１主電極間に逆バイアス電圧を印加
し、結果としてゲート電極と第２主電極間に主電圧とバ
イアス電圧との和の電圧が印加されるようにすることを
特徴とする半導体スイツチング素子の制御方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP397079A JPS6016753B2 (ja) | 1979-01-19 | 1979-01-19 | 半導体スイツチング素子およびその制御方法 |
| DE8080300171T DE3065437D1 (en) | 1979-01-19 | 1980-01-18 | A three-terminal semiconductor switch device |
| EP19800300171 EP0014080B1 (en) | 1979-01-19 | 1980-01-18 | A three-terminal semiconductor switch device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP397079A JPS6016753B2 (ja) | 1979-01-19 | 1979-01-19 | 半導体スイツチング素子およびその制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5596677A JPS5596677A (en) | 1980-07-23 |
| JPS6016753B2 true JPS6016753B2 (ja) | 1985-04-27 |
Family
ID=11571922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP397079A Expired JPS6016753B2 (ja) | 1979-01-19 | 1979-01-19 | 半導体スイツチング素子およびその制御方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0014080B1 (ja) |
| JP (1) | JPS6016753B2 (ja) |
| DE (1) | DE3065437D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0425854U (ja) * | 1990-06-20 | 1992-03-02 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4654679A (en) * | 1983-10-05 | 1987-03-31 | Toyo Denki Seizo Kabushiki Kaisha | Static induction thyristor with stepped-doping gate region |
| FR2586861B1 (fr) * | 1985-09-05 | 1987-11-13 | Centre Nat Rech Scient | Dispositif integre mos-bipolaire normalement passant. |
| EP0230278A3 (de) * | 1986-01-24 | 1989-09-06 | Siemens Aktiengesellschaft | Thyristor mit integrierter Stromversorgung für eine zugeordnete Schaltungseinheit und Verfahren zu seiner Herstellung |
| GB2230136B (en) * | 1989-03-28 | 1993-02-10 | Matsushita Electric Works Ltd | Method for manufacturing static induction type semiconductor device and semiconductor devices manufactured thereby |
| JPH02295184A (ja) * | 1989-05-10 | 1990-12-06 | Matsushita Electric Works Ltd | プリント配線板 |
| DE4003387A1 (de) * | 1990-02-05 | 1991-08-08 | Eupec Gmbh & Co Kg | Gto-thyristor mit kurzschluessen |
| SE500815C2 (sv) * | 1993-01-25 | 1994-09-12 | Ericsson Telefon Ab L M | Dielektriskt isolerad halvledaranordning och förfarande för dess framställning |
| JPH07302896A (ja) * | 1994-04-28 | 1995-11-14 | Ngk Insulators Ltd | 半導体装置およびその製造方法 |
| EP1372197A1 (de) * | 2002-06-10 | 2003-12-17 | ABB Schweiz AG | Leistungshalbleiter mit variierbaren Parametern |
| JP2007258591A (ja) * | 2006-03-24 | 2007-10-04 | Ngk Insulators Ltd | 電流抑制層付き静電誘導サイリスタ、電流抑制層付き静電誘導サイリスタの保護回路及びパルス発生回路 |
| JP6120550B2 (ja) * | 2011-12-22 | 2017-04-26 | 日本碍子株式会社 | 半導体装置 |
| JP2013168564A (ja) * | 2012-02-16 | 2013-08-29 | Ngk Insulators Ltd | 半導体装置及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS542077A (en) * | 1977-06-08 | 1979-01-09 | Hitachi Ltd | Semiconductor switching element |
-
1979
- 1979-01-19 JP JP397079A patent/JPS6016753B2/ja not_active Expired
-
1980
- 1980-01-18 DE DE8080300171T patent/DE3065437D1/de not_active Expired
- 1980-01-18 EP EP19800300171 patent/EP0014080B1/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0425854U (ja) * | 1990-06-20 | 1992-03-02 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0014080A1 (en) | 1980-08-06 |
| JPS5596677A (en) | 1980-07-23 |
| DE3065437D1 (en) | 1983-12-08 |
| EP0014080B1 (en) | 1983-11-02 |
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