JPS5936832B2 - 半導体スイッチング素子 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体スイッチング素子に係り、特にｄｖ／ｄ
ｔ耐量の大きな半導体スイッチング素子に関する。

従来、半導体スイッチング素子を集積化する場合には、
例えば第１図のごときラテラルサイリスタを、ｐｎ接合
分離された領域または絶縁分離された領域に複数個形成
し、上記ラテラルサイリスタの電極を所望の特性が得ら
れるように配線するとともに、その他の付属回路を同一
半導体基板中に形成して得ていた。

図において、１、２、３はそれぞれアノード、カソード
、ゲート電極、４はカソード領域、５はゲート領域、６
はアノード領域、Ｔは半導体基体である。しかしながら
第１図の如きラテラルサイリスタ（あるいは一般のサイ
リスタ）には次のような欠点があつた。すなわち、アノ
ードに正、カソードに負の電圧を印加し、ゲート電極を
開放にするとサイリスタは阻ＩＬ状態となる。しかし、
アノード電極に時間とともに増加する電圧ｖａ、すなわ
ちｄｖａ／ｄｔが正値の電圧が印加されるとアノードか
らカソードヘ偏位電流が発生し、これがサイリスタのゲ
ートトリガ電流として働き、サイリスタが導通状態とな
ることがある。この現象は雑音の多い回路やサイリスタ
を高速スィツチング動作させる時に特に重要になり、こ
れがサイリスタの信頼性を低下させ、高速動作を制限す
る大きな要因となつている。このＤｖ／Ｄｔ耐量を増す
ために、例えばゲート電極３、カソード電極２間に外部
抵抗を接続したり、カソード領域４とゲート領域５を素
子内部で短絡するなどの手段により、偏位電流がカソー
ド領域４へ流入してゲートトリガ電流となることを防ぐ
方法がとられている。しかしながらこれらの方法はゲー
ト電流がカソード領域へ流入するときの側流回路として
も働き、結果としてゲートトリガ電流が増大するという
新たな欠点を生ずる。ゲートトリガ電流の増加は、特に
これらスイツチング素子を多数個集積した回路では、ゲ
ート電流の合計値が非常に大きくなつてしまうなどの欠
点をもたらす。Ｄｖ／Ｄｔ゜耐量を大きくし、かつゲー
トトリガ電流を小さくするには例えば、サイリスタのゲ
ート・カソード間にトランジスタを含む付属回路を付加
する方法なども考えられているが、これら付属回路を付
加することはスイツチング素子自体の集積度を下げるこ
とになり、チツプ面積の増大にともなつてコスト高にな
る欠点がある。本発明は、従来素子の持つかかる欠点を
除去し、Ｄｖ／Ｄｔ耐量が大きく、集積度の高い新規な
構造のスイツチング素子を提供するものである。

本発明の特徴とするところは、一方導電型の半導体基体
と、基体の一主面に設けられた反対導電型のアノード領
域と、アノード領域から隔離して前記一主面に設けられ
た反対導電型のゲート領域と、ゲート領域のアノード領
域から遠い１部分と接してその間にＰｎ接合を形成し、
かつ基体とも相接するように前記一主面に設けられた一
方導電型のカソード領域とを具備し、前記ゲートおよび
カソード領域間に前記Ｐｎ接合を逆パイアスする電圧が
印加されたときに、カソード領域に接する基体の部分に
生ずる空間電荷層によつて前記基体からカソード領域に
至る電流通路が遮断され、また前記逆バイアス電圧が印
加されないときはアノード領域、基体、ゲート領域およ
びカソード領域がサイリスタ動作をする点にある。第２
図は本発明の一実施例の断面構造である。

アノード領域６およびカソード領域４は半導体基体７の
同一表面側に位置し、ゲート領域５はカソード領域４を
取囲み、かつその一部が前記表面側に位置するように形
成され、かつカソード領域の直下部分にはチャンネル９
が形成されている。したがつて基体７とカソード領域４
は前記テヤンネル９を通して直接接続されている。かか
る構造の素子は例えば１つの半導体ウエハ内にＰｎ接合
分離あるいは絶縁分離された島状領域の中に形成し、こ
れを複数個配置接続してもよい。この素子の表面パター
ンは例えば第３図又は第４図のような簡単な構成で実現
できる。図において１１はＳｉＯ２膜であり、Ａでは図
中に示されていない。なお、この場合のチヤンネル９の
位置は、電流引出効果を対称にし、遮断時の電流の不均
一を防ぐためには、カソード領域４の中心部直下に設け
るのが望ましい。またテヤンネル９は実施例では１本の
み示されているが、これを複数本とし、ゲートおよびカ
ソード用電極をくし形状に配列してもよい。次に本発明
の動作原理を説明する。今第２図のように、電圧Ｖｇを
有する電源をゲート３が負、カソード２が正となるよう
に接続してスイツチＳを閉じると、接合Ｊ２およびＪ３
が逆バイアスされる。この結果、接合Ｊ２およびＪ３の
両側に、図中点線で示したように、空間電圧層１０が発
生するが、チヤンネル部９以外ではこの空間電荷層１０
の拡がりは一般に小さい。これは、ゲート領域５および
カソード領域４の不純物濃度が比較的高く設定されてい
るのに対して、チヤンネル領域９のそれは半導体基体の
不純物濃度に等しく、カソードおよびゲート領域より低
いので、空間電荷層が大きく拡がる性質を持つているか
らである。チヤンネル部９の幅Ｄ，深さｌおよびＶｇが
適当に設定されれば、この空間電荷層１０によつてチヤ
ンネル部を完全にピンチオフすることができる。かかる
状態では、アノード電極１にカソード電極２に対して正
の電圧を印加しても、アノードからカソード２に至る電
流通路の一部であるチヤンネル９がピンチオフされてい
るので電流は流れ得ない。すなわち阻止状態となる。こ
のとき仮りにアノード電圧が急に上昇して偏位電流が発
生しても、それらは接合Ｊ３には流れることなくすべて
ゲート３に流入し、外部回路を通つてカソード２に達す
るとともに、ゲート３をカソード２に対して負にバイア
スしているので素子がターンオンすることはない。かり
にカソード領域４の真下のゲート領域５が広く、偏位電
流による横方向電圧降下が発生したとしても、それに打
勝つに十分な大きさのゲート電圧Ｖｇを印加してあるの
でターンオンは防止される。さらに、第５図のようにパ
ターンを微細化したり、あるいは第６図のようにゲート
領域５への接続電極を増すことによつて、偏位電流によ
る横方向電圧降下を減少させ、その誤ターンオンを防止
することができる。つぎにスイツチＳを開くとゲート領
域５、半導体基体７間の接合Ｊ２、およびゲート領域、
カソード領域４間の接合Ｊ３に逆バイアス電圧が印加さ
れないので、チャンネル領域９に拡がつていた空間電荷
層１０は消失する。

この結果、アノードにカソードに対して正の電圧を印加
すると電流がチヤンネル部９を通つてカソード２へ流入
しアノード電流が流れる。チヤソネル部９に電流が流れ
てアノード層領域６から基体７に正孔が注入され、それ
らがゲ一領域４の接合Ｊ２に達するようになると、カソ
ード領域４から領域５に電子が注入される。この作用に
より、アノード領域６と基体７およびゲート領域５で構
成されるＰｎｐトランジスタと基体７、ゲート領域５お
よびカソード領域４で構成されるＮｐｎトランジスタの
電流増幅率α とα の和が１より大きくなると、
アノＰｎＰｎｐｎード領域６、基体７、ゲート領域５お
よびカソード領域４で構成されるＰＦｎｐｎ＋サイリス
タがターンオンする。

この結果、素子のチャンネル部９はダイオード、その他
の部分はサイリスタとして働き、カソード領域４の全域
に電流が流れこむことになる。このサイリスタ作用は素
子の導電面積を広げ、オン電圧を小さくする上に非常に
重要である。第７図は本発明の一実施例についてその特
性を説明するための図である。

なお、ｄ−３μＭ．ｌ＝５μｍとした。アノード１に正
電圧を印加した状態でゲート３を開放にすると素子はオ
ン状態となり、アノード電流が流れる。Ｖｇが−３．５
ｖのときはチヤンネル領域９がピンチオフされているの
でアノード電圧が印加されても電流は流れないが、アノ
ード電圧を増していくとチャンネル領域９に生じていた
ポテンシャルバリヤはゲート領域５の接合Ｊ２からアノ
ード側へのびた空間電荷層１０による電界によつて引き
下げられ、ついに電流が流れはじめる。ゲート電圧を増
すと阻止できノるアノード電圧は図のように上昇するが
、ゲート・カソード間に印加できる電圧には限度がある
ので、順方向阻止電圧にも上限がある。

チヤンネル領域の幅ｄをせまくするとピンチオフ電圧が
低くなるので低いゲート電圧で高いアノード電圧を阻止
できる。またチャンネルの深さｌが深いほどゲート電圧
を低くできる。しかしチヤンネルの幅ｄは製作プロセス
の再現性と、またその深さｌはサイリスタのｐベース領
域５の厚みと関連性があるのでそれぞれ最適値が選ばれ
なければならない。本発明は以上の如くラテラルサイリ
スタと電界効果スイッチング素子を複合化した点に特徴
があり、これによりＤｖ／Ｄｔ耐量が大きくかつ集積化
しやすいスイツチング素子を提供することができる。さ
らに本発明の特徴は、例えばＵＳＰ４Ｏ６Ｏ８２ｌ号明
細書に開示されているようなサイリスタ構造と比較すれ
ばより明確になる。すなわちまず第１に、前記ＵＳＰに
おいてカソード領域とゲート領域間に介在するＮ層は、
本発明におけるサイリスタ作用に対しては、そのオン電
圧を増加させるように作用する。したがつて、本発明の
如くこのＮ層が存在しない方がサイリスタ作用をより効
果的に行なわせることができ、大電流を流すのに好都合
となる。しかもチヤンネル幅がせまく、かつカソード面
積がゲートの表面に露出した部分より広くできる。この
結果ゲート電圧が低く、かつ小さな面積で大きな電流を
スイツチングできるので集積密度が向上する。第２に前
記ＵＳＰにおいて用いなければならないエピタキシヤル
成長技術を本発明の構造では用いる必要がない。スイツ
チング素子を集積化する場合は、一般にこれら複数の素
子を電気的に絶縁する必要がある。この際、例えば絶縁
ゲート型の分離方法を用いて素子間の静電容量を最少に
しようとすると、通常のウエハ全体にわたる均一なエピ
タキシャル成長技術では製作することができず、特殊な
選択エピタキシヤル成長技術などが必要になるのでコス
ト高になる欠点がある。またエピタキシャル成長技術そ
のものが、ＵＳＰ４Ｏ３７２４５号明細書に述べられて
いるように製造コストを上げる原因となる。第３にエピ
タキシヤル成長層の不純物濃度を基板の不純物濃度と同
じにするかあるいは基板よりも低くすることが困難な場
合がある。

例えば基板の不純物濃度を１×１０１５ＣＷ１−３とし
たとき、工ピタキシャル成長層の不純物濃度を１×１０
１５ｃｒｎ′３に設定すると、埋込みゲート層からのオ
ートドーピング効果により、基板一エピタキシャル界面
に高抵抗層またはｎ型反転層が形成されてしまう。高抵
抗層が生ずるとアノードとゲート間に拡がる空間電荷層
（アノードをブラス、ゲートをマイナスするとゲート層
からアノード層へ拡がる）が高抵抗層の生じているとこ
ろで異常に拡がり、パンチスルーする問題が生じ、耐圧
低下の原因になる。もし反転層が形成されればチヤンネ
ルを正常に形成できなくなると同時にアノード・ゲート
間はシヨート状態となる。かかるオートドーピング効果
によつて致命的な特性異常を引き起こさない場合でも、
一般に基板とエピタキシヤル成長層との界面間には積層
欠陥やミスフイツト（Ｍｉｓｓｆｉｔ）転位などが発生
しやすく、耐圧劣化やリーク電流増加の原因となる。こ
れに対して本発明のラテラル型半導体スイッチング素子
は、選択拡散技術のみにより、しかも基板の１面からの
処理（拡散、電極蒸着など）のみによつて製造可能であ
るので集積化が容易である。さらにＤｖ／Ｄｔ補償回路
が不要となるのでその分だけ集積度を上げることが可能
となる。次に第２図に示した本発明の一実施例について
、その製作工程を第８図により簡単に説明する。

まずａのようにｎ型半導体基体７を用意する。例えば抵
抗率１０Ω−ｍ、厚さ５０μｍ以上とする。つぎに一方
の主表面からｐ型不純物例えばボロンを選択的に拡散し
てｐ型アノード領域６およびｐ型ゲート領域５を設ける
とともに、チヤンネル領域９を形成する（図のｂ）。ア
ノード領域６は、例えば１００μＭＸ３ＯＯμｍの大き
さで、深さ１５μＭＯｐ＋型拡散層とする。またゲート
領域５は、例えば１５０μＭＸ３ＯＯμｍの大きさで、
深さ１５μｍ（７）ｐ型拡散層とする。表面での不純物
濃度は５Ｘ１０１８ａｔ０ｍｓ／Ｃｄ程度に選び、カソ
ード領域４を拡散したときにＰｎｐｎスイツチング動作
が行なわれるようにする。例えば９５０℃に加熱したボ
ロンナイトライドウエハとシリコンウエハを約３０分間
不活性ガス雰囲気で石英管中に保持し、その後シリコン
ウエハを酸化性雰囲気で１２００℃、４時間加熱するこ
とにより得られる。アノード領域６とゲート領域５は約
１００μｍの間かくで互いに対向して主表面上に形成さ
れており、ゲート領域５に設けたチヤンネル９は幅３μ
Ｍ，長さ２６０μｍである。つついて同図ｃのようにｎ
型不純物、例えばリンを選択的に拡散してｎ＋カソード
領域４を形成する。表面上の大きさは８０μｍ×２８０
μｍとし、深さを１０μｍとすれば同図ｃのようにカソ
ード領域はチヤンネル９の領域を除いてゲート領域によ
つてとり囲まれた構造となる。リン拡散法として、例え
ばＰＯＣｌ３の蒸気を加熱されたシリコン基体へ導く方
法を用いることができる。９５０℃、３０分間の加熱処
理によりカソードの表面に高濃度のリン拡散層ができる
。

つづいて酸化性雰囲気中で１２００℃、６０分の加熱処
理をすれば、深さ１０μｍ、表面濃度２Ｘ１０２０ａｔ
０ｍｓ／Ｃｒ！のカソード領域４ができる。最後にアノ
ード領域６、カソード領域４およびゲート領域５にそれ
ぞれ電極１，２．３を接続すれば、第２図に示したよう
な本発明のスイッチング素子が完成する。金属電極とし
ては例えば厚さ２μｍのアルミニウム蒸着膜を用いるこ
とができる。アノード電極１およびカソード電極２の幅
は本例の場合６０μｍ程度が適当である。またゲート電
極３としては幅３０μｍのアルミニウム電極を用いる。
かくしてアノード領域６からカソード領域４に至る電流
通路としてｐ＋Ｎｐｎ″＋ｆイリスタ部とｐ＋Ｎｎ＋ダ
イオード部が並列した構成が得られる。以上の製作工程
の説明において選択拡散用保護膜、およびＰｎ接合の保
護膜が半導体素子製作上必要不可欠なものであることは
いうまでもない。しかしこれらはよく知られた周知の方
法であるので本発明の説明から省いている。以上の製作
工程によつて得られたスイツチング素子の特性の一例が
第７図に示されている。本発明の半導体スイツチング素
子においては、オン状態ではダイオードとサイリスタが
並列に動作し、阻１Ｅ状態では電界効果によりチヤンネ
ル領域をピンチオフして電流をしや断する機能を基本と
する新規なスイツチング素子が得られるが、本素子の特
徴の理解を助けるために他の素子との相違点、および本
素子の持つ有利な点についてさらに説明する。

まずトランジスタをスイツチング素子として用いた場合
と比較する。トランジスタはベース電流を流して導通状
態、ベース電流をＯにして阻止状態となる。このため導
通状態を保つのには電流供給回路が必要である。これに
対して、本発明のスイツチング素子はゲート電圧をオン
オフするのみで阻止状態から導通状態に移行できるので
、駆動電力がほとんど不要となる。導通状態から阻止状
態へ移行させるときはゲート回路に極めて短時間だけ電
流が流れるが電力としては小さく、制御可能電力と制御
に要する電力の比が非常に大きく、スイツチング素子と
して有利な特性を持つている。またトランジスタに比べ
てサージ電流に強く、２次降伏現象もないので信頼性の
高い素子が製作できる。次に第１図に示したサイリスタ
構造との比較はすでにのべた通りである。

従来の電界効果型スイツチング素子と本発明の如くサイ
リスタ領域とダイオード領域を並列した素子と比較する
と、従来の電界効果型スイツチング素子ではチヤンネル
領域のみを主電流通路としているため、この幅をあまり
せまくするとオン電圧が上昇するなどの問題を起す。

これを解消するにはチャンネルを複数個形成する必要が
あるが、これは素子製作に高精度の加工技術を要し、ま
た製作プロセスを複雑にする。これに対して本発明の構
造では主電流はサイリスタ領域を流れるのでチヤンネル
部に設けられたｐ＋ｎ護゛イオード領域はサイリスタを
ターンオンするに必要な電流が流れるだけであり、カソ
ード領域も第６図の如くダイオードとサイリスタで共通
にすることによつて十分大きくとることができる。チャ
ンネル領域を形成するときにのみ一部に微細パターンが
必要なだけであり、それ以後は通常のサイリスタと同様
に製作できる。以上のように本発明の構造は従来のスイ
ツチング素子と比較して多くの優れた利点を有している
が、かかる特徴を最大限に発揮するには少くともサイリ
スタ部がチヤンネル領域により形成されるダイオード部
より大きな面積を有している方がよい。

しかしあまり大面積のサイリスタ部を設けると、サイリ
スタ部のｐベース層の横方向抵抗が大きくなつて偏位電
流をゲート電極に吸収できなくなり、Ｄｖ／Ｄｔ耐量が
低下するので、例えば前述した第６図のような構造にし
て偏位電流を効率よく吸収することも可能である。さら
に第５図のように表面に露出したゲート領域５の表面濃
度はｎベース領域より高いので、電極を設けることなく
局在したゲート３へ偏位電流を導く方法も電極構造を簡
単化する上で効果的である。

また、ターンオン時にチヤンネル領域９に電流が集中す
るのを防ぐために複数のチヤンネル領域を設けることも
できる。

【図面の簡単な説明】

第１図は従来の半導体スイッチング素子の断面図、第２
図は本発明の一実施例を示す図、第３図ないし第４図は
第２図に示す実施例の電極パターンを示す平面図Ａ．Ａ
におけるＩ−１′断面図ＢおよびＡにおける一『断面図
Ｃ、第５図ないし第６図は本発明の他の実施例を示す図
、第７図は本発明の一実施例の導通およびしや断特性の
一例を示す図、第８図は第２図に示す実施例の主要な製
作工程の一例を示す図である。 １・・・・・・アノード（電極）、２・・・・・・カソ
ード（電極）、３・・・・・・ゲート（電極）、４・・
・・・・カソード層、５・・・・・・ゲート層、６・・
・・・・アノード層、７・・・・・・半導体基体、９・
・・・・・チャンネル領域、１０・・・・・・空間電荷
層。

Claims (1)

1. 【特許請求の範囲】 １ 少なくとも１つの露出主表面を有する一方導電型の
   第１の半導体領域と、上記露出主表面に接して第１の半
   導体領域内部に形成され、これよりも高不純物濃度を持
   つ一方導電型の第２の半導体領域と、上記露出主表面に
   接して第１の半導体内部に上記第２の半導体領域から上
   記第１の半導体領域によつて隔てられて形成された他方
   導電型の第３の半導体領域と、第２および第３の半導体
   領域の露出表面に形成された一対の主電極と、上記露出
   主表面に接して第１の半導体領域内部に上記第２の半導
   体領域の上記露出主表面と対向する面の一部を残して第
   ２の半導体領域の他の部分に接するようにかつ上記第３
   の半導体領域から上記第１の半導体領域によつて隔てら
   れて形成された第４の半導体領域と、第４の半導体領域
   の露出表面に形成された制御電極とを有し、上記一対の
   主電極間に第１の半導体領域と第３の半導体領域間に形
   成されるｐｎ接合が順バイアスされるように電圧が印加
   された時に一対の電極間を流れる電流を、上記第１の半
   導体領域に連なる電極と上記制御電極との間に、第１お
   よび第４の半導体領域間のｐｎ接合が逆バイアスされ、
   その結果生じる空間電荷層に第２の半導体領域が包囲さ
   れるような逆バイアスを印加することによつて遮断する
   機能を有することを特徴とする半導体スイッチング素子
   。 ２ 特許請求の範囲第１項において、第４の半導体領域
   は第２の半導体領域の露出主表面と対向する面において
   、第３の半導体領域と沿うような部分を残して第２の半
   導体領域の他の部分と接していることを特徴とする半導
   体スイッチング素子。