JP3241526B2 - ゲートターンオフサイリスタおよびその製造方法 - Google Patents

ゲートターンオフサイリスタおよびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ゲートターンオフサ
イリスタおよびその製造方法に関し、特に耐圧を維持し
つつゲートトリガ電流を低くするための改良に関する。
【０００２】
【従来の技術】ゲートターンオフサイリスタ（以下、Ｇ
ＴＯと略記する）は、ゲート電流を適切に付与すること
によって、サイリスタをターンオンするだけでなく、タ
ーンオフすることも可能なサイリスタである。従来のＧ
ＴＯの断面構造を図５４に示す。このＧＴＯ５０では、
略平板状のシリコン半導体基体６０の中に、５つの半導
体層が形成されている。すなわち、ｐ型不純物を含むｐ
エミッタ層１１、ｎ型不純物を高濃度に含むｎバッファ
層１２、ｎ型不純物を低濃度に含むｎベース層１３、ｐ
型不純物を含むｐベース層１４、およびｎ型不純物を含
むｎエミッタ層１５が、半導体基体６０の下主面から上
主面へと順次積層されることによって、いわゆるｐｎν
ｐｎ構造が形成されている。
【０００３】半導体基体６０の下主面にはｐエミッタ層
１１が露出するとともに、ｐエミッタ層１１の上に積層
されたｎバッファ層１２が、ｎエミッタ層１５の直下に
おいて選択的に露出している。半導体基体６０の下主面
には、装置の主電流の経路として機能する主電極の一つ
であるアノード電極１が形成されており、このアノード
電極１はｐエミッタ層１１にオーミック接触するととも
に、ｎバッファ層１２の露出面にも同様にオーミック接
触している。すなわち、このＧＴＯ５０は、いわゆるｎ
+ バッファ付きのアノードショート構造を有するＧＴＯ
の一例となっている。
【０００４】一方、半導体基体６０の上主面にはｐベー
ス層１４の上面が露出しており、さらに、ｐベース層１
４の上に選択的に形成されたｎエミッタ層１５が半導体
基体６０の上主面から上方に突出している。ｎエミッタ
層１５の上面にはアノード電極１と対を成すもう一つの
主電極であるカソード電極２が形成され、ｎエミッタ層
１５とオーミック接触している。また、ｐベース層１４
の露出面には、ゲート電流の経路として機能するゲート
電極３が形成され、ｐベース層１４とオーミック接触し
ている。
【０００５】このＧＴＯ５０は、等価的に図５５の回路
図で表現することが可能である。すなわちＧＴＯ５０
は、あたかもｐｎｐトランジスタとｎｐｎトランジスタ
の２つのトランジスタが互いに結合した構造を有してい
る。しかも、ｎバッファ層１２の一部がアノード電極１
に接続されていることを反映して、ｐｎｐトランジスタ
のベースとエミッタの間は、あたかもｎバッファ層１２
のシート抵抗Ｒ0 に相当する抵抗によって短絡された構
造となっている。以下に、この図５５の等価回路図を参
照しつつ、ＧＴＯ５０の動作を説明する。
【０００６】ＧＴＯ５０を使用するには、まず、外部電
源を接続することによって、アノード電極１とカソード
電極２の間に、正方向にバイアス電圧を印加する。この
状態で、ゲート電極３から正のゲート電流ＩG が供給さ
れる。このとき、ゲート電流ＩG が十分な大きさに達す
るまでは、ゲート電流ＩG はｎバッファ層１２とｎベー
ス層１３、ｐベース層１４、およびｎエミッタ層１５に
よって構成されるｎｐｎトランジスタのベース電流とし
て作用し、その結果、このｎｐｎトランジスタのコレク
タ電流ＩC が、アノード電極１からカソード電極２へと
流れる。
【０００７】このコレクタ電流ＩC は、ｎバッファ層１
２との接触面を通じてアノード電極１からｎバッファ層
１２へと直接に流れ込む。このため、ｐエミッタ層１１
とｎバッファ層１２との間には、コレクタ電流ＩC が流
れることによってシート抵抗Ｒ0 に発生する電圧降下に
相当する電圧Ｅ0 が印加される。
【０００８】この電圧Ｅ0 はあたかも、ｐエミッタ層１
１、ｎバッファ層１２とｎベース層１３、およびｐベー
ス層１４によって構成されるｐｎｐトランジスタのベー
ス−エミッタ間電圧として作用する。したがって、ゲー
ト電流ＩG が十分な大きさに達することにより、ベース
−エミッタ間電圧Ｅ0 がｐエミッタ層１１とｎバッファ
層１２の接合部に固有の順方向電圧を超えると、アノー
ド電極１からｐエミッタ層１１へとアノード電流ＩA が
流れる。
【０００９】このアノード電流ＩA はｎｐｎトランジス
タのベース電流の増大をもたらすので、ｎｐｎトランジ
スタのコレクタ電流ＩC が増加する。その結果、ｐｎｐ
トランジスタのベース電流が増加するので、アノード電
流ＩA が一層増加する。すなわち、２つのトランジスタ
の正帰還作用によって、アノード電流ＩA は上昇の一途
を辿り、最終的にＧＴＯ５０は導通する。すなわちＧＴ
Ｏ５０はターンオンに至る。
【００１０】
【発明が解決しようとする課題】ところで、ＧＴＯ５０
においてｎバッファ層１２は、空乏層がアノード電極１
にまで達するのを防止することによって、ＧＴＯ５０の
耐圧を高める働きをなしている。また、併せてＧＴＯ５
０が導通したときの抵抗、すなわちオン抵抗を引き下げ
ることによって定常損失を低減するという利点をももた
らしている。ｎバッファ層１２における不純物の濃度が
高いほど、これらの効果はより顕著に現れる。
【００１１】一方、ｎバッファ層１２の不純物濃度が高
いと、上述のシート抵抗Ｒ0 が低くなるので、それにと
もなってｐエミッタ層１１とｎバッファ層１２の間のベ
ース−エミッタ間電圧Ｅ0 が低くなる。その結果、ＧＴ
Ｏ５０がターンオンするのに必要なゲート電流ＩG 、す
なわちゲートトリガ電流ＩGTが高くなってしまうという
問題点があった。ゲートトリガ電流ＩGTが高いと、ＧＴ
Ｏ５０がターンオンする過程における初期ターンオン領
域、すなわち、ターンオンの初期において導通が実現し
ている領域が小さくなり、その結果、ターンオン初期に
発生する立ち上がりの急峻なオン電流に対する耐量（ｄ
ｉ／ｄｔ耐量と称する）が低下する。また、初期ターン
オン領域が小さいと、この領域での電力損失が大きくな
り、しかもターンオン時間が長くなるので、ターンオン
損失が高くなる。
【００１２】すなわち、従来のＧＴＯでは、耐圧および
オン抵抗の改善と、ターンオン損失およびｄｉ／ｄｔ耐
量の改善とを両立して実現することが困難であるという
問題点があった。
【００１３】この発明は、従来の装置における上記のよ
うな問題点を解消するためになされたもので、耐圧およ
びオン抵抗の改善と、ターンオン損失およびｄｉ／ｄｔ
耐量の改善とを両立して実現するゲートターンオフサイ
リスタを得ることを目的としており、さらにこのゲート
ターンオフサイリスタの製造に適した方法を提供するこ
とを目的とする。
【００１４】
【課題を解決するための手段】
【００１５】
【００１６】
【００１７】この発明にかかる請求項１に記載のゲート
ターンオフサイリスタは、半導体基体の下面に第１主電
極が接続され上面に第２主電極が接続されており、当該
半導体基体は、前記下面側から順に第１エミッタ層、第
１ベース層、第２ベース層、および第２エミッタ層が互
いに導電形式を異ならせて積層された構造を基本としつ
つ、前記第１エミッタ層と前記第１ベース層の間に、当
該第１ベース層と同一導電形式の不純物を当該第１ベー
ス層よりも高濃度に含むバッファ層をさらに備え、しか
も当該バッファ層が局部的に前記第１主電極と接続され
た構造のゲートターンオフサイリスタにおいて、前記半
導体基体は抵抗層をさらに備え、前記バッファ層と前記
第１主電極とが当該抵抗層を介して接続されており、前
記第２ベース層に接続されるゲート電極が前記第１主電
極に対向するように配設されており、前記バッファ層と
前記抵抗層とが、当該ゲート電極の直下において接続さ
れていることを特徴とする。
【００１８】
【００１９】この発明にかかる請求項２に記載のゲート
ターンオフサイリスタは、半導体基体の下面に第１主電
極が接続され上面に第２主電極が接続されており、当該
半導体基体は、前記下面側から順に第１エミッタ層、第
１ベース層、第２ベース層、および第２エミッタ層が互
いに導電形式を異ならせて積層された構造を基本としつ
つ、前記第１エミッタ層と前記第１ベース層の間に、当
該第１ベース層と同一導電形式の不純物を当該第１ベー
ス層よりも高濃度に含むバッファ層をさらに備え、しか
も当該バッファ層が局部的に前記第１主電極と接続され
た構造のゲートターンオフサイリスタにおいて、前記半
導体基体は抵抗層をさらに備え、前記バッファ層と前記
第１主電極とが当該抵抗層を介して接続されており、前
記バッファ層と前記第１エミッタ層との接合部は、前記
半導体基体の前記下面に向かうように湾曲した部分を有
しており、前記抵抗層が、前記接合部の前記部分を跨い
で、前記第１エミッタ層側における前記接合部の前記部
分に隣接する一部領域にも接続されており、前記第１主
電極は、前記接合部の前記部分から前記第１エミッタ層
の側に後退した部位において前記抵抗層と接続されてい
ることを特徴とする。
【００２０】この発明にかかる請求項３に記載のゲート
ターンオフサイリスタは、請求項２に記載のゲートター
ンオフサイリスタにおいて、前記抵抗層が、前記バッフ
ァ層よりも高濃度に不純物を含み、かつ前記半導体基体
と等軸の半導体層から実質的に成ることを特徴とする。
【００２１】
【００２２】
【００２３】この発明にかかる請求項４に記載のゲート
ターンオフサイリスタは、半導体基体の下面に第１主電
極が接続され上面に第２主電極が接続されており、当該
半導体基体は、前記下面側から順に第１エミッタ層、第
１ベース層、第２ベース層、および第２エミッタ層が互
いに導電形式を異ならせて積層された構造を基本としつ
つ、前記第１エミッタ層と前記第１ベース層の間に、当
該第１ベース層と同一導電形式の不純物を当該第１ベー
ス層よりも高濃度に含むバッファ層をさらに備え、しか
も当該バッファ層が局部的に前記第１主電極と接続され
た構造のゲートターンオフサイリスタにおいて、前記半
導体基体は抵抗層をさらに備え、前記バッファ層と前記
第１主電極とが当該抵抗層を介して接続されており、前
記第２エミッタ層が前記半導体基体の上面に沿って一方
向に延びた形状に形成されており、前記バッファ層と前
記抵抗層とが、前記第２エミッタ層の中央部付近の直下
において当該第２エミッタ層の長手方向と直交する帯状
領域に沿って接続されていることを特徴とする。
【００２４】この発明にかかる請求項５に記載のゲート
ターンオフサイリスタは、半導体基体の下面に第１主電
極が接続され上面に第２主電極が接続されており、当該
半導体基体は、前記下面側から順に第１エミッタ層、第
１ベース層、第２ベース層、および第２エミッタ層が互
いに導電形式を異ならせて積層された構造を基本としつ
つ、前記第１エミッタ層と前記第１ベース層の間に、当
該第１ベース層と同一導電形式の不純物を当該第１ベー
ス層よりも高濃度に含むバッファ層をさらに備え、しか
も当該バッファ層が局部的に前記第１主電極と接続され
た構造のゲートターンオフサイリスタにおいて、前記半
導体基体は抵抗層をさらに備え、前記バッファ層と前記
第１主電極とが当該抵抗層を介して接続されており、前
記半導体基体の表面に露出する前記バッファ層と前記第
１エミッタ層との接合部およびその近傍にわたって絶縁
膜が形成されており、当該絶縁膜の表面上において空隙
をもって前記第１主電極と離れている導電層が前記バッ
ファ層の表面に接続されており、しかも、前記抵抗層が
前記空隙において前記第１主電極と前記導電層とを接続
するように形成されていることを特徴とする。
【００２５】この発明にかかる請求項６に記載のゲート
ターンオフサイリスタは、半導体基体の下面に第１主電
極が接続され上面に第２主電極が接続されており、当該
半導体基体は、前記下面側から順に第１エミッタ層、第
１ベース層、第２ベース層、および第２エミッタ層が互
いに導電形式を異ならせて積層された構造を基本としつ
つ、前記第１エミッタ層と前記第１ベース層の間に、当
該第１ベース層と同一導電形式の不純物を当該第１ベー
ス層よりも高濃度に含むバッファ層をさらに備え、しか
も当該バッファ層が局部的に前記第１主電極と接続され
た構造のゲートターンオフサイリスタにおいて、前記半
導体基体は抵抗層をさらに備え、前記バッファ層と前記
第１主電極とが当該抵抗層を介して接続されており、前
記抵抗層が、前記バッファ層と同一導電形式の不純物を
当該バッファよりも高濃度に含み、前記半導体基体の下
面に一方向に延びた形状に選択的に形成された半導体層
から実質的に成り、しかも、当該抵抗層は、その中央部
においてのみ前記バッファ層と接続し、その両端部にお
いてのみ前記第１主電極と接続されていることを特徴と
する。
【００２６】この発明にかかる請求項７に記載のゲート
ターンオフサイリスタは、請求項６に記載のゲートター
ンオフサイリスタにおいて、前記第２エミッタ層が前記
半導体基体の上面に沿って一方向に延びた形状に形成さ
れており、前記バッファ層が前記第２エミッタ層の中央
部付近の直下において当該第２エミッタ層の長手方向と
直交する帯状領域に沿って前記半導体基体の下面に露出
するように形成されており、前記抵抗層が前記第２エミ
ッタ層の直下に、しかも当該第２エミッタ層の長手方向
に沿って形成されていることを特徴とする。
【００２７】この発明にかかる請求項８に記載のゲート
ターンオフサイリスタの製造方法は、第１主電極とバッ
ファ層とが抵抗層を介して接続されたゲートターンオフ
サイリスタを製造する方法であって、(a) 第１導電形式
の不純物を含む半導体基体を準備する工程と、(b) 前記
半導体基体の上面に第２導電形式の不純物を導入するこ
とによって、当該半導体基体を、第１導電形式の第１ベ
ース層の上に第２導電形式の第２ベース層が積層された
構造にする工程と、(c) 前記第１ベース層の下面に第１
導電形式の不純物を高濃度に導入することによって、前
記バッファ層を形成する工程と、(d) 第２ベース層の上
面に選択的に第１導電形式の不純物を導入することによ
って、第２エミッタ層を形成する工程と、(e) 前記バッ
ファ層の下面に第２導電形式の不純物を選択的に導入す
ることによって、当該バッファ層が前記半導体基体の下
面に局部的に露出するように第１エミッタ層を形成する
工程と、(f) 化学気相成長法によって第１導電形式の不
純物を含む多結晶半導体膜を前記半導体基体の下面に堆
積させる工程と、(g) 前記多結晶半導体膜を選択的に除
去し、その結果、前記バッファ層の露出面とその周囲に
隣接する前記第１エミッタ層の部分とに、選択的に当該
多結晶半導体膜を残すことによって前記抵抗層を形成す
る工程と、(h) 前記抵抗層を含めて前記半導体基体の下
面を覆うように前記第１主電極を接続する工程と、(i)
前記第２エミッタ層の上面に第２主電極を接続する工程
と、(j) 前記第２ベース層にゲート電極を接続する工程
と、を備える。
【００２８】この発明にかかる請求項９に記載のゲート
ターンオフサイリスタの製造方法は、第１主電極とバッ
ファ層とが抵抗層を介して接続されたゲートターンオフ
サイリスタを製造する方法であって、(a) 第１導電形式
の不純物を含む半導体基体を準備する工程と、(b) 前記
半導体基体の上面に第２導電形式の不純物を導入するこ
とによって、当該半導体基体を、第１導電形式の第１ベ
ース層の上に第２導電形式の第２ベース層が積層された
構造にする工程と、(c) 前記第１ベース層の下面に第１
導電形式の不純物を高濃度に導入することによって、前
記バッファ層を形成する工程と、(d) 第２ベース層の上
面に選択的に第１導電形式の不純物を導入することによ
って、第２エミッタ層を形成する工程と、(e) 前記バッ
ファ層の下面に第２導電形式の不純物を選択的に導入す
ることによって、当該バッファ層が前記半導体基体の下
面に局部的に露出するように第１エミッタ層を形成する
工程と、(f) 前記バッファ層の露出面とその周囲に隣接
する前記第１エミッタ層の部分とに選択的にエピタキシ
ャル成長を行うことによって、第１導電形式の不純物を
含む半導体膜を前記抵抗層として選択的に形成する工程
と、(h) 前記バッファ層の露出面から離れた前記抵抗層
の部分と前記第１エミッタ層の露出面に接続するよう
に、前記第１主電極を選択的に形成する工程と、(i) 前
記第２エミッタ層の上面に第２主電極を接続する工程
と、(j) 前記第２ベース層にゲート電極を接続する工程
と、を備える。
【００２９】この発明にかかる請求項１０に記載のゲー
トターンオフサイリスタの製造方法は、第１主電極とバ
ッファ層とが抵抗層を介して接続されたゲートターンオ
フサイリスタを製造する方法であって、(a) 第１導電形
式の不純物を含む半導体基体を準備する工程と、(b) 前
記半導体基体の上面に第２導電形式の不純物を導入する
ことによって、当該半導体基体を、第１導電形式の第１
ベース層の上に第２導電形式の第２ベース層が積層され
た構造にする工程と、(c) 前記第１ベース層の下面に第
１導電形式の不純物を高濃度に導入することによって、
前記バッファ層を形成する工程と、(d) 第２ベース層の
上面に選択的に第１導電形式の不純物を導入することに
よって、第２エミッタ層を形成する工程と、(e) 前記バ
ッファ層の下面に第２導電形式の不純物を選択的に導入
することによって、当該バッファ層が前記半導体基体の
下面に局部的に露出するように第１エミッタ層を形成す
る工程と、(f) 前記バッファ層の露出面とその周囲に隣
接する前記第１エミッタ層の部分とで規定される所定の
領域を除いて選択的に酸化膜を遮蔽膜として形成する工
程と、(g) 化学気相成長を行うことによって前記半導体
基体の下面における前記所定の領域に選択的に第１導電
形式の不純物の酸化膜を堆積させる工程と、(h) 前記不
純物の酸化膜から前記第１導電形式の不純物を前記半導
体基体の下面に選択的に拡散させることによって、第１
導電形式の半導体層を前記抵抗層として選択的に形成す
る工程と、(i) 前記遮蔽膜と前記不純物の酸化膜を除去
する工程と、(j) 第１主電極を、抵抗層の下面の一部と
第１エミッタ層の下面とに接続するように、しかもその
端部が、第１エミッタ層の端部から後退して位置するよ
うに選択的に形成する工程と、(k) 前記第２エミッタ層
の上面に第２主電極を接続する工程と、(l) 前記第２ベ
ース層にゲート電極を接続する工程と、を備える。
【００３０】この発明にかかる請求項１１に記載のゲー
トターンオフサイリスタの製造方法は、第１主電極とバ
ッファ層とが抵抗層を介して接続されたゲートターンオ
フサイリスタを製造する方法であって、(a) 第１導電形
式の不純物を含む半導体基体を準備する工程と、(b) 前
記半導体基体の上面に第２導電形式の不純物を導入する
ことによって、当該半導体基体を、第１導電形式の第１
ベース層の上に第２導電形式の第２ベース層が積層され
た構造にする工程と、(c) 前記第１ベース層の下面に第
１導電形式の不純物を高濃度に導入することによって、
前記バッファ層を形成する工程と、(d) 第２ベース層の
上面に選択的に第１導電形式の不純物を導入することに
よって、前記第２ベース層の上面に沿って一方向に延び
た形状に第２エミッタ層を形成する工程と、(e) 前記バ
ッファ層の下面に第２導電形式の不純物を選択的に導入
することによって、当該バッファ層が前記第２エミッタ
層の略中央部の直下において当該第２エミッタ層の長手
方向に直交する帯状に前記半導体基体の下面に露出する
ように、第１エミッタ層を選択的に形成する工程と、
(f) 前記帯状の露出面とその周囲に隣接する前記第１エ
ミッタ層の部分とを覆うように、選択的に前記抵抗層を
形成する工程と、(g) 前記抵抗層の表面の少なくとも一
部と前記第１エミッタ層の露出面とに前記前記第１主電
極を接続する工程と、(h) 前記第２エミッタ層の上面に
第２主電極を接続する工程と、(i) 前記第２ベース層に
ゲート電極を接続する工程と、を備える。
【００３１】この発明にかかる請求項１２に記載のゲー
トターンオフサイリスタの製造方法は、第１主電極とバ
ッファ層とが抵抗層を介して接続されたゲートターンオ
フサイリスタを製造する方法であって、(a) 第１導電形
式の不純物を含む半導体基体を準備する工程と、(b) 前
記半導体基体の上面に第２導電形式の不純物を導入する
ことによって、当該半導体基体を、第１導電形式の第１
ベース層の上に第２導電形式の第２ベース層が積層され
た構造にする工程と、(c) 前記第１ベース層の下面に第
１導電形式の不純物を高濃度に導入することによって、
前記バッファ層を形成する工程と、(d) 第２ベース層の
上面に選択的に第１導電形式の不純物を導入することに
よって、前記第２ベース層の上面に沿って一方向に延び
た形状に第２エミッタ層を形成する工程と、(e) 前記バ
ッファ層の下面に第２導電形式の不純物を選択的に導入
することによって、当該バッファ層が前記第２エミッタ
層の略中央部の直下において当該第２エミッタ層の長手
方向に直交する帯状の形状をもって前記半導体基体の下
面に露出するように、第１エミッタ層を選択的に形成す
る工程と、(f) 前記半導体基体の下面に第１導電形式の
不純物を選択的に導入することによって、前記第２エミ
ッタ層の直下において当該第２エミッタ層の長手方向に
沿って延びた形状をもって前記下面に選択的に露出する
半導体層を前記抵抗層として形成し、そのことによっ
て、当該抵抗層と前記バッファ層とを当該抵抗層の略中
央部において接続する工程と、(g) 前記抵抗層の露出面
における両端部と前記第１エミッタ層の露出面とに前記
前記第１主電極を接続する工程と、(h) 前記第２エミッ
タ層の上面に第２主電極を接続する工程と、(i) 前記第
２ベース層にゲート電極を接続する工程と、を備える。
【００３２】
【作用】
【００３３】
【００３４】
【００３５】＜請求項１に記載の装置の作用＞ この発明のＧＴＯでは、バッファ層が設けられるので、
ＧＴＯにおける耐圧が高くしかもオン抵抗が低い。一
方、バッファ層と第１主電極とが抵抗層を介して接続さ
れているので、低いゲート電流によって第１エミッタ層
とバッファ層の間の電圧が、これらの接合部に固有の順
方向電圧を超える。すなわち、ゲートトリガ電流の値が
低減される。その結果、ターンオン損失が低減されると
ともにｄｉ／ｄｔ耐量が向上する。さらに、バッファ層
と抵抗層とが、ゲート電極の直下で接続されるので、第
１エミッタ層における第２エミッタ層の直下に相当する
部分からのキャリアの注入が容易である。
【００３６】
【００３７】＜請求項２に記載の装置の作用＞ この発明のＧＴＯでは、バッファ層が設けられるので、
ＧＴＯにおける耐圧が高くしかもオン抵抗が低い。一
方、バッファ層と第１主電極とが抵抗層を介して接続さ
れているので、低いゲート電流によって第１エミッタ層
とバッファ層の間の電圧が、これらの接合部に固有の順
方向電圧を超える。すなわち、ゲートトリガ電流の値が
低減される。その結果、ターンオン損失が低減されると
ともにｄｉ／ｄｔ耐量が向上する。さらに、抵抗層が、
バッファ層と第１エミッタ層との接合部を跨いで接合部
に隣接する第１エミッタ層側の一部領域にも接続されて
おり、しかも第１主電極は、接合部から第１エミッタ層
の側に後退した部位において抵抗層と接続されているの
で、抵抗層における前記第１エミッタ層との接続面に沿
った抵抗、すなわち横方向抵抗が、第１主電極とバッフ
ァ層の間の抵抗に寄与する。
【００３８】＜請求項３に記載の装置の作用＞ この発明のＧＴＯでは、抵抗層が、例えば半導体基体へ
の不純物の拡散、あるいは半導体基体の表面にエピタキ
シャル成長によって形成された等軸の半導体層から実質
的に成り、しかもバッファ層よりも高濃度に不純物を含
むので、抵抗層における抵抗率はバッファ層におけるよ
りも低い。
【００３９】
【００４０】
【００４１】＜請求項４に記載の装置の作用＞ この発明のＧＴＯでは、バッファ層が設けられるので、
ＧＴＯにおける耐圧が高くしかもオン抵抗が低い。一
方、バッファ層と第１主電極とが抵抗層を介して接続さ
れているので、低いゲート電流によって第１エミッタ層
とバッファ層の間の電圧が、これらの接合部に固有の順
方向電圧を超える。すなわち、ゲートトリガ電流の値が
低減される。その結果、ターンオン損失が低減されると
ともにｄｉ／ｄｔ耐量が向上する。さらに、第２エミッ
タ層の中央部付近の直下にバッファ層と抵抗層との接続
部が位置するので、ターンオフ時における主電流の第２
エミッタ層の中心部への集中が緩和される。
【００４２】＜請求項５に記載の装置の作用＞ この発明のＧＴＯでは、バッファ層が設けられるので、
ＧＴＯにおける耐圧が高くしかもオン抵抗が低い。一
方、バッファ層と第１主電極とが抵抗層を介して接続さ
れているので、低いゲート電流によって第１エミッタ層
とバッファ層の間の電圧が、これらの接合部に固有の順
方向電圧を超える。すなわち、ゲートトリガ電流の値が
低減される。その結果、ターンオン損失が低減されると
ともにｄｉ／ｄｔ耐量が向上する。さらに、抵抗層が第
１主電極と導電層との間の空隙に形成されているので、
抵抗層を薄く形成することによって容易に高い抵抗値が
得られる。また、空隙の幅を調節することによって抵抗
値を微妙に調節し得る。
【００４３】＜請求項６に記載の装置の作用＞ この発明のＧＴＯでは、バッファ層が設けられるので、
ＧＴＯにおける耐圧が高くしかもオン抵抗が低い。一
方、バッファ層と第１主電極とが抵抗層を介して接続さ
れているので、低いゲート電流によって第１エミッタ層
とバッファ層の間の電圧が、これらの接合部に固有の順
方向電圧を超える。すなわち、ゲートトリガ電流の値が
低減される。その結果、ターンオン損失が低減されると
ともにｄｉ／ｄｔ耐量が向上する。さらに、抵抗層が一
方向に延びた形状であり、その中央部においてのみバッ
ファ層と接続し、その両端部においてのみ第１主電極と
接続されているので、中央部と両端部の間における抵抗
層の横方向抵抗が、第１主電極とバッファ層の間の抵抗
に寄与する。
【００４４】＜請求項７に記載の装置の作用＞ この発明のＧＴＯでは、第２エミッタ層の中央部付近の
直下においてバッファ層の帯状の露出面と抵抗層とが交
差するので、これらの接続部がこの部位に位置する。こ
のため、ターンオフ時における主電流の第２エミッタ層
の中心部への集中が緩和される。
【００４５】＜請求項８に記載の方法の作用＞ この発明の製造方法では、不純物を導入した多結晶半導
体を堆積させ、その後選択的に除去することによって抵
抗層を形成するので、抵抗層の厚さおよび形状の設定が
容易である。また、化学気相成長法を用いて多結晶半導
体を堆積させるので、不純物濃度の調整が容易である。
【００４６】＜請求項９に記載の方法の作用＞ この発明の製造方法では、不純物を含む抵抗層は、エピ
タキシャル成長によって形成される。このため、抵抗層
における不純物濃度をバッファ層における濃度とは無関
係に設定することが容易である。しかも、不純物濃度を
広範囲に調整できる。
【００４７】＜請求項１０に記載の方法の作用＞ この発明の製造方法では、不純物を含む抵抗層は、例え
ばリンなどの第１導電形式の不純物の酸化膜を堆積させ
た後、不純物を半導体基体に拡散させる。このため、抵
抗層を実用的に要求される程度に薄く形成することが可
能である。
【００４８】＜請求項１１に記載の方法の作用＞ この発明の製造方法では、抵抗層とバッファ層との接続
部が第２エミッタ層と直交するように形成されるので、
第２エミッタ層を形成する位置と第１エミッタ層を選択
的に形成する位置との間が精密に整合しなくても、第２
エミッタ層の直下に抵抗層を容易に形成することができ
る。例えば、これらを形成するためのマスクパターンの
位置合わせに、厳しい精度が要求されない。
【００４９】＜請求項１２に記載の方法の作用＞ この発明の製造方法では、バッファ層が、第２エミッタ
層の略中央部の直下においてその長手方向に直交した帯
状の形状をもって半導体基体の下面に露出するように第
１エミッタ層を形成し、しかも、抵抗層を第２エミッタ
層の直下にその長手方向に沿って形成するので、第１エ
ミッタ層を形成する位置と、抵抗層を形成する位置とが
精密に整合しなくても、バッファ層と抵抗層との接続部
を容易に第２エミッタ層の略中央部の直下に設定するこ
とができる。
【００５０】
【実施例】
＜１．実施例の装置の全体構成＞はじめに、各実施例に
おいて取り上げるＧＴＯが組み込まれた製品の全体構成
について説明する。図２は、各実施例を代表するＧＴＯ
１８０が組み込まれた製品の正面断面図である。この装
置１７０はいわゆる圧接型の装置であり、大電力用とし
て構成されている。
【００５１】半導体基体を主要部とするＧＴＯ１８０は
略円盤形状であって、その双方の主面には、例えばモリ
ブデンを主材料とする２枚の熱緩衝板１７１、１７２が
接触している。その外側には更に、銅を主材料とする外
部アノード電極１７３と外部カソード電極１７４とが接
触している。これらの外部アノード電極１７３と外部カ
ソード電極１７４は、ＧＴＯ１８０に設けられた後述す
るアノード電極とカソード電極にそれぞれ電気的に結合
しており、ＧＴＯ１８０を流れる主電流は、これらの外
部電極１７３、１７４を通じて外部より供給される。
【００５２】また、外部アノード電極１７３と外部カソ
ード電極１７４は、それぞれの外周に結合する環状の金
属製フランジ１７８、１７９を介して、セラミックを主
材料とする円筒状の絶縁体である外囲器１７７の両端面
にそれぞれ固定されている。すなわち装置１７０は、Ｇ
ＴＯ１８０が熱緩衝板１７１、１７２を介して、外部ア
ノード電極１７３および外部カソード電極１７４によっ
て、加圧挟持された構造を有している。熱緩衝板１７
１、１７２は、外部電極１７３、１７４に比べて、半導
体を主材料とするＧＴＯ１８０にはるかに近い大きさの
熱膨張係数を有しており、ＧＴＯ１８０が発熱に伴う熱
歪により破損するのを防止すべく、熱歪を吸収する目的
で設けられている。
【００５３】また、ＧＴＯ１８０はさらに、外囲器１７
７、フランジ１７８、１７９、および外部電極１７３、
１７４で構成される一種の密閉容器の内部に、気密に収
納されることによって外気から保護されている。しか
も、密閉容器の内部には、ＧＴＯ１８０、および熱緩衝
板１７１、１７２などの酸化、あるいは劣化を防止する
ために、窒素ガス等の不活性ガスが充填されている。
【００５４】ＧＴＯ１８０に設けられた後述するゲート
電極には、外部ゲート電極１７５がスプリングの弾性力
によって押圧されている。この外部ゲート電極１７５に
は外部ゲート端子１７６が接続され、その一端が外囲器
１７７の外部に露出している。この外部ゲート端子１７
６を通じて、外部からゲート電流が供給される。ゲート
電流は、外部ゲート電極１７５を通じてＧＴＯ１８０へ
と入力される。
【００５５】図３はＧＴＯ１８０の上面の構造を示す部
分平面図である。図３には、略円盤状のＧＴＯ１８０の
上面全体を代表して、４分の１に相当する部分が描かれ
ている。図３に示すように、ＧＴＯ１８０の上面には、
互いに絶縁されたカソード電極１８２とゲート電極１８
３が形成されている。ゲート電極１８３に包囲され、し
かも互いに孤立して多数設けられたカソード電極１８２
は、ゲート電極１８３よりも上方（図３における手前
側）に幾分突出している。このため、ＧＴＯ１８０の上
面に当接する熱緩衝板１７２は、カソード電極１８２に
接触し、ゲート電極１８３には接触しない。一方、外部
ゲート電極１７５は、ゲート電極１８３にのみ選択的に
当接するように設けられている。
【００５６】図示を略するが、ＧＴＯ１８０の下面には
略全面にわたってアノード電極が形成されており、ＧＴ
Ｏ１８０の下面に当接する熱緩衝板１７１は、このアノ
ード電極と接触する。なお、以下の各実施例では、図３
におけるＸ−Ｘ切断線に沿った断面構造を図示する。
【００５７】＜２．第１実施例＞つぎに、この発明の第
１実施例のＧＴＯについて述べる。図１は、この実施例
のＧＴＯにおけるＸ−Ｘ切断線に沿った断面図である。
なお以下の図において、図５４および図５５に示した従
来装置と同一部分には同一符号を付して、その詳細な説
明を略する。
【００５８】＜2-1 ．装置の構成＞このＧＴＯ１００で
は、略円盤状のシリコン半導体基体１６０の下主面に
は、ｐエミッタ層１１が露出するとともに、ｐエミッタ
層１１の上に積層されたｎバッファ層１２が、ｎエミッ
タ層１５の直下において選択的に露出している。半導体
基体１６０の下主面には、第６の半導体層である付加抵
抗層１０４が付加的に形成されている。この付加抵抗層
１０４は、ｎ型不純物をドーピングしたポリシリコン膜
で構成され、適度な大きさの電気抵抗を有している。ま
た、付加抵抗層１０４はｎバッファ層１２の露出面の全
面と、これに隣接するｐエミッタ層１１の下面の一部と
に跨って接続されている。
【００５９】アノード電極１０１はｐエミッタ層１１の
下面に接続されるとともに、付加抵抗層１０４にも接続
されており、ｎバッファ層１２とアノード電極１０１と
は、付加抵抗層１０４を介して互いに接続されている。
なお、アノード電極１０１とｐエミッタ層１１および付
加抵抗層１０４との間の接続は、オーミック接触によっ
て実現されている。
【００６０】付加抵抗層１０４の電気抵抗である付加抵
抗Ｒ1 、すなわちｎバッファ層１２とアノード電極１０
１との間の抵抗の大きさは、付加抵抗層１０４の抵抗率
ρP、厚さｔ、およびｎバッファ層１２と付加抵抗層１
０４との接触面積Ｓを用いて、Ｒ1 ＝ρP ・ｔ・Ｋ／Ｓ
で与えられる。ここで、係数Ｋは、アノード電極１０１
と付加抵抗層１０４が互いに接触する部分の形状に依存
する補正値であり、付加抵抗層１０４の厚さｔが十分に
小さければ、ほぼ「１」に等しい。このときには、付加
抵抗Ｒ1 は、Ｒ1 ＝ρP ・ｔ／Ｓで近似的に与えられ
る。
【００６１】付加抵抗層１０４がポリシリコンで構成さ
れるので、ｎ型不純物のドーピング量を調整することに
よって、所望の抵抗率ρP が容易に得られる。また、上
述のように、付加抵抗層１０４はＣＶＤおよび写真製版
技術によって、所望の形状に容易に形成することができ
る。しかも、上述の関係式から明らかなように、厚さｔ
および接触面積Ｓを調整することによって、付加抵抗Ｒ
1 の値が可変である。すなわち、ポリシリコンで構成さ
れる付加抵抗層１０４では、所望の大きさの付加抵抗Ｒ
1 が容易に得られるという利点がある。望ましい付加抵
抗Ｒ1 の値は例えば数十Ω程度であり、ポリシリコンで
構成される付加抵抗層１０４では、この値を容易に実現
し得る。
【００６２】つぎに、付加抵抗層１０４とｎバッファ層
１２との接続が実現する位置について説明する。図４
は、ＧＴＯ１００の平面図であり、特にｎエミッタ層１
５と付加抵抗層１０４とが重ねて描かれている。この図
４に示すように、付加抵抗層１０４はｎエミッタ層１５
の直下に、しかもｎエミッタ層１５の長手方向に沿って
延びた形状に配設されている。このことは、ＧＴＯ１０
０がターンオフする際に、主電流が特定領域に集中する
ことを防止する。このため、ターンオフ損失が低減され
るという利点が得られる。
【００６３】ＧＴＯ１００は、等価的に図５の回路図で
表現される。すなわちＧＴＯ１００は、ＧＴＯ５０と同
様に、あたかもｐｎｐトランジスタとｎｐｎトランジス
タの２つのトランジスタが互いに結合した構造を有して
いる。しかも、ｎバッファ層１２が付加抵抗層１０４を
介してアノード電極１０１に接続されていることを反映
して、ｐｎｐトランジスタのベースとエミッタの間は、
あたかもｎバッファ層１２のシート抵抗Ｒ0 と付加抵抗
層１０４の付加抵抗Ｒ1 との直列合成抵抗に相当する抵
抗によって短絡された構造となっている。シート抵抗Ｒ
0 は、ｎバッファ層１２において、付加抵抗層１０４と
の接触面からｐエミッタ層１１の中央部付近へ至るまで
の横方向抵抗である。以下に、この図５の等価回路図を
参照しつつ、ＧＴＯ１００の動作を説明する。
【００６４】＜2-2 ．装置の動作＞ＧＴＯ１００を使用
するには、まず、外部電源を接続することによって、ア
ノード電極１０１とカソード電極２の間に、正方向にバ
イアス電圧を印加する。この状態で、ゲート電極３から
正のゲート電流ＩG が供給される。このとき、ゲート電
流ＩG が十分な大きさに達するまでは、ゲート電流ＩG
はｎバッファ層１２とｎベース層１３、ｐベース層１
４、およびｎエミッタ層１５によって構成されるｎｐｎ
トランジスタのベース電流として作用し、その結果、こ
のｎｐｎトランジスタのコレクタ電流ＩC が、アノード
電極１０１からカソード電極２へと流れる。
【００６５】このコレクタ電流ＩC は、付加抵抗層１０
４を通じてアノード電極１０１からｎバッファ層１２へ
と流れ込む。このため、ｐエミッタ層１１とｎバッファ
層１２との間には、コレクタ電流ＩC が流れることによ
って、シート抵抗Ｒ0 と付加抵抗Ｒ1 との直列合成抵抗
に発生する電圧降下に相当する電圧Ｅ1 が印加される。
【００６６】この電圧Ｅ1 はあたかも、ｐエミッタ層１
１、ｎバッファ層１２とｎベース層１３、およびｐベー
ス層１４によって構成されるｐｎｐトランジスタのベー
ス−エミッタ間電圧として作用する。したがって、ゲー
ト電流ＩG が十分な大きさに達することにより、ベース
−エミッタ間電圧Ｅ1 がｐエミッタ層１１とｎバッファ
層１２の接合部に固有の順方向電圧を超えると、アノー
ド電極１０１からｐエミッタ層１１へとアノード電流Ｉ
A が流れる。
【００６７】このアノード電流ＩA はｎｐｎトランジス
タのベース電流の増大をもたらすので、ｎｐｎトランジ
スタのコレクタ電流ＩC が増加する。その結果、ｐｎｐ
トランジスタのベース電流が増加するので、アノード電
流ＩA が一層増加する。すなわち、２つのトランジスタ
の正帰還作用によって、アノード電流ＩA は上昇の一途
を辿り、最終的にＧＴＯ１００は導通する。すなわちＧ
ＴＯ１００はターンオンに至る。
【００６８】ＧＴＯ１００は、ＧＴＯ５０にあたかも付
加抵抗Ｒ1 が付加された構造を有しており、このことに
由来して、ベース−エミッタ間電圧Ｅ1 はＧＴＯ５０に
同一のコレクタ電流ＩC が流れたときのベース−エミッ
タ間電圧Ｅ0 よりも高い。すなわち、ＧＴＯ５０がター
ンオンするのに必要なコレクタ電流ＩC よりも、Ｒ0／
（Ｒ0 ＋Ｒ1 ）の比だけ小さいコレクタ電流ＩC によっ
て、ｐエミッタ層１１からｎバッファ層１２への正孔の
注入が開始され、その結果アノード電流ＩA が流れ始め
る。
【００６９】したがって、ＧＴＯ５０に比べて、Ｒ0 ／
（Ｒ0 ＋Ｒ1 ）の比だけ小さいゲート電流ＩG でＧＴＯ
１００がターンオンする。すなわち、ＧＴＯ１００では
従来装置であるＧＴＯ５０に比べて、付加抵抗Ｒ1 が付
加されている分だけゲートトリガ電流ＩGTが小さくなっ
ている。付加抵抗Ｒ1 を大きく設定すれば、それに応じ
てゲートトリガ電流ＩGTは減少する。
【００７０】このように、ＧＴＯ１００では、シート抵
抗Ｒ0 の大きさを変えることなく、ゲートトリガ電流Ｉ
GTを低く抑えることができる。このため、ＧＴＯ１００
では、耐圧およびオン抵抗の改善と、ターンオン損失お
よびｄｉ／ｄｔ耐量の改善とが両立的に実現する。
【００７１】＜2-3.実証試験＞ＧＴＯ１００について、
付加抵抗Ｒ1 の大きさとゲートトリガ電流ＩGTとの関係
を実証するための試験を行った。試験に供されたＧＴＯ
１００では、ＧＴＯの直径は８６ｍｍであり、ｎバッフ
ァ層１２と付加抵抗層１０４との接触面積Ｓは、ｐエミ
ッタ層１１と付加抵抗層１０４との接触面積の２１％で
ある。付加抵抗層１０４の厚さｔを変えることによっ
て、様々な大きさの付加抵抗Ｒ1 を有するＧＴＯ１００
を準備した。
【００７２】実証試験の結果を図６および図７に示す。
これらの図６および図７は、付加抵抗Ｒ1 とシート抵抗
Ｒ0 の比率Ｒ1 ／Ｒ0 へのゲートトリガ電流ＩGTの依存
性を示すグラフである。また、ターンオフにともなう電
力損失、すなわちターンオフ損失の実測値も併せて示
す。抵抗比Ｒ1 ／Ｒ0 がゼロであるＧＴＯ１００は、付
加抵抗層１０４を備えておらず、ＧＴＯ５０と同一構造
である。
【００７３】図６のグラフに示すように、抵抗比Ｒ1 ／
Ｒ0 がゼロである場合、すなわち付加抵抗層１０４が設
けられない場合には、ゲートトリガ電流ＩGTが大きすぎ
るために、実測条件の下ではターンオンには至らなかっ
た。このときのターンオン電流は、少なくとも１０Ａ以
上であると見積もられる。また、図６および図７に示す
ように、抵抗比Ｒ1 ／Ｒ0 が増加するのにともない、ゲ
ートトリガ電流ＩGTは減少する。特に、抵抗比Ｒ1 ／Ｒ
0 が値「１」であっても、ゲートトリガ電流ＩGTは既に
ｎバッファ層１２が設けられない従来のＧＴＯに相当す
る約５Ａ程度の実用的な値にまで低減される。
【００７４】すなわち試験の結果は、付加抵抗層１０４
によってゲートトリガ電流ＩGTが低減されるという上述
の効果を実証している。ゲートトリガ電流ＩGTが低減さ
れれば、それにともなってターンオン損失は減少する。
一方、図６および図７に示すように、ターンオフにとも
なう電力損失、すなわちターンオフ損失は、抵抗比Ｒ1
／Ｒ0 の増加にともなって増加する。ただし、図７に示
すように、抵抗比Ｒ1／Ｒ0 の増加にともなうターンオ
フ損失の増加率は、ゲートトリガ電流ＩGTの減少率より
は小さい。すなわち、ターンオフ損失の変化はゲートト
リガ電流ＩGTの変化よりも緩やかである。
【００７５】ターンオン損失の低減効果を考慮すれば、
ゲートトリガ電流ＩGTが低いほど好ましい。したがっ
て、ターンオン損失を低減するという要請からは、抵抗
比Ｒ1／Ｒ0 をできるだけ高く設定することが望まれ
る。ターンオン損失の低減効果を実効あるものにするた
めには、抵抗比Ｒ1 ／Ｒ0 は値「１」以上であることが
望ましい。一方、抵抗比Ｒ1 ／Ｒ0 の増加にともなっ
て、ターンオフ損失が緩やかとはいえ増加傾向を示すの
で、ターンオフ損失から抵抗比Ｒ1 ／Ｒ0 の好ましい上
限が規定される。ターンオフ損失における実用的な上限
から、抵抗比Ｒ1 ／Ｒ0 は、値「５」以下であることが
望ましいといえる。すなわち、抵抗比Ｒ1 ／Ｒ0 は、お
およそ１ないし５の範囲にあることが望ましいと結論さ
れる。
【００７６】＜2-4.第１実施例の変形例＞上述したＧＴ
Ｏ１００では、ｎエミッタ層１５は、図３あるいは図４
の平面図に示したように放射状に配設されていた。この
ように放射状に配設する代わりに、図８の平面図に示す
ように、ｎエミッタ層１５を例えば互いに平行に配設し
てもよい。このとき、付加抵抗層１０４もｎエミッタ層
１５の直下に位置するように互いに平行に配設される。
ｎエミッタ層１５と付加抵抗層１０４とがこのように配
設されても、上述のＧＴＯ１００と同様に、ゲートトリ
ガ電流ＩGTおよびターンオン損失の低減効果を奏する。
【００７７】＜３．第２実施例＞つぎに、この発明の第
２実施例のＧＴＯについて説明する。図９は、この実施
例のＧＴＯにおけるＸ−Ｘ切断線（図３）に沿った断面
図である。
【００７８】このＧＴＯ２００では、ｎバッファ層２１
２は、ゲート電極３の直下に相当する部位において、略
円盤状のシリコン半導体基体２６０の下主面に選択的に
露出している。そして、ｎ型不純物をドーピングしたポ
リシリコン膜で構成される付加抵抗層２０４が半導体基
体２６０の下主面に付加的に形成され、しかもｎバッフ
ァ層２１２の露出面の全面と、これに隣接するｐエミッ
タ層２１１の下面の一部領域とに跨って接続されてい
る。
【００７９】アノード電極２０１はｐエミッタ層２１１
の下面に接続されるとともに、付加抵抗層２０４にも接
続されており、ｎバッファ層２１２とアノード電極２０
１とは、付加抵抗層２０４を介して互いに接続されてい
る。なお、アノード電極２０１とｐエミッタ層２１１お
よび付加抵抗層２０４との間の接続は、オーミック接触
によって実現されている。
【００８０】図１０は、ＧＴＯ２００の平面図であり、
特にｎエミッタ層１５と付加抵抗層２０４とが重ねて描
かれている。この図１０および前述の図９からわかるよ
うに、付加抵抗層２０４は、ＧＴＯ１００の付加抵抗層
１０４とは異なり、ｎエミッタ層１５の直下ではなくゲ
ート電極３の直下に配設されている。このように、付加
抵抗層２０４とｎバッファ層２１２との接続部分が、ゲ
ート電極３の直下に設けられているために、ｐエミッタ
層２１１におけるｎエミッタ層１５の直下に相当する部
分からの正孔の注入が容易であるという利点が得られ
る。このことは、ターンオン時間の低減につながり、そ
の結果、ターンオン損失の一層の低減をもたらす。
【００８１】以上に述べたＧＴＯ２００では、ｎエミッ
タ層１５は、図３あるいは図１０の平面図に示したよう
に放射状に配設されていた。このように放射状に配設す
る代わりに、図１１の平面図に示すように、ｎエミッタ
層１５を例えば互いに平行に配設してもよい。このと
き、付加抵抗層２０４もゲート電極３の直下に位置する
ように互いに平行に配設される。ｎエミッタ層１５と付
加抵抗層２０４とがこのように配設されても、ＧＴＯ２
００と同様の効果を奏する。
【００８２】＜４．第３実施例＞つぎに、この発明の第
３実施例のＧＴＯについて説明する。図１２は、この実
施例のＧＴＯにおけるＸ−Ｘ切断線（図３）に沿った断
面図である。
【００８３】このＧＴＯ３００では、付加抵抗層３０４
が形成される前には、ｎバッファ層３１２は、ゲート電
極３の直下に相当する部位において、略円盤形状のシリ
コン半導体基体３６０の下主面に選択的に露出するよう
に形成されている。そして、この半導体基体３６０の下
主面に高濃度のｎ型不純物を選択的に拡散することによ
って付加抵抗層３０４が形成されている。この付加抵抗
層３０４は、ｎバッファ層３１２の露出面の全面と、こ
れに隣接するｐエミッタ層３１１の下面の一部領域とに
跨って形成されている。付加抵抗層３０４におけるｎ型
不純物の濃度は、ｎバッファ層３１２におけるよりも高
い。
【００８４】アノード電極３０１は、付加抵抗層３０４
の下面の一部とｐエミッタ層３１１の下面とに接続する
ように、半導体基体３６０の下主面に形成されている。
アノード電極３０１の端部は、ｐエミッタ層３１１の端
部からは後退した位置にある。このため、ｎバッファ層
３１２とアノード電極３０１とは、付加抵抗層３０４の
横方向抵抗を介して互いに接続されている。すなわち、
付加抵抗層３０４の横方向抵抗が、ｎバッファ層３１２
とアノード電極３０１との間に介在する付加抵抗Ｒ1 を
構成する。
【００８５】このように、ＧＴＯ３００では、付加抵抗
層３０４の横方向抵抗を利用するので、付加抵抗層３０
４を薄く設定することによって高い付加抵抗Ｒ1 を容易
に得ることができる。しかも、付加抵抗層３０４では不
純物を高濃度に含んでいるので、付加抵抗層３０４の厚
さを薄く設定することによって、実用的に要求される付
加抵抗Ｒ1 の値が得られる。また、アノード電極３０１
の端部のｐエミッタ層３１１の端部からの後退距離Ｌ
（図１２）が大きいほど付加抵抗Ｒ1 が高くなる。した
がって、この後退距離Ｌを調節することによって、付加
抵抗Ｒ1 の大きさを微妙に調整することも可能である。
すなわち、この実施例のＧＴＯでは、所望の大きさの付
加抵抗Ｒ1 を容易に得ることができるという利点があ
る。
【００８６】＜５．第４実施例＞つぎに、この発明の第
４実施例のＧＴＯについて説明する。図１３は、この実
施例のＧＴＯにおけるＸ−Ｘ切断線（図３）に沿った断
面図である。このＧＴＯ４００は、第２実施例のＧＴＯ
２００の変形である。すなわち、ＧＴＯ２００と同様
に、シリコン半導体基体２６０の下主面に、ｎ型不純物
をドーピングしたポリシリコン膜で構成される付加抵抗
層４０４が付加的に形成され、しかもｎバッファ層２１
２の下面の全面と、これに隣接するｐエミッタ層２１１
の下面の一部領域とに跨って接続されている。
【００８７】アノード電極４０１は、付加抵抗層４０４
の下面の一部と一側面、およびｐエミッタ層３１１の下
面における付加抵抗層４０４に覆われない部分とに接続
するように形成されている。アノード電極４０１の端部
は、ｐエミッタ層２１１の端部からは後退した位置にあ
る。このため、ｎバッファ層２１２とアノード電極４０
１とは、付加抵抗層４０４の横方向抵抗を介して互いに
接続されている。すなわち、付加抵抗層４０４の横方向
抵抗が、ｎバッファ層２１２とアノード電極４０１との
間に介在する付加抵抗Ｒ1 を構成する。
【００８８】このように、ＧＴＯ４００では、付加抵抗
層４０４の横方向抵抗を利用するので、付加抵抗層４０
４を薄く設定することによって高い付加抵抗Ｒ1 を容易
に得ることができる。また、アノード電極４０１の端部
のｐエミッタ層２１１の端部からの後退距離Ｌ（図１
３）が大きいほど付加抵抗Ｒ1 が高くなる。したがっ
て、この後退距離Ｌを調節することによって、付加抵抗
Ｒ1 の大きさを微妙に調整することも可能である。すな
わち、この実施例のＧＴＯでは、所望の大きさの付加抵
抗Ｒ1 を容易に得ることができるという利点がある。
【００８９】＜６．第５実施例＞つぎに、この発明の第
５実施例のＧＴＯについて説明する。図１４は、この実
施例のＧＴＯにおけるＸ−Ｘ切断線（図３）に沿った断
面図である。このＧＴＯ５００は、第４実施例のＧＴＯ
４００の変形である。
【００９０】ＧＴＯ５００では、略円盤状のシリコン半
導体基体５６０の下主面に、例えば選択的なエッチング
処理を施すことによって、下主面が選択的に一定深さだ
け除去されている。選択的に除去される領域は、ｎバッ
ファ層５１２の下面の全面と、これに隣接するｐエミッ
タ層５１１の下面の一部領域とに跨っている。そして、
選択的に除去されたこの領域に、ｎ型不純物をドーピン
グしたポリシリコン膜で構成される付加抵抗層５０４が
付加的に形成され、ｎバッファ層５１２の下面の全面
と、これに隣接するｐエミッタ層５１１の下面の一部領
域とに接続されている。
【００９１】付加抵抗層５０４の厚さは、半導体基体５
６０の下主面における除去された領域の深さに一致する
ように設定される。このため、付加抵抗層５０４の下面
は、ｐエミッタ層５１１の下面と同一平面上に位置す
る。アノード電極５０１は、付加抵抗層５０４の下面の
一部と一側面、およびｐエミッタ層５１１の下面におけ
る付加抵抗層５０４に覆われない部分とに接続するよう
に形成されている。アノード電極５０１の端部は、ｐエ
ミッタ層５１１の端部からは後退した位置にある。
【００９２】このため、ｎバッファ層５１２とアノード
電極５０１とは、付加抵抗層５０４の横方向抵抗を介し
て互いに接続されている。すなわち、付加抵抗層５０４
の横方向抵抗が、ｎバッファ層５１２とアノード電極５
０１との間に介在する付加抵抗Ｒ1 を構成する。このよ
うに、ＧＴＯ５００では、付加抵抗層５０４の横方向抵
抗を利用するので、ＧＴＯ４００と同様に、所望の大き
さの付加抵抗Ｒ1 を容易に得ることができるという利点
がある。
【００９３】しかも、付加抵抗層５０４の下面は、ｐエ
ミッタ層５１１の下面と同一平面上に位置するので、ア
ノード電極５０１を均等な厚さで形成しても下面に突起
部が現れない。このため、例えば図２に示した圧接型の
装置１７０にＧＴＯ５００を適用した場合においても、
熱緩衝板１７１はアノード電極５０１の略全面にわたっ
て当接する。このため、図１５の正面断面図に示される
ように、熱緩衝板１７１とアノード電極５０１の間に作
用する押圧力によってアノード電極５０１の局部に応力
が集中するのを回避することができる。
【００９４】すなわち、ＧＴＯ５００では、過度な応力
による破損が防止されるという利点がある。図１５に示
すように、もう一方の熱緩衝板１７２は、半導体基体５
６０の上主面から突起して設けられるカソード電極２に
押圧力を付与する。しかしながら、付加抵抗層５０４の
幅はｎエミッタ層１５の幅に比べると、通常ははるかに
小さいので、付加抵抗層５０４にともなう突起部がアノ
ード電極５０１に現れないことによって、ＧＴＯ５００
に作用する応力は著しく低減される。
【００９５】また、アノード電極５０１に突起部が現れ
ないことは、応力集中の回避だけでなく、熱緩衝板１７
１とアノード電極５０１の間における電気的および熱的
接触の向上をももたらす。このため、それらの部材間の
接触部における発熱が低減されるとともに、ＧＴＯ５０
０発生する様々な種類の損失熱の放熱特性も良好である
という利点が得られる。
【００９６】なお、この実施例のＧＴＯ５００は第４実
施例の変形として、付加抵抗層５０４が横方向抵抗を利
用するように構成されているが、縦方向抵抗を利用する
第２実施例、さらに付加抵抗層１０４がｎエミッタ層１
５の直下に配置される第１実施例の変形として実施して
もよい。すなわち、第１または第２実施例のＧＴＯにお
いて、半導体基体の下主面を選択的に除去し、この除去
された領域に付加抵抗層１０４、２０４をその下面が半
導体基体の下主面と同一平面をなすように形成してもよ
い。このように構成しても、この実施例のＧＴＯ５００
と同様に、応力集中の回避効果、熱的および電気的接触
の改善効果が得られる。
【００９７】また、付加抵抗層５０４の下面はｐエミッ
タ層５１１の下面よりも上方に後退していてもよい。す
なわち、付加抵抗層５０４の下面はｐエミッタ層５１１
の下面よりも外部へ突出していなければよい。このとき
にも、ＧＴＯ５００と同様の効果を奏する。
【００９８】さらに、例えば第１実施例などにおいて、
付加抵抗層１０４の厚さをｐエミッタ層１１と接続する
領域において厚く設定し、付加抵抗層１０４と接続する
部位において薄く設定することによって、付加抵抗層１
０４と接続する部位が突出しないように構成してもよ
い。このときにも、ＧＴＯ５００と同様の効果を奏す
る。
【００９９】＜７．第６実施例＞つぎに、この発明の第
６実施例のＧＴＯについて説明する。図１６は、この実
施例のＧＴＯにおけるＸ−Ｘ切断線（図３）に沿った断
面図である。このＧＴＯ６００は、第５実施例のＧＴＯ
５００の変形である。
【０１００】ＧＴＯ６００では、ＧＴＯ５００と同様
に、略円盤状のシリコン半導体基体６６０の下主面が選
択的に除去され、しかも下面が半導体基体６６０の下主
面と一致するように付加抵抗層６０４が形成される。し
かしながら、ＧＴＯ１００では、不純物を含む付加抵抗
層６０４が、ポリシリコン層として形成されるのではな
く、エピタキシャル成長によって形成されている点が、
ＧＴＯ５００とは特徴的に異なる。
【０１０１】このため、付加抵抗層６０４に含まれる不
純物は、エピタキシャル成長する過程で同時に導入され
る。その結果、ｎバッファ層５１２における不純物濃度
の影響を受け難いのに加えて、不純物の導入量を広く所
望通りに選択できるという利点がある。すなわち、所望
の付加抵抗Ｒ1 の値が広い範囲で容易に得られるという
利点がある。
【０１０２】なお、この実施例のＧＴＯ６００は第５実
施例の変形としての例を示したが、第１、第２、または
第４実施例においても、付加抵抗層をポリシリコンで構
成する代わりに、エピタキシャル成長によって形成して
もよい。この場合にも、この実施例のＧＴＯ６００と同
様に、所望の付加抵抗Ｒ1 の値が広い範囲で容易に得ら
れるという効果を奏する。
【０１０３】＜８．第７実施例＞つぎに、この発明の第
７実施例のＧＴＯについて説明する。図１７は、この実
施例のＧＴＯにおけるＸ−Ｘ切断線（図３）に沿った断
面図である。
【０１０４】このＧＴＯ７００では、第５実施例のＧＴ
Ｏ５００と同様に、略円盤状のシリコン半導体基体７６
０の下主面が選択的に除去されている。選択的に除去さ
れた領域はゲート電極３の直下に位置するとともに、ｎ
バッファ層５１２の下面の全面と、これに隣接するｐエ
ミッタ層５１１の下面の一部領域とに跨っている。そし
て、選択的に除去されたこの領域に露出するｐエミッタ
層５１１とｎバッファ層５１２の接合部およびその近傍
が、例えば酸化膜などの絶縁膜７０５で覆われている。
【０１０５】ｎバッファ層５１２の下面における絶縁膜
７０５で覆われない領域には、アルミニウムを主材料と
する電極７０６が接続されている。また、アノード電極
７０１は、ｐエミッタ層５１１の下面における絶縁膜７
０５で覆われない領域に接続されるとともに、電極７０
６との間には空隙が設けられている。この空隙には、例
えばポリシリコンで構成される膜状の付加抵抗層７０４
が形成されており、この付加抵抗層７０４はアノード電
極７０１と電極７０６の双方に接続されている。
【０１０６】このため、ｎバッファ層５１２とアノード
電極７０１とは、付加抵抗層７０４の横方向抵抗を介し
て互いに接続されている。すなわち、付加抵抗層７０４
の横方向抵抗が、ｎバッファ層５１２とアノード電極７
０１との間に介在する付加抵抗Ｒ1 を構成する。
【０１０７】このように、ＧＴＯ７００では、付加抵抗
層７０４の横方向抵抗を利用するので、膜状の付加抵抗
層７０４を薄く設定することによって高い付加抵抗Ｒ1
を容易に得ることができる。また、アノード電極７０１
と電極７０６の間の空隙の幅を調節することによって、
付加抵抗Ｒ1 の大きさを微妙に調整することも可能であ
る。すなわち、この実施例のＧＴＯでは、所望の大きさ
の付加抵抗Ｒ1 を容易に得ることができるという利点が
ある。
【０１０８】なお絶縁膜７０５は、付加抵抗層７０４と
ｐエミッタ層５１１およびｎバッファ層５１２の間を電
気的に絶縁することによって、付加抵抗層７０４の横方
向抵抗の利用を可能にするとともに、接合部の保護機能
をも兼ねている。
【０１０９】＜９．第８実施例＞つぎに、この発明の第
８実施例のＧＴＯについて説明する。図１８は、この実
施例のＧＴＯ８００の平面図であり、特にｎエミッタ層
１５と付加抵抗層８０４とが重ねて描かれている。この
ＧＴＯ８００では、付加抵抗層８０４が半導体基体の円
周に沿った同心円の帯状に、しかもｎエミッタ層１５と
その中央部付近で交差するように配設されている点が、
他の実施例とは特徴的に異なる。このため、ｎエミッタ
層１５の直下でしかも中央部付近には付加抵抗層８０４
が必ず配置されているので、第１実施例のＧＴＯ１００
と同様に、ターンオフ時の電流集中が防止される。
【０１１０】また、放射状に形成されるｎエミッタ層１
５とは直交するように付加抵抗層８０４が形成されてい
るので、ｎエミッタ層１５と付加抵抗層８０４の間の位
置合わせを精密に行わなくてもｎエミッタ層１５の直下
でしかも中央部付近に付加抵抗層８０４を容易に形成す
ることができる。すなわち、これらを形成するためのマ
スクパターンの位置合わせに、厳しい精度が要求されな
いという利点がある。
【０１１１】なお、図３あるいは図１８の平面図に示し
たように、ｎエミッタ層１５を放射状に配設する代わり
に、図１９の平面図に示すように、例えば互いに平行に
配設してもよい。このときには、付加抵抗層８０４も各
ｎエミッタ層１５に直交する帯状に配設するとよい。ｎ
エミッタ層１５と付加抵抗層８０４とがこのように配設
されても、ＧＴＯ８００と同様の効果を奏する。
【０１１２】＜１０．第９実施例＞つぎに、この発明の
第９実施例のＧＴＯについて説明する。図２０は、この
実施例のＧＴＯにおけるＹ−Ｙ切断線（図３）に沿った
断面図である。また、図２１および図２２は、それぞれ
このＧＴＯにおけるＸ−Ｘ切断線（図３、図２０）およ
びＺ−Ｚ切断線（図３、図２０）に沿った断面図であ
る。また図２３は、この実施例のＧＴＯの平面図であ
り、特にｎエミッタ層１５と後述する付加抵抗層９０４
とが重ねて描かれている。これらの図を参照しつつ、こ
の実施例のＧＴＯの構成と動作を説明する。
【０１１３】このＧＴＯ９００では、略円盤状のシリコ
ン半導体基体９６０の下主面に、高濃度のｎ型不純物を
選択的に導入することによって、付加抵抗層９０４がｎ
++半導体層として選択的に形成されている。この付加抵
抗層９０４は、ｎエミッタ層１５の長手方向に沿って延
びた島状に形成されている。ｎエミッタ層１５の中央部
の直下に相当する部位Ｕにおいて付加抵抗層９０４の上
面とｎバッファ層９１２の下面とが接続されている。こ
の接続部Ｕを除いた付加抵抗層９０４の上面および側面
は、隣接するｐエミッタ層９１１に包囲されている。ｎ
バッファ層９１２との接続部は付加抵抗層９０４の中央
部に位置する。
【０１１４】また、半導体基体９６０の下主面には、両
端部Ｖ1 、Ｖ2 を除く付加抵抗層９０４の下面を覆うよ
うに絶縁膜９０５が選択的に形成されている。絶縁膜９
０５は、例えば酸化膜で構成される。アノード電極９０
１は、半導体基体９６０の下主面に露出するｐエミッタ
層９１１の下面に接続されるとともに、付加抵抗層９０
４の下面の中の絶縁膜９０５に覆われない部分、すなわ
ち両端部Ｖ1 、Ｖ2 に接続されている。すなわち、アノ
ード電極９０１とｐエミッタ層９１１とは、付加抵抗層
９０４を介して接続されている。なお、アノード電極９
０１と、ｐエミッタ層９１１および付加抵抗層９０４と
の間の接続は、オーミック接触によって実現されてい
る。
【０１１５】ＧＴＯ９００は、以上のように構成される
ので、付加抵抗層９０４における中央部Ｕと両端部
Ｖ1 、Ｖ2 との間の横方向抵抗が、ｎバッファ層９１２
とアノード電極９０１との間に介在する付加抵抗Ｒ1 を
構成する。このため、付加抵抗層９０４を薄く設定する
ことによって高い付加抵抗Ｒ1 を容易に得ることができ
る。しかも、付加抵抗層９０４では不純物を高濃度に含
んでいるので、付加抵抗層９０４の厚さを薄く設定する
ことによって、実用的に要求される付加抵抗Ｒ1 の値が
得られる。
【０１１６】また、付加抵抗層９０４におけるｎバッフ
ァ層９１２との接続部Ｕとアノード電極９０１との接続
部Ｖ1 、Ｖ2 の間の長手方向に沿った距離Ｍ（図２０）
が大きいほど付加抵抗Ｒ1 が高くなる。したがって、こ
の距離Ｍを調節することによって、付加抵抗Ｒ1 の大き
さを微妙に調整することも可能である。しかも、付加抵
抗層９０４がエミッタ層１５の長手方向に沿って延びる
ように形成されているので、距離Ｍの値の設定範囲が広
いという利点がある。このため、付加抵抗Ｒ1の値を広
い範囲で調整することが可能である。
【０１１７】一般にターンオフ時には、ｐエミッタ層か
らの電流はｎエミッタ層１５の中心部に集中し易く、そ
のことがターンオフ時の損失を高める一因となってい
る。しかしながら、ＧＴＯ９００ではｎ++半導体層であ
る付加抵抗層９０４が接続部Ｕにおいてｎエミッタ層１
５の中央部の直下に現れるので、第１実施例と同様に、
ターンオフ時の電流の集中が緩和される。
【０１１８】なお、図３あるいは図２３の平面図に示し
たように、ｎエミッタ層１５を放射状に配設する代わり
に、図２４の平面図に示すように、例えば互いに平行に
配設してもよい。このときには、付加抵抗層９０４も各
ｎエミッタ層１５に沿って、互いに平行に配設するとよ
い。ｎエミッタ層１５と付加抵抗層９０４とがこのよう
に配設されても、ＧＴＯ９００と同様の効果を奏する。
【０１１９】＜１１．第１０実施例＞つぎに、この発明
の第１０実施例のＧＴＯについて説明する。図２５は、
この実施例のＧＴＯ１０００の平面図であり、特にｎエ
ミッタ層１５と付加抵抗層１００４とが重ねて描かれて
いる。このＧＴＯ１０００は、第９実施例におけるＧＴ
Ｏ９００の変形である。
【０１２０】このＧＴＯ１０００では、ｎ++半導体層と
して形成される付加抵抗層１００４が、ｎエミッタ層１
５の直下に配設される代わりに、ゲート電極３の直下に
配設されている点が第９実施例とは特徴的に異なる。そ
の結果、付加抵抗層１００４におけるｎバッファ層９１
２との接続部Ｕとアノード電極９０１との接続部Ｖ1、
Ｖ2 は、ともにゲート電極３の直下に位置する。
【０１２１】このように、付加抵抗層１００４とｎバッ
ファ層９１２との接続部Ｕが、ゲート電極３の直下に設
けられているために、第２実施例と同様に、ｐエミッタ
層９１１におけるｎエミッタ層１５の直下に相当する部
分からの正孔の注入が容易であるという利点が得られ
る。
【０１２２】なお、図３あるいは図２５の平面図に示し
たように、ｎエミッタ層１５を放射状に配設する代わり
に、図２６の平面図に示すように、例えば互いに平行に
配設してもよい。このときには、付加抵抗層１００４も
各ｎエミッタ層１５に平行に配設するとよい。ｎエミッ
タ層１５と付加抵抗層１００４とがこのように配設され
ても、ＧＴＯ１０００と同様の効果を奏する。
【０１２３】また、図２７の平面図に示すように、付加
抵抗層１００４をｎエミッタ層１５の直下に相当する領
域を包囲するように形成してもよい。この例では、付加
抵抗層１００４は、ゲート電極３の直下に相当する領域
の略全面にわたって形成される。付加抵抗層１００４に
おけるｎバッファ層９１２との接続部Ｕとアノード電極
９０１との接続部Ｖ1 、Ｖ2 は、図２５と同様に、互い
に距離をもって離間配置される。この様に構成しても、
図２５の構成例と同様の効果を奏する。
【０１２４】＜１２．第１１実施例＞つぎに、この発明
の第１１実施例のＧＴＯについて説明する。図２８は、
この実施例のＧＴＯ１１００の平面図であり、特にｎエ
ミッタ層１５と付加抵抗層１１０４とが重ねて描かれて
いる。このＧＴＯ１１００も、第９実施例におけるＧＴ
Ｏ９００の変形である。
【０１２５】このＧＴＯ１１００では、半導体基体の下
主面へのｎバッファ層の露出面１１１２ａが半導体基体
の円周に沿って同心円状に、しかもｎエミッタ層１５と
その中央部付近で交差するように配設されている点が、
第９実施例のＧＴＯ９００とは特徴的に異なる。付加抵
抗層９０４は、第９実施例と同様に、ｎエミッタ層１５
の直下に、その長手方向に沿って配設されている。この
ため、付加抵抗層９０４におけるｎバッファ層との接続
部Ｕは、第９実施例と同様にｎエミッタ層１５の中央部
付近の直下に位置する。このため、ターンオフ時におけ
る電流集中の防止効果が得られる。
【０１２６】また、放射状に形成される付加抵抗層９０
４と直交する帯状にｎバッファ層の露出面１１１２ａが
形成されているので、付加抵抗層９０４と露出面１１１
２ａの間の位置合わせを精密に行わなくても、接続部Ｕ
を容易に形成することができる。すなわち、マスクパタ
ーンの位置合わせに、厳しい精度が要求されないという
利点がある。
【０１２７】なお、図３あるいは図２８の平面図に示し
たように、ｎエミッタ層１５を放射状に配設する代わり
に、図２９の平面図に示すように、例えば互いに平行に
配設してもよい。このときには、ｎバッファ層の露出面
１１１２ａも各ｎエミッタ層１５に直交する帯状に配設
するとよい。ｎエミッタ層１５と露出面１１１２ａとが
このように配設されても、ＧＴＯ１１００と同様の効果
を奏する。
【０１２８】＜１３．第１２実施例＞以下では、この発
明のＧＴＯの製造に適した製造方法例について説明す
る。図３０〜図３６は、この実施例の製造方法を示す製
造工程図である。この実施例の方法は、第３実施例のＧ
ＴＯ３００を製造するのに適している。
【０１２９】ＧＴＯ３００を製造するには、まず図３０
に示すように、ｎ型不純物を含む円盤状のシリコン半導
体基体１２０１を準備する。
【０１３０】つぎに、図３１に示すように、半導体基体
１２０１の上面にｐ型不純物を導入することによって、
半導体基体１２０１を、ｎベース層１３の上にｐベース
層１４が積層された構造にする。
【０１３１】つぎに、図３２に示すように、ｎベース層
１３の下面にｎ型不純物を高濃度に導入することによっ
て、ｎバッファ層３１２を形成する。
【０１３２】つぎに、図３３に示すように、ｐベース層
１４の上面に選択的にｎ型不純物を導入することによっ
て、ｎエミッタ層１５を形成する。ｎエミッタ層１５
は、ｐベース層１４の上面に沿った一方向（図３３の紙
面に垂直な方向）に延びた形状に形成される。
【０１３３】つぎに、図３４に示すように、ｎバッファ
層３１２の下面に選択的にｐ型不純物を導入することに
よって、ｐエミッタ層３１１を形成する。ｐエミッタ層
３１１は、半導体基体１２０１の下主面におけるｎエミ
ッタ層１５の直下に相当する領域を覆うように形成され
る。その結果、ｎバッファ層３１２は、ｎエミッタ層１
５の直下に相当する領域から外れた部位において半導体
基体１２０１の下主面に選択的に露出する。
【０１３４】つぎに、図３５に示すように、高濃度のｎ
型不純物を半導体基体１２０１の下主面に選択的に導入
することによって、ｎ++半導体層としての付加抵抗層３
０４を形成する。付加抵抗層３０４は、ｎバッファ層３
１２の露出面の全面と、これに隣接するｐエミッタ層３
１１の下面の一部領域とに跨って形成される。
【０１３５】高濃度のｎ型不純物の導入するためには、
半導体基体１２０１の下主面に導入すべき領域を除いて
選択的に酸化膜を形成し、さらに、ＰＯＣｌ4 ガスを供
給しつつＣＶＤを実行することによって、リンの酸化膜
を堆積させた後、ドライブ工程を実行することによって
リンを半導体基体１２０１に拡散させる。この工程によ
って、付加抵抗層３０４を所望の程度に薄く形成するこ
とが可能である。その後、リン酸化膜および遮蔽膜とし
て使用された酸化膜を除去することによって、図３５に
示す構造の半導体基体１２０１が得られる。
【０１３６】つぎに、図３６に示すように、選択的エッ
チングを施すことによって半導体基体１２０１の上主面
を選択的に除去し、そのことによって、ｐベース層１４
の露出面をｎエミッタ層１５の上面よりも後退させる。
その結果、図１２に示した半導体基体３６０が得られ
る。
【０１３７】つぎに、図１２に戻って、半導体基体３６
０の下主面に選択的にアノード電極３０１を形成する。
アノード電極３０１は付加抵抗層３０４の下面の一部と
ｐエミッタ層３１１の下面とに接続するように形成さ
れ、しかもその端部は、ｐエミッタ層３１１の端部から
後退して位置するように形成される。また、ｎエミッタ
層１５の上面およびｐベース層１４の上面に、それぞれ
カソード電極２およびゲート電極３を形成する。以上の
工程によって、ＧＴＯ３００が完成する。
【０１３８】＜１４．第１３実施例＞つぎに、第１実施
例のＧＴＯ１００の製造に適した製造方法について説明
する。図３７〜図３９は、この実施例の製造方法を示す
製造工程図である。ＧＴＯ１００を製造するには、これ
らの図３７〜図３９に示した工程を実行するのに先だっ
て、まず図３０〜図３３の工程図に示した工程を実行す
る。
【０１３９】その後、図３７に示す工程に移行し、ｎバ
ッファ層３１２（１２）の下面に選択的にｐ型不純物を
導入することによって、ｐエミッタ層１１を形成する。
ｐエミッタ層１１は、ｎバッファ層１２が、ｎエミッタ
層１５の直下に相当する部位において半導体基体１２０
１（１６０）の下主面に選択的に露出し、しかも、ｎエ
ミッタ層１５の長手方向に沿って延びた形状に露出する
ように形成される。
【０１４０】つぎに、図３８に示すように、ｎ型不純物
をドープしたポリシリコンの付加抵抗層１０４を半導体
基体１６０の下主面に選択的に形成する。付加抵抗層１
０４はｎバッファ層１２の露出面の全面と、その周囲に
隣接するｐエミッタ層１１の下面の部分とに跨って形成
される。また、付加抵抗層１０４の形成は、ＣＶＤ（化
学気相成長法）を用いてｎ型不純物をドーピングしたポ
リシリコン膜を半導体基体１６０の下主面に形成し、そ
の後、写真製版技術によってこのポリシリコン膜を選択
的に除去することによって遂行される。したがって、所
望の形状、厚さの付加抵抗層１０４を容易に形成するこ
とができる。また、ドーピング量を調節することによっ
て付加抵抗層１０４の抵抗率を容易に設定し得る。
【０１４１】つぎに、図３９に示すように、選択的エッ
チングを施すことによって半導体基体１６０の上主面を
選択的に除去し、そのことによって、ｐベース層１４の
露出面をｎエミッタ層１５の上面よりも後退させる。
【０１４２】つぎに、図１に戻って、付加抵抗層１０４
を含めた半導体基体１６０の下面を覆うようにアノード
電極１０１を形成する。また、ｎエミッタ層１５の上面
およびｐベース層１４の上面に、それぞれカソード電極
２およびゲート電極３を形成する。以上の工程によっ
て、ＧＴＯ１００が完成する。
【０１４３】＜１５．第１４実施例＞つぎに、第２実施
例のＧＴＯ２００の製造に適した製造方法について説明
する。ＧＴＯ２００を製造するには、まず図３０〜図３
４に示した工程を実行する。
【０１４４】その後、図３５の工程を実行することなく
図４０の工程図に示す工程を実行する。すなわち、ｎ型
不純物をドーピングしたポリシリコン膜で構成される付
加抵抗層２０４を半導体基体２６０の下主面に選択的に
形成する。付加抵抗層２０４は、ｎバッファ層２１２の
露出面の全面と、これに隣接するｐエミッタ層２１１の
下面の一部領域とに跨って形成される。また、付加抵抗
層１０４の形成は、ＣＶＤ（化学気相成長法）を用いて
ｎ型不純物をドーピングしたポリシリコン膜を半導体基
体２６０の下主面に形成し、その後、写真製版技術によ
ってこのポリシリコン膜を選択的に除去することによっ
て遂行される。したがって、付加抵抗層２０４の形状、
厚さ、および抵抗率の調整が容易である。
【０１４５】その後、図３６に示した工程と同様に、選
択的エッチングを施すことによって半導体基体１６０の
上主面を選択的に除去し、そのことによって、ｐベース
層１４の露出面をｎエミッタ層１５の上面よりも後退さ
せる。
【０１４６】つぎに、図９に戻って、付加抵抗層２０４
を含めた半導体基体２６０の下面を覆うようにアノード
電極２０１を形成する。また、ｎエミッタ層１５の上面
およびｐベース層１４の上面に、それぞれカソード電極
２およびゲート電極３を形成する。以上の工程によっ
て、ＧＴＯ２００が完成する。
【０１４７】＜１６．第１５実施例＞つぎに、第４実施
例のＧＴＯ４００の製造に適した製造方法について説明
する。ＧＴＯ４００を製造する方法では、第１４実施例
で説明した方法とは、アノード電極４０１を形成する工
程が特徴的に異なる。すなわち、図１３において、アノ
ード電極４０１は、付加抵抗層４０４の全面を覆うので
はなく、付加抵抗層４０４の一部を覆うように形成さ
れ、しかもその端部はｐエミッタ層２１１の端部からは
後退して位置するように選択的に形成される。言い替え
ると、アノード電極４０１は、ｎバッファ層２１２の露
出面の周囲に離れた部分で付加抵抗層４０４と接続する
ように選択的に形成される。
【０１４８】＜１７．第１６実施例＞つぎに、第５実施
例のＧＴＯ５００の製造に適した製造方法について説明
する。ＧＴＯ５００を製造するには、まず図３０〜図３
４に示した工程を実行する。
【０１４９】その後、図３５の工程を実行することなく
図４１の工程図に示す工程を実行する。すなわち、半導
体基体５６０の下主面に選択的なエッチング処理を施す
ことによって、この下主面を選択的に一定深さだけ除去
する。選択的に除去される領域は、ｎバッファ層５１２
の下面の全面と、これに隣接するｐエミッタ層５１１の
下面の一部領域とに跨っている。
【０１５０】つぎに、図４２に示すように、半導体基体
５６０の下主面における選択的に除去された領域に、ｎ
型不純物をドーピングしたポリシリコン膜で構成される
付加抵抗層５０４を堆積させる。その結果、付加抵抗層
５０４は、ｎバッファ層５１２の露出面の全面と、これ
に隣接するｐエミッタ層５１１の下面の一部領域とに接
続される。
【０１５１】付加抵抗層５０４の形成は、ＣＶＤ（化学
気相成長法）を用いてｎ型不純物をドーピングしたポリ
シリコン膜を半導体基体５６０の下面に形成し、その
後、写真製版技術によってこのポリシリコン膜を選択的
に除去することによって遂行される。また、付加抵抗層
５０４を堆積させる厚さは、半導体基体５６０の下主面
における除去された領域の深さに一致するように調節さ
れる。このため、付加抵抗層５０４の下面は、ｐエミッ
タ層５１１の下面と同一平面上に位置する。
【０１５２】その後、図３６に示した工程と同様に、選
択的エッチングを施すことによって半導体基体５６０の
上主面を選択的に除去し、そのことによって、ｐベース
層１４の露出面をｎエミッタ層１５の上面よりも後退さ
せる。
【０１５３】つぎに、図１４に戻って、付加抵抗層５０
４の下面の一部と一側面、およびｐエミッタ層５１１の
下面における付加抵抗層５０４に覆われない部分とに接
続するように、アノード電極５０１を形成する。しか
も、アノード電極５０１は、その端部が、ｐエミッタ層
５１１の端部からは後退して位置するように形成され
る。また、ｎエミッタ層１５の上面およびｐベース層１
４の上面に、それぞれカソード電極２およびゲート電極
３を形成する。以上の工程によって、ＧＴＯ５００が完
成する。
【０１５４】＜１８．第１７実施例＞つぎに、第６実施
例のＧＴＯ６００の製造に適した製造方法について説明
する。ＧＴＯ６００を製造する方法では、第１６実施例
で説明した方法とは、付加抵抗層６０４を形成する工程
が特徴的に異なる。すなわち、図４２において、不純物
を含む付加抵抗層５０４（６０４）は、ポリシリコン層
として形成されるのではなく、エピタキシャル成長によ
って形成される。このため、付加抵抗層６０４における
不純物濃度をｎバッファ層５１２における濃度とは無関
係に設定することが容易であるとともに、付加抵抗Ｒ1
の値を広範囲に設定することができる。
【０１５５】付加抵抗層６０４をエピタキシャル成長に
よって形成するには、半導体基体の下面における付加抵
抗層６０４を形成する所定の領域を除いた領域に酸化膜
等の遮蔽膜を形成した後、ＣＶＤ等を実行すればよい。
その後、遮蔽膜は除去される。
【０１５６】＜１９．第１８実施例＞つぎに、第７実施
例のＧＴＯ７００の製造に適した製造方法について説明
する。ＧＴＯ７００を製造するには、まず図３０〜図３
４、および図４１に示した工程を順次実行する。
【０１５７】その後、図４３に示す工程に移行し、図４
１の工程で選択的に除去された領域に露出するｐエミッ
タ層５１１とｎバッファ層５１２の接合部およびその近
傍を覆うように酸化膜を堆積することによって絶縁膜７
０５を形成する。
【０１５８】その後、図３６に示した工程と同様に、選
択的エッチングを施すことによって半導体基体７６０の
上主面を選択的に除去し、そのことによって、ｐベース
層１４の露出面をｎエミッタ層１５の上面よりも後退さ
せる。
【０１５９】つぎに、図４４に示す工程に移行し、ｎバ
ッファ層５１２の下面における絶縁膜７０５で覆われな
い領域にアルミニウムを主材料とする電極７０６を形成
するとともに、ｐエミッタ層５１１の下面における絶縁
膜７０５で覆われない領域に、アノード電極７０１を形
成する。これらの電極は、絶縁膜７０５の上に空隙を有
するように互いに分離して形成される。
【０１６０】これらの電極を形成するには、例えば、半
導体基体５６０の下面全体にアルミニウム等の金属層を
堆積させ、その後、絶縁膜７０５の上に堆積する部分に
選択的エッチングを施すことによって除去するとよい。
【０１６１】つぎに、図４５に示すように、アノード電
極７０１と電極７０６の間の空隙に、不純物を含んだポ
リシリコンの膜を堆積することによって付加抵抗層７０
４を形成する。
【０１６２】つぎに、図１７に戻って、ｎエミッタ層１
５の上面およびｐベース層１４の上面に、それぞれカソ
ード電極２およびゲート電極３を形成する。以上の工程
によって、ＧＴＯ７００が完成する。
【０１６３】＜２０．第１９実施例＞つぎに、第８実施
例のＧＴＯ８００の製造に適した製造方法について説明
する。ＧＴＯ８００は、各実施例のＧＴＯを製造する方
法を基本としつつ、付加抵抗層とｎバッファ層との接続
部をｎエミッタ層１５の中央部付近においてその長手方
向に直交する帯状に形成することによって得られる。例
えば、ＧＴＯ１００を製造する第１３実施例において、
付加抵抗層１０４とｎバッファ層との接続部をｎエミッ
タ層１５に沿うように形成する代わりに、ｎエミッタ層
１５とその中央部付近において直交する帯状に形成すれ
ばよい。
【０１６４】この実施例の方法では、このように付加抵
抗層８０４がｎエミッタ層１５と直交するように形成さ
れるので、図３３の工程におけるｎエミッタ層１５を形
成するためのマスクパターンの配置と、例えば図３７の
工程におけるｐエミッタ層１１を形成するためのマスク
パターンの配置、あるいは図３８の工程における付加抵
抗層１０４を形成するためのマスクパターンの配置との
間が精密に整合しなくても、ｎエミッタ層１５の直下に
付加抵抗層１０４を容易に形成することができる。すな
わち、これらを形成するためのマスクパターンの位置合
わせに、厳しい精度が要求されないという利点がある。
【０１６５】＜２１．第２０実施例＞つぎに、第９実施
例のＧＴＯ９００の製造に適した製造方法について説明
する。図４６〜図５３は、この実施例の製造方法を示す
製造工程図である。これらの中で、図４６〜図４９は、
図２１と同様にＸ−Ｘ切断線（図３）に沿った断面図で
あり、図５０〜図５３は、図２２と同様のＺ−Ｚ切断線
（図３）に沿った断面図である。
【０１６６】ＧＴＯ９００を製造するには、これらの図
４６〜図５３に示した工程を実行するのに先だって、Ｇ
ＴＯ１００の製造方法と同様に、まず図３０〜図３３に
示す工程を実行する。
【０１６７】その後、図３７に示す工程に移行し、ｎバ
ッファ層３１２（９１２）の下面に選択的にｐ型不純物
を導入することによって、ｐエミッタ層１１（９１１）
を形成する。ｐエミッタ層９１１は、ｎバッファ層９１
２が、ｎエミッタ層１５の直下に相当する部位において
半導体基体１２０１（９６０）の下主面に選択的に露出
するように形成される。ただし、ＧＴＯ１００の製造工
程とは異なり、ｐエミッタ層９１１は、ｎバッファ層９
１２がｎエミッタ層１５の長手方向に沿って延びた形状
に露出するのではなく、ｎエミッタ層１５の中央部分の
直下に相当する部位において露出するように形成され
る。
【０１６８】つぎに、図４６と図５０とに示すように、
高濃度のｎ型不純物を半導体基体９６０の下主面に選択
的に導入することによって、ｎ++半導体層としての付加
抵抗層９０４を形成する。付加抵抗層９０４は、ｎエミ
ッタ層１５の長手方向に沿って延びた島状に形成され
る。しかも、付加抵抗層９０４はｎバッファ層９１２の
露出面を覆うように形成されるとともに、この露出面が
付加抵抗層９０４の中央部に位置するように形成され
る。その結果、ｎエミッタ層１５の中央部の直下に相当
する部位において付加抵抗層９０４の上面とｎバッファ
層９１２の下面とが接続されるとともに、この接続部を
除いた付加抵抗層９０４の上面および側面は、隣接する
ｐエミッタ層９１１に包囲される。
【０１６９】つぎに、図４７と図５１とに示すように、
両端部を除いて付加抵抗層９０４の下面を覆うように、
酸化膜を選択的に堆積させることによって絶縁膜９０５
を形成する。酸化膜を選択的に堆積するには、例えば、
半導体基体９６０の下主面に酸化膜を堆積した後に選択
的エッチングを施すことによって、この酸化膜を選択的
に除去すればよい。
【０１７０】つぎに、図４８と図５２とに示すように、
選択的エッチングを施すことによって半導体基体９６０
の上主面を選択的に除去し、そのことによって、ｐベー
ス層１４の露出面をｎエミッタ層１５の上面よりも後退
させる。
【０１７１】つぎに、図４９と図５３とに示すように、
絶縁膜９０５を含めて半導体基体９６０の下面全体にア
ルミニウムなどの導電性の金属を堆積させることによっ
て、アノード電極９０１を形成する。その結果、アノー
ド電極９０１は、ｐエミッタ層９１１の絶縁膜９０５に
覆われない部分と、絶縁膜９０５の両端部とに接続され
る。
【０１７２】つぎに、図２０〜図２２に戻って、ｎエミ
ッタ層１５の上面およびｐベース層１４の上面に、それ
ぞれカソード電極２およびゲート電極３を形成する。以
上の工程によって、ＧＴＯ９００が完成する。
【０１７３】＜２２．第２１実施例＞つぎに、第１０実
施例のＧＴＯ１０００の製造に適した製造方法について
説明する。ＧＴＯ１０００を製造するには、第２０実施
例と同様に、まず図３０〜図３３に示す工程を実行した
後に、図３７の工程を実行する代わりに、図３４の工程
を実行する。その後、図４６〜図５３に示した工程を実
行する。その際に、ｎバッファ層９１２の露出面の位置
が、第２０実施例とは異なっているが、付加抵抗層９０
４は、その中央部においてｎバッファ層９１２の露出面
を覆い、しかもｎエミッタ層１５に沿って延びた形状に
形成される。したがって、付加抵抗層９０４はｎエミッ
タ層１５の直下から外れた位置に形成される。また、絶
縁膜９０５は、両端部を除いて付加抵抗層９０４の下面
を覆うように形成される。
【０１７４】その後、アノード電極９０１、カソード電
極２、およびゲート電極３を形成することによってＧＴ
Ｏ１０００が完成する。
【０１７５】＜２３．第２２実施例＞最後に、第１１実
施例のＧＴＯ１１００の製造に適した製造方法について
説明する。ＧＴＯ１１００は、第２０実施例に示したＧ
ＴＯ９００を製造する方法を基本としつつ、半導体基体
９６０の下主面において、ｎエミッタ層１５の中央部付
近においてその長手方向に直交した帯状にｎバッファ層
９１２が露出するようにｐエミッタ層９１１を形成する
ことによって得られる。
【０１７６】このため、例えば図３７の工程におけるｐ
エミッタ層９１１を形成するためのマスクパターンの配
置と、図４６と図５０の工程における付加抵抗層９０４
を形成するためのマスクパターンの配置との間が精密に
整合しなくても、ｎバッファ層９１２と付加抵抗層９０
４との接続部を容易に形成することができる。すなわ
ち、これらを形成するためのマスクパターンの位置合わ
せに、厳しい精度が要求されないという利点がある。
【０１７７】
【発明の効果】
【０１７８】
【０１７９】
【０１８０】＜請求項１に記載の発明の効果＞ この発明のＧＴＯでは、バッファ層が設けられるので、
ＧＴＯにおける耐圧が高くしかもオン抵抗が低い。一
方、バッファ層と第１主電極とが抵抗層を介して接続さ
れているので、低いゲート電流によって第１エミッタ層
とバッファ層の間の電圧が、これらの接合部に固有の順
方向電圧を超える。すなわち、ゲートトリガ電流の値が
低減される。その結果、ターンオン損失が低減されると
ともにｄｉ／ｄｔ耐量が向上する。すなわち、この発明
のＧＴＯでは、耐圧およびオン抵抗の改善と、ターンオ
ン損失およびｄｉ／ｄｔ耐量の改善とが、両立的に実現
する。さらに、バッファ層と抵抗層とが、ゲート電極の
直下で接続されるので、第１エミッタ層における第２エ
ミッタ層の直下に相当する部分からのキャリアの注入が
容易である。その結果、ターンオン時間が短縮されるの
で、ターンオン損失が一層低減される。
【０１８１】
【０１８２】＜請求項２に記載の発明の効果＞ この発明のＧＴＯでは、バッファ層が設けられるので、
ＧＴＯにおける耐圧が高くしかもオン抵抗が低い。一
方、バッファ層と第１主電極とが抵抗層を介して接続さ
れているので、低いゲート電流によって第１エミッタ層
とバッファ層の間の電圧が、これらの接合部に固有の順
方向電圧を超える。すなわち、ゲートトリガ電流の値が
低減される。その結果、ターンオン損失が低減されると
ともにｄｉ／ｄｔ耐量が向上する。すなわち、この発明
のＧＴＯでは、耐圧およびオン抵抗の改善と、ターンオ
ン損失およびｄｉ／ｄｔ耐量の改善とが、両立的に実現
する。さらに、抵抗層が、バッファ層と第１エミッタ層
との接合部を跨いで接合部に隣接する第１エミッタ層側
の一部領域にも接続されており、しかも第１主電極は、
接合部から第１エミッタ層の側に後退した部位において
抵抗層と接続されているので、抵抗層における前記第１
エミッタ層との接続面に沿った抵抗、すなわち横方向抵
抗が、第１主電極とバッファ層の間の抵抗に寄与する。
このため、抵抗層を薄く設定することによって容易に高
い抵抗値が得られる。また、第１主電極における接合部
からの後退距離を調節することによって抵抗値を微妙に
調節することも容易である。すなわち、所望の大きさの
抵抗値を容易に得ることができる。
【０１８３】＜請求項３に記載の発明の効果＞ この発明のＧＴＯでは、抵抗層が、例えば半導体基体へ
の不純物の拡散、あるいは半導体基体の表面にエピタキ
シャル成長によって形成された等軸の半導体層から実質
的に成り、しかもバッファ層よりも高濃度に不純物を含
むので、抵抗層における抵抗率はバッファ層におけるよ
りも低い。このため、実用的に必要な抵抗値を得るのに
抵抗層を薄く設定することができる。
【０１８４】
【０１８５】
【０１８６】＜請求項４に記載の発明の効果＞ この発明のＧＴＯでは、バッファ層が設けられるので、
ＧＴＯにおける耐圧が高くしかもオン抵抗が低い。一
方、バッファ層と第１主電極とが抵抗層を介して接続さ
れているので、低いゲート電流によって第１エミッタ層
とバッファ層の間の電圧が、これらの接合部に固有の順
方向電圧を超える。すなわち、ゲートトリガ電流の値が
低減される。その結果、ターンオン損失が低減されると
ともにｄｉ／ｄｔ耐量が向上する。すなわち、この発明
のＧＴＯでは、耐圧およびオン抵抗の改善と、ターンオ
ン損失およびｄｉ／ｄｔ耐量の改善とが、両立的に実現
する。さらに、第２エミッタ層の中央部付近の直下にバ
ッファ層と抵抗層との接続部が位置するので、ターンオ
フ時における主電流の第２エミッタ層の中心部への集中
が緩和される。しかも、帯状の接続部が第２エミッタ層
と直交するので、マスクパターンの位置合わせに高い精
度が要求されないという利点がある。
【０１８７】＜請求項５に記載の発明の効果＞ この発明のＧＴＯでは、バッファ層が設けられるので、
ＧＴＯにおける耐圧が高くしかもオン抵抗が低い。一
方、バッファ層と第１主電極とが抵抗層を介して接続さ
れているので、低いゲート電流によって第１エミッタ層
とバッファ層の間の電圧が、これらの接合部に固有の順
方向電圧を超える。すなわち、ゲートトリガ電流の値が
低減される。その結果、ターンオン損失が低減されると
ともにｄｉ／ｄｔ耐量が向上する。すなわち、この発明
のＧＴＯでは、耐圧およびオン抵抗の改善と、ターンオ
ン損失およびｄｉ／ｄｔ耐量の改善とが、両立的に実現
する。さらに、抵抗層が第１主電極と導電層との間の空
隙に形成されているので、抵抗層を薄く形成することに
よって容易に高い抵抗値が得られる。また、空隙の幅を
調節することによって抵抗値を微妙に調節することも容
易である。すなわち、所望の大きさの大きさの抵抗値を
容易に得ることができる。
【０１８８】＜請求項６に記載の発明の効果＞ この発明のＧＴＯでは、バッファ層が設けられるので、
ＧＴＯにおける耐圧が高くしかもオン抵抗が低い。一
方、バッファ層と第１主電極とが抵抗層を介して接続さ
れているので、低いゲート電流によって第１エミッタ層
とバッファ層の間の電圧が、これらの接合部に固有の順
方向電圧を超える。すなわち、ゲートトリガ電流の値が
低減される。その結果、ターンオン損失が低減されると
ともにｄｉ／ｄｔ耐量が向上する。すなわち、この発明
のＧＴＯでは、耐圧およびオン抵抗の改善と、ターンオ
ン損失およびｄｉ／ｄｔ耐量の改善とが、両立的に実現
する。さらに、抵抗層が一方向に延びた形状であり、そ
の中央部においてのみバッファ層と接続し、その両端部
においてのみ第１主電極と接続されているので、抵抗層
における横方向抵抗が、第１主電極とバッファ層の間の
抵抗に寄与する。このため、抵抗層を薄く設定すること
によって容易に高い抵抗値が得られる。抵抗層の長さを
調節することによって抵抗値を微妙に調節することも容
易である。また、抵抗層がバッファ層よりも不純物を高
濃度に含む半導体層から実質的に成るので、抵抗層を薄
く設定することができる。
【０１８９】＜請求項７に記載の発明の効果＞ この発明のＧＴＯでは、第２エミッタ層の中央部付近の
直下においてバッファ層の帯状の露出面と抵抗層とが交
差するので、これらの接続部がこの部位に位置する。こ
のため、ターンオフ時における主電流の第２エミッタ層
の中心部への集中が緩和される。しかも、バッファ層の
帯状の露出面と抵抗層とが直交するように形成されるの
で、これらを形成するためのマスクパターンの位置合わ
せに高い精度が要求されないという利点がある。
【０１９０】＜請求項８に記載の発明の効果＞ この発明の製造方法では、不純物を導入した多結晶半導
体を堆積させ、その後選択的に除去することによって抵
抗層を形成するので、抵抗層の厚さおよび形状の設定が
容易である。また、化学気相成長法を用いて多結晶半導
体を堆積させるので、不純物濃度の調整が容易である。
このため、抵抗層の抵抗率を容易に調整可能である。す
なわち、この製造方法では、抵抗層における抵抗値を所
望の大きさに容易に設定し得る。
【０１９１】＜請求項９に記載の発明の効果＞ この発明の製造方法では、不純物を含む抵抗層は、エピ
タキシャル成長によって形成される。このため、抵抗層
における不純物濃度をバッファ層における濃度とは無関
係に設定することが容易である。しかも、不純物濃度を
広範囲に調整できるので、抵抗層における抵抗の値を広
範囲に設定することができる。
【０１９２】＜請求項１０に記載の発明の効果＞ この発明の製造方法では、不純物を含む抵抗層は、例え
ばリンなどの第１導電形式の不純物の酸化膜を堆積させ
た後、不純物を半導体基体に拡散させる。このため、抵
抗層を実用的に要求される程度に薄く形成することが可
能である。
【０１９３】＜請求項１１に記載の発明の効果＞ この発明の製造方法では、抵抗層とバッファ層との接続
部が第２エミッタ層と直交するように形成されるので、
第２エミッタ層を形成する位置と第１エミッタ層を選択
的に形成する位置との間が精密に整合しなくても、第２
エミッタ層の直下に抵抗層を容易に形成することができ
る。例えば、これらを形成するためのマスクパターンの
位置合わせに、厳しい精度が要求されないという利点が
ある。
【０１９４】＜請求項１２に記載の発明の効果＞ この発明の製造方法では、バッファ層が、第２エミッタ
層の略中央部の直下においてその長手方向に直交した帯
状の形状をもって半導体基体の下面に露出するように第
１エミッタ層を形成し、しかも、抵抗層を第２エミッタ
層の直下にその長手方向に沿って形成するので、第１エ
ミッタ層を形成する位置と、抵抗層を形成する位置とが
精密に整合しなくても、バッファ層と抵抗層との接続部
を容易に第２エミッタ層の略中央部の直下に設定するこ
とができる。
【図面の簡単な説明】
【図１】この発明の第１実施例のＧＴＯの断面図であ
る。
【図２】この発明の各実施例のＧＴＯが組み込まれた装
置の断面図である。
【図３】この発明の各実施例のＧＴＯの部分平面図であ
る。
【図４】この発明の第１実施例のＧＴＯの部分平面図で
ある。
【図５】この発明の第１実施例のＧＴＯの等価回路図で
ある。
【図６】この発明の第１実施例のＧＴＯの実証試験の結
果を示すグラフである。
【図７】この発明の第１実施例のＧＴＯの実証試験の結
果を示すグラフである。
【図８】この発明の第１実施例のＧＴＯの変形例の部分
平面図である。
【図９】この発明の第２実施例のＧＴＯの断面図であ
る。
【図１０】この発明の第２実施例のＧＴＯの部分平面図
である。
【図１１】この発明の第２実施例のＧＴＯの変形例の部
分平面図である。
【図１２】この発明の第３実施例のＧＴＯの断面図であ
る。
【図１３】この発明の第４実施例のＧＴＯの断面図であ
る。
【図１４】この発明の第５実施例のＧＴＯの断面図であ
る。
【図１５】この発明の第５実施例のＧＴＯの断面図であ
る。
【図１６】この発明の第６実施例のＧＴＯの断面図であ
る。
【図１７】この発明の第７実施例のＧＴＯの断面図であ
る。
【図１８】この発明の第８実施例のＧＴＯの部分平面図
である。
【図１９】この発明の第８実施例のＧＴＯの変形例にお
ける部分平面図である。
【図２０】この発明の第９実施例のＧＴＯの断面図であ
る。
【図２１】この発明の第９実施例のＧＴＯの断面図であ
る。
【図２２】この発明の第９実施例のＧＴＯの断面図であ
る。
【図２３】この発明の第９実施例のＧＴＯの部分平面図
である。
【図２４】この発明の第９実施例のＧＴＯの変形例にお
ける部分平面図である。
【図２５】この発明の第１０実施例のＧＴＯの部分平面
図である。
【図２６】この発明の第１０実施例のＧＴＯの変形例に
おける部分平面図である。
【図２７】この発明の第１０実施例のＧＴＯのもう一つ
の変形例における部分平面図である。
【図２８】この発明の第１１実施例のＧＴＯの部分平面
図である。
【図２９】この発明の第１１実施例のＧＴＯの変形例に
おける部分平面図である。
【図３０】この発明の第３実施例のＧＴＯの製造工程図
である。
【図３１】この発明の第３実施例のＧＴＯの製造工程図
である。
【図３２】この発明の第３実施例のＧＴＯの製造工程図
である。
【図３３】この発明の第３実施例のＧＴＯの製造工程図
である。
【図３４】この発明の第３実施例のＧＴＯの製造工程図
である。
【図３５】この発明の第３実施例のＧＴＯの製造工程図
である。
【図３６】この発明の第３実施例のＧＴＯの製造工程図
である。
【図３７】この発明の第１実施例のＧＴＯの製造工程図
である。
【図３８】この発明の第１実施例のＧＴＯの製造工程図
である。
【図３９】この発明の第１実施例のＧＴＯの製造工程図
である。
【図４０】この発明の第２実施例のＧＴＯの製造工程図
である。
【図４１】この発明の第５実施例のＧＴＯの製造工程図
である。
【図４２】この発明の第５実施例のＧＴＯの製造工程図
である。
【図４３】この発明の第７実施例のＧＴＯの製造工程図
である。
【図４４】この発明の第７実施例のＧＴＯの製造工程図
である。
【図４５】この発明の第７実施例のＧＴＯの製造工程図
である。
【図４６】この発明の第９実施例のＧＴＯの製造工程図
である。
【図４７】この発明の第９実施例のＧＴＯの製造工程図
である。
【図４８】この発明の第９実施例のＧＴＯの製造工程図
である。
【図４９】この発明の第９実施例のＧＴＯの製造工程図
である。
【図５０】この発明の第９実施例のＧＴＯの製造工程図
である。
【図５１】この発明の第９実施例のＧＴＯの製造工程図
である。
【図５２】この発明の第９実施例のＧＴＯの製造工程図
である。
【図５３】この発明の第９実施例のＧＴＯの製造工程図
である。
【図５４】従来のＧＴＯの断面図である。
【図５５】従来のＧＴＯの等価回路図である。
【符号の説明】
１６０、２６０、３６０、５６０、６６０、７６０、９
６０ 半導体基体 １０１、２０１、３０１、４０１、５０１、７０１、９
０１アノード電極（第１主電極） ２ カソード電極（第２主電極） １１、２１１、３１１、５１１、９１１ ｐエミッタ層
（第１エミッタ層） １３ ｎベース層（第１ベース層） １４ ｐベース層（第２ベース層） １５ ｎエミッタ層（第２エミッタ層） １２、２１２、３１２、５１２、９１２ ｎバッファ層
（バッファ層） １０４、２０４、３０４、４０４、５０４、６０４、７
０４、９０４ 付加抵抗層（抵抗層） ３ ゲート電極 ７０５、９０５ 絶縁膜 ７０６ 電極（導電層）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 徳能 太 福岡市西区今宿東一丁目１番１号 三菱 電機株式会社 福岡製作所内 (56)参考文献 特開 平４−72767（ＪＰ，Ａ) 特開 平４−124877（ＪＰ，Ａ) 特開 平５−235326（ＪＰ，Ａ) 特開 平５−291564（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/744 H01L 29/74

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基体の下面に第１主電極が接続さ
    れ上面に第２主電極が接続されており、当該半導体基体
    は、前記下面側から順に第１エミッタ層、第１ベース
    層、第２ベース層、および第２エミッタ層が互いに導電
    形式を異ならせて積層された構造を基本としつつ、前記
    第１エミッタ層と前記第１ベース層の間に、当該第１ベ
    ース層と同一導電形式の不純物を当該第１ベース層より
    も高濃度に含むバッファ層をさらに備え、しかも当該バ
    ッファ層が局部的に前記第１主電極と接続された構造の
    ゲートターンオフサイリスタにおいて、 前記半導体基体は抵抗層をさらに備え、前記バッファ層
    と前記第１主電極とが当該抵抗層を介して接続されてお
    り、前記第２ベース層に接続されるゲート電極が前記第
    １主電極に対向するように配設されており、前記バッフ
    ァ層と前記抵抗層とが、当該ゲート電極の直下において
    接続されていることを特徴とするゲートターンオフサイ
    リスタ。
  2. 【請求項２】 半導体基体の下面に第１主電極が接続さ
    れ上面に第２主電極が接続されており、当該半導体基体
    は、前記下面側から順に第１エミッタ層、第１ベース
    層、第２ベース層、および第２エミッタ層が互いに導電
    形式を異ならせて積層された構造を基本としつつ、前記
    第１エミッタ層と前記第１ベース層の間に、当該第１ベ
    ース層と同一導電形式の不純物を当該第１ベース層より
    も高濃度に含むバッファ層をさらに備え、しかも当該バ
    ッファ層が局部的に前記第１主電極と接続された構造の
    ゲートターンオフサイリスタにおいて、 前記半導体基体は抵抗層をさらに備え、前記バッファ層
    と前記第１主電極とが当該抵抗層を介して接続されてお
    り、前記バッファ層と前記第１エミッタ層との接合部
    は、前記半導体基体の前記下面に向かうように湾曲した
    部分を有しており、前記抵抗層が、前記接合部の前記部
    分を跨いで、前記第１エミッタ層側における前記接合部
    の前記部分に隣接する一部領域にも接続されており、前
    記第１主電極は、前記接合部の前記部分から前記第１エ
    ミッタ層の側に後退した部位において前記抵抗層と接続
    されている ことを特徴とするゲートターンオフサイリス
    タ。
  3. 【請求項３】 請求項２に記載のゲートターンオフサイ
    リスタにおいて、前記抵抗層が、前記バッファ層よりも
    高濃度に不純物を含み、かつ前記半導体基体 と等軸の半
    導体層から実質的に成ることを特徴とするゲートターン
    オフサイリスタ。
  4. 【請求項４】 半導体基体の下面に第１主電極が接続さ
    れ上面に第２主電極が接続されており、当該半導体基体
    は、前記下面側から順に第１エミッタ層、第１ベース
    層、第２ベース層、および第２エミッタ層が互いに導電
    形式を異ならせて積層された構造を基本としつつ、前記
    第１エミッタ層と前記第１ベース層の間に、当該第１ベ
    ース層と同一導電形式の不純物を当該第１ベース層より
    も高濃度に含むバッファ層をさらに備え、しかも当該バ
    ッファ層が局部的に前記第１主電極と接続された構造の
    ゲートターンオフサイリスタにおいて、 前記半導体基体は抵抗層をさらに備え、前記バッファ層
    と前記第１主電極とが当該抵抗層を介して接続されてお
    り、 前記第２エミッタ層が前記半導体基体の上面に沿っ
    て一方向に延びた形状に形成されており、前記バッファ
    層と前記抵抗層とが、前記第２エミッタ層の中央部付近
    の直下において当該第２エミッタ層の長手方向と直交す
    る帯状領域に沿って接続されていることを特徴とするゲ
    ートターンオフサイリスタ。
  5. 【請求項５】 半導体基体の下面に第１主電極が接続さ
    れ上面に第２主電極が接続されており、当該半導体基体
    は、前記下面側から順に第１エミッタ層、第１ベース
    層、第２ベース層、および第２エミッタ層が互いに導電
    形式を異ならせて積層された構造を基本としつつ、前記
    第１エミッタ層と前記第１ベース層の間に、当該第１ベ
    ース層と同一導電形式の不純物を当該第１ベース層より
    も高濃度に含むバッファ層をさらに備え、しかも当該バ
    ッファ層が局部的に前記第１主電極と接続された構造の
    ゲートターンオフサイリスタにおいて、 前記半導体基体は抵抗層をさらに備え、前記バッファ層
    と前記第１主電極とが当該抵抗層を介して接続されてお
    り、 前記半導体基体の表面に露出する前記バッファ層と
    前記第１エミッタ層との接合部およびその近傍にわたっ
    て絶縁膜が形成されており、当該絶縁膜の表面上におい
    て空隙をもって前記第１主電極と離れている導電層が前
    記バッファ層の表面に接続されており、しかも、前記抵
    抗層が前記空隙において前記第１主電極と前記導電層と
    を接続するように形成されていることを特徴とするゲー
    トターンオフサイリスタ。
  6. 【請求項６】 半導体基体の下面に第１主電極が接続さ
    れ上面に第２主電極が接続されており、当該半導体基体
    は、前記下面側から順に第１エミッタ層、第１ベース
    層、第２ベース層、および第２エミッタ層が互いに導電
    形式を異ならせて積層された構造を基本としつつ、前記
    第１エミッタ層と前記第１ベース層の間に、当該第１ベ
    ース層と同一導電形式の不純物を当該第１ベース層より
    も高濃度に含むバッファ層をさらに備え、しかも当該バ
    ッファ層が局部的に前記第１主電極と接続された構造の
    ゲートターンオフサイリスタにおいて、 前記半導体基体は抵抗層をさらに備え、前記バッファ層
    と前記第１主電極とが当該抵抗層を介して接続されてお
    り、 前記抵抗層が、前記バッファ層と同一導電形式の不
    純物を当該バッファよりも高濃度に含み、前記半導体基
    体の下面に一方向に延びた形状に選択的に形成された半
    導体層から実質的に成り、しかも、当該抵抗層は、その
    中央部においてのみ前記バッファ層と接続し、その両端
    部においてのみ前記第１主電極と接続されていることを
    特徴とするゲートターンオフサイリスタ。
  7. 【請求項７】 請求項６に記載のゲートターンオフサイ
    リスタにおいて、前記第２エミッタ層が前記半導体基体
    の上面に沿って一方向に延びた形状に形成されており、
    前記バッファ層が前記第２エミッタ層の中央部付近の直
    下において当該第２エミッタ層の長手方向と直交する帯
    状領域に沿って前記半導体基体の下面に露出するように
    形成されており、前記抵抗層が前記第２エミッタ層の直
    下に、しかも当該第２エミッタ層の長手方向に沿って形
    成されていることを特徴とするゲートターンオフサイリ
    スタ。
  8. 【請求項８】 第１主電極とバッファ層とが抵抗層を介
    して接続されたゲートターンオフサイリスタを製造する
    方法であって、 (a) 第１導電形式の不純物を含む半導体基体を準備する
    工程と、 (b) 前記半導体基体の上面に第２導電形式の不純物を導
    入することによって、当該半導体基体を、第１導電形式
    の第１ベース層の上に第２導電形式の第２ベース層が積
    層された構造にする工程と、 (c) 前記第１ベース層の下面に第１導電形式の不純物を
    高濃度に導入することによって、前記バッファ層を形成
    する工程と、 (d) 第２ベース層の上面に選択的に第１導電形式の不純
    物を導入することによって、第２エミッタ層を形成する
    工程と、 (e) 前記バッファ層の下面に第２導電形式の不純物を選
    択的に導入することによって、当該バッファ層が前記半
    導体基体の下面に局部的に露出するように第１エミッタ
    層を形成する工程と、 (f) 化学気相成長法によって第１導電形式の不純物を含
    む多結晶半導体膜を前記半導体基体の下面に堆積させる
    工程と、 (g) 前記多結晶半導体膜を選択的に除去し、その結果、
    前記バッファ層の露出面とその周囲に隣接する前記第１
    エミッタ層の部分とに、選択的に当該多結晶半導体膜を
    残すことによって前記抵抗層を形成する工程と、 (h) 前記抵抗層を含めて前記半導体基体の下面を覆うよ
    うに前記第１主電極を接続する工程と、 (i) 前記第２エミッタ層の上面に第２主電極を接続する
    工程と、 (j) 前記第２ベース層にゲート電極を接続する工程と、 を備えるゲートターンオフサイリスタの製造方法 。
  9. 【請求項９】 第１主電極とバッファ層とが抵抗層を介
    して接続されたゲートターンオフサイリスタを製造する
    方法であって、 (a) 第１導電形式の不純物を含む半導体基体を準備する
    工程と、 (b) 前記半導体基体の上面に第２導電形式の不純物を導
    入することによって、当該半導体基体を、第１導電形式
    の第１ベース層の上に第２導電形式の第２ベース層が積
    層された構造にする工程と、 (c) 前記第１ベース層の下面に第１導電形式の不純物を
    高濃度に導入することによって、前記バッファ層を形成
    する工程と、 (d) 第２ベース層の上面に選択的に第１導電形式の不純
    物を導入することによって、第２エミッタ層を形成する
    工程と、 (e) 前記バッファ層の下面に第２導電形式の不純物を選
    択的に導入することによって、当該バッファ層が前記半
    導体基体の下面に局部的に露出するように第１エミッタ
    層を形成する工程と、 (f) 前記バッファ層の露出面とその周囲に隣接する前記
    第１エミッタ層の部分と に選択的にエピタキシャル成長
    を行うことによって、第１導電形式の不純物を含む半導
    体膜を前記抵抗層として選択的に形成する工程と、 (h) 前記バッファ層の露出面から離れた前記抵抗層の部
    分と前記第１エミッタ層の露出面に接続するように、前
    記第１主電極を選択的に形成する工程と、 (i) 前記第２エミッタ層の上面に第２主電極を接続する
    工程と、 (j) 前記第２ベース層にゲート電極を接続する工程と、 を備えるゲートターンオフサイリスタの製造方法 。
  10. 【請求項１０】 第１主電極とバッファ層とが抵抗層を
    介して接続されたゲートターンオフサイリスタを製造す
    る方法であって、 (a) 第１導電形式の不純物を含む半導体基体を準備する
    工程と、 (b) 前記半導体基体の上面に第２導電形式の不純物を導
    入することによって、当該半導体基体を、第１導電形式
    の第１ベース層の上に第２導電形式の第２ベース層が積
    層された構造にする工程と、 (c) 前記第１ベース層の下面に第１導電形式の不純物を
    高濃度に導入することによって、前記バッファ層を形成
    する工程と、 (d) 第２ベース層の上面に選択的に第１導電形式の不純
    物を導入することによって、第２エミッタ層を形成する
    工程と、 (e) 前記バッファ層の下面に第２導電形式の不純物を選
    択的に導入することによって、当該バッファ層が前記半
    導体基体の下面に局部的に露出するように第１エミッタ
    層を形成する工程と、 (f) 前記バッファ層の露出面とその周囲に隣接する前記
    第１エミッタ層の部分とで規定される所定の領域を除い
    て選択的に酸化膜を遮蔽膜として形成する工程と、 (g) 化学気相成長を行うことによって前記半導体基体の
    下面における前記所定の領域に選択的に第１導電形式の
    不純物の酸化膜を堆積させる工程と、 (h) 前記不純物の酸化膜から前記第１導電形式の不純物
    を前記半導体基体の下面に選択的に拡散させることによ
    って、第１導電形式の半導体層を前記抵抗層として選択
    的に形成する工程と、 (i) 前記遮蔽膜と前記不純物の酸化膜を除去する工程
    と、 (j) 第１主電極を、抵抗層の下面の一部と第１エミッタ
    層の下面とに接続するように、しかもその端部が、第１
    エミッタ層の端部から後退して位置するように選択的に
    形成する工程と、 (k) 前記第２エミッタ層の上面に第２主電極を接続する
    工程と、 (l) 前記第２ベース層にゲート電極を接続する工程と、 を備えるゲートターンオフサイリスタの製造方法 。
  11. 【請求項１１】 第１主電極とバッファ層とが抵抗層を
    介して接続されたゲートターンオフサイリスタを製造す
    る方法であって、 (a) 第１導電形式の不純物を含む半導体基体を準備する
    工程と、 (b) 前記半導体基体の上面に第２導電形式の不純物を導
    入することによって、当該半導体基体を、第１導電形式
    の第１ベース層の上に第２導電形式の第２ベース層が積
    層された構造にする工程と、 (c) 前記第１ベース層の下面に第１導電形式の不純物を
    高濃度に導入することによって、前記バッファ層を形成
    する工程と、 (d) 第２ベース層の上面に選択的に第１導電形式の不純
    物を導入することによって、前記第２ベース層の上面に
    沿って一方向に延びた形状に第２エミッタ層を形成する
    工程と、 (e) 前記バッファ層の下面に第２導電形式の不純物を選
    択的に導入することによって、当該バッファ層が前記第
    ２エミッタ層の略中央部の直下において当該第２エミッ
    タ層の長手方向に直交する帯状に前記半導体基体の下面
    に露出するように、第１エミッタ層を選択的に形成する
    工程と、 (f) 前記帯状の露出面とその周囲に隣接する前記第１エ
    ミッタ層の部分とを覆うように、選択的に前記抵抗層を
    形成する工程と、 (g) 前記抵抗層の表面の少なくとも一部と前記第１エミ
    ッタ層の露出面とに前記前記第１主電極を接続する工程
    と、 (h) 前記第２エミッタ層の上面に第２主電極を接続する
    工程と、 (i) 前記第２ベース層にゲート電極を接続する工程と、 を備えるゲートターンオフサイリスタの製造方法 。
  12. 【請求項１２】 第１主電極とバッファ層とが抵抗層を
    介して接続されたゲ ートターンオフサイリスタを製造す
    る方法であって、 (a) 第１導電形式の不純物を含む半導体基体を準備する
    工程と、 (b) 前記半導体基体の上面に第２導電形式の不純物を導
    入することによって、当該半導体基体を、第１導電形式
    の第１ベース層の上に第２導電形式の第２ベース層が積
    層された構造にする工程と、 (c) 前記第１ベース層の下面に第１導電形式の不純物を
    高濃度に導入することによって、前記バッファ層を形成
    する工程と、 (d) 第２ベース層の上面に選択的に第１導電形式の不純
    物を導入することによって、前記第２ベース層の上面に
    沿って一方向に延びた形状に第２エミッタ層を形成する
    工程と、 (e) 前記バッファ層の下面に第２導電形式の不純物を選
    択的に導入することによって、当該バッファ層が前記第
    ２エミッタ層の略中央部の直下において当該第２エミッ
    タ層の長手方向に直交する帯状の形状をもって前記半導
    体基体の下面に露出するように、第１エミッタ層を選択
    的に形成する工程と、 (f) 前記半導体基体の下面に第１導電形式の不純物を選
    択的に導入することによって、前記第２エミッタ層の直
    下において当該第２エミッタ層の長手方向に沿って延び
    た形状をもって前記下面に選択的に露出する半導体層を
    前記抵抗層として形成し、そのことによって、当該抵抗
    層と前記バッファ層とを当該抵抗層の略中央部において
    接続する工程と、 (g) 前記抵抗層の露出面における両端部と前記第１エミ
    ッタ層の露出面とに前記前記第１主電極を接続する工程
    と、 (h) 前記第２エミッタ層の上面に第２主電極を接続する
    工程と、 (i) 前記第２ベース層にゲート電極を接続する工程と、 を備えるゲートターンオフサイリスタの製造方法 。
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