JPS60226179A - サイリスタの短絡構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はｐまたはｎゲート３端子サイリスタのアノ−、
ドまたはカソードの短絡構造化間するもので、特に自己
消弧形サイリスタに適用した場合に好適なものである。

静電誘導サイリスタやターンオフサイリスタ（一般にゲ
ートターンオフサイリスタと称されるもの）などの、い
わゆる自己消弧形サイリスタは、ゲートによる主電流の
遮断が可能なターンオフ機能を有するが、特性面ではタ
ーンオフ時の電流波形に見られる裾引き現象、いわゆる
テール電流があって、無視できない損失発生源畜こなっ
ている。

このテール電流による発生損失は、素子のスイッチング
周波数に比例して増大することから、自己消弧形サイリ
スタの高周波インバータなどへの適用範囲を制限する要
因となっている。

テール電流の低減方法として、ｐゲート素子の場合には
アノード短絡構造が、またｎゲート素子の場合にはカソ
ード短絡構造があり、この方法は原理的に過剰キャリア
の注入量抑制と、注出の高速化が可能という短絡効果を
有するのが特徴である０ 素子への適用において上記短絡効果を強くすると、ター
ンオフ特性は向上するが反面ターンオンおよびオン特性
は低下する傾向にあるため、実際には短絡構造の適正化
が重要となるＯ 従来の短絡構造は短絡効果の制御範囲が製造技術上制限
され、またこれに伴って半導体基板の表面と真向のパタ
ーン合わせが必要なため、製造が極めて面倒であった〇 本発明の目的は上記欠点を改良するための短絡構造を提
供することにあり、以下図面を参照しながら詳細に説明
する。

第１図はアノード短絡形の静電誘導サイリスタ（以下８
Ｉサイリスタと称す）の従来例の１区画分の断面構造図
であり、第２図および第３図はそれぞれ第１図のＩ〜！
＃！および■〜Ｉ線に沿った部分断面図である◎２はｎ
形高抵抗領域、３はｐ形低抵抗領域、４はｐ影領域、５
はｎ影領域、６はｎ形像抵抗領域、７はｎ形像抵抗から
なる短絡領域、８はｎ形中抵抗領域であり、２〜８はす
べてシリコン半導体である。

ｎ形高抵抗領域２の層とｎ影領域５の層の境界部ζζは
、第２図に示すような格子状のｐ影領域４がゲート部と
して埋め込まれており、この格子状のｐ影領域４に囲ま
れたｎ形高抵抗領域２の部分をチャンネルと称し、負荷
電流は主としてこのチャンネル部を流れるＯｎｎ領領域
５層の上部にはｎ形像抵抗領域６の層が重ねられて、そ
の上面ζζカソード電極１０が設けられている。

ｎ形高抵抗領域２の層の下部にはｎ形中抵抗領域８の層
が設けられ、その下部の中央部分にはｐ形低抵抗領域３
の層がｐｎ接合を形成するごとく重ねられると共に、周
辺部分には第３図に示すごとくｎ形像抵抗領域が設けら
れて短絡領域７を構成しており、これらｐ形低抵抗領域
３と短絡領域７とからなる層の下面にアノード電極９が
設けられて、短絡領域７がｎ形中抵抗領域８の層とアノ
ード電極９とを短絡するごとく構成されている。

更に、ｎ影領域５とｎ形像抵抗領域６の両層の周辺部は
取り除かれ、格子状のｐ影領域４の周辺部が露出せしめ
られており、この露出面にゲート電極１１が設けられて
いる０このように構成された多数の区画が単一の半導体
基板内に配設されて、８Ｉサイリスタを形成している。

このような各１区画は例えば幅約０．５調、長さ約３ｗ
程度の非常に小さいものであり、半導体基板上に整然と
この区画が配設される◇ 上記のように構成された８Ｉサイリスタは、ゲート電極
１１とカソード電極１０の間に適当な逆方向のゲート電
圧（逆バイアス電圧）　ＶＧＫを印加した状態では、ア
ノード電極９とカソード電極１０の間に印加される順方
向のアノード電圧ＹＡＫは阻止されて、アノード電流が
極めて微小なオフ状態となる０ ゲート電極１１とカソード電極１０の間の逆バイアス電
圧を除去するか、あるいは順バイアスすることによって
、アノード電圧の阻止能力が失われて、アノード電流が
流れ易いオン状態へと移行し、すなわちターンオンし、
アノード電圧はオン状態のアノード電流、いわゆるオン
電流に見合ったオン電圧に低下する。

再度適当な逆方向のゲート電圧ＶＯＸを印加すること化
よって、アノード電流は減少し、且つアノード電圧は上
昇してオフ状態へ復帰、すなわちターンオフする。

アノード短絡構造の８Ｉサイリスタは、ｎ形高抵抗領域
２とｎ形中抵抗領域８の過剰な伝導電子が、短絡領域７
を経てアノード電極９へ流れる程度、いわ４ば短絡抵抗
によってターンオン、ターンオフおよびオン特性が変化
する。

ターンオン時およびオン状態においては、短絡抵抗が小
さいほどｎ形中抵抗領域８とｎ形高抵抗領域２に蓄積さ
れる伝導電子は少なくなるために、ｐ形低抵抗領域３か
らｎ形中抵抗領域８およびｎ形高抵抗領域２に注入され
る正孔は減少し、特性面ではターンオン時間が長くなり
、またオン電圧は高くなる◇従って、短絡抵抗を大きく
した方がオン特性は良くなる。

ターンオフ過程においては、ｎ形像抵抗領域６からの伝
導電子注入が止まり、ｐ影領域４とｎ形高抵抗領域２の
接合を起点として空乏層が形成された後ζζ、なおｎ形
高抵抗領域２さｎ形中抵抗領域８の空乏化しない部分に
はキャリアが蓄積されており、これがテール電流源とな
る０テ一ル期間開始時の蓄積キャリアは短絡抵抗が小さ
いほど少なく、従ってピークテール電流は小さい。

蓄積された伝導電子はテール期間において短絡抵抗が小
さいほど早くアノード電極９へ流出し、ひいては蓄積さ
れた正孔にはｐ形像抵抗領域３へ流出する成分ができる
ことから、テール電流の減衰は早くなる。すなわち、タ
ーンオン時間を短かくし且つオン電圧を低くしながら、
テール電流を小さくし且つテール電流の減衰を早くする
ためには、短絡構造ひいては短絡抵抗の適正化が重要と
なるが、従来の短絡構造には次の欠点があった。

＋１１　チャンネルから短絡領域７までの平面距離Ｘを
大きくすることにより、等価的に短絡抵抗を大きくする
ことができるが、この方法により短絡抵抗を大きくする
とｐ形像抵抗領域３の幅（面積）が大きくなることから
、短絡効果の面内分布幅が増大し、ひいては素子特性の
面内ばらつきの要因となる・ （２）半導体基板としてｎ形高抵抗のもの（ｎ形高抵抗
領域２に相当）を用いて素子を製造する場合化は、フォ
トリングラフ工程でｐ影領域４の格子状と短絡領域の均
等な関係を保つために、表面と裏面とのパターン合わせ
を要するが、精度よく合わせることは困難で、前述のチ
ャンネルから短絡領域７までの平面距離が不正確となり
、ひどい時にはチャンネルと短絡領域とが重なるような
こともあり、短絡抵抗を正確に制御することが困難であ
る。

従って、ＳＩサイリスタを構成する多数の区画の配置Ｉ
こは関係なく、ｎ形中抵抗領域８の層とアノード電極９
との間の単位面積当たりの短絡抵抗を均一になるように
しておくことが望ましい。

そのように短絡領域を構成した一例を第４図〜第６図に
より説明する。第４図は８Ｉサイリスタの一例の１区画
分の断面構造図であり、第５図および第６図はそれぞれ
第４図のｖ〜Ｖ線および■〜■線に沿った部分断面図で
あって、第１図〜第３図と同一の符号は同一機能を有す
る部分を示し、それと異なるところは短絡領域７の構成
のみである。

本例においては第６図ζこ示すごとく区画とは無関係に
、ｐ形像抵抗領域３の層内に等しいピッチの平行線から
なる縞状のｎ形像抵抗領域が配設され、ｎ形中抵抗領域
８の層とアノード電極９とを短絡するごとく短絡領域７
を構成しているＯこのようにして、ｎ形像抵抗領域の幅
とピッチを必要に応じて定めれば、８Ｉサイリスタを構
成する多数の区画の配置には無関係に、ｎ形中抵抗領域
８の層とアノード電極９との間の単位面積当たりの短絡
抵抗を、適当な値で且つ均一に設定することができる。

しかしながら、短絡抵抗を大きくするために短絡領域７
の幅を小さくすることは、製造技術上２０μｍ程度に限
度があり、従って単位面積当たりの短絡抵抗をできるだ
け均一化するために短絡領域７の間隔Ｗを小さくするこ
とも、製造技術上および短絡抵抗値の両面から不可能で
ある。

本発明は上記の欠点に鑑みてなされたもので、短絡領域
を礼状としてこれを均一な密度を有する網目の交叉点に
分散して全面的に配置することにより、短絡領域にアノ
ードからカソードへ向かう方向の抵抗を希望の値化制御
することを特徴とするものであり、以下本発明の内容を
図面に基づいて詳細に説明する０ 第７図は本発明にかかるサイリスタの短絡構造を有する
８Ｉサイリスタの一実施例の部分断面斜視図であり、第
１図〜第６図と同一の符号は同一機能を有する部分を示
す。従来例と異なるところは短絡領域の構成のみである
。

ｎ形中抵抗領域８の層とアノード電極９との間には、ｐ
形像抵抗領域３の層がｎ形中抵抗領域８とｐｎ接合を形
成するごとく重ねられているが、ｎ形中抵抗領域８の層
とアノード電極９との間の単位面積当たりの短絡抵抗が
均一になるように、ｎ形の短絡孔を分散配置しであるＯ ｎｎ形紙抵抗領域８層とアノード電極９とを短絡する短
絡孔は、単位面積当たりの短絡抵抗を自由に調整するた
めには、前述の理由から抵抗の少しでも高いｎ形中抵抗
領域８自身のみで構成せしめることが有利とも考えられ
るが、それではアノード電極９との接触面における接触
抵抗が高くなりすぎるので、少なくともアノード電極９
との接触部分のみはｎ形像抵抗領域１２により構成しで
ある。

第８図〜第１０図は短絡孔の平面配置図であり、それぞ
れ正３角形、正方形および正６角形の均一な密度を有す
る網目の交叉点（頂点）に短絡孔が配置されている。ｎ
形像抵抗領域１２で示した短絡孔の形状は角形で描いで
あるが、その他の形状でもよい。

短絡孔の寸法（１個の面積）と間隔りを変えることによ
って、単位面積当たりの短絡抵抗の制御ができ、更には
短絡領域の配置の高密度化が可能となり単位面積当たり
の短絡抵抗の均一化が図れる。このように、本発明ｌこ
かかるサイリスタの短絡構造によれば、短絡抵抗の制御
性が向上するので素子特性が向上すると共に、素子内の
短絡抵抗が表面と裏面とのパターン合わせ精度如何によ
って不均一化することがなくなるので、製造が容易にな
り、素子の特性のばらつきが少なくなり、また素子全体
の均−動作化が図れる等の特長がある。

上記のようなＳＩサイリスタの短絡構造の製造方法につ
いて述べると、まずｎ形高抵抗基板にエピタキシャル成
長法か拡散法によってｎ形中抵抗領域８を形成し、つぎ
に選択拡散法でｐ形像抵抗領域３とｎ形像抵抗領域１２
を形成すればよいのであって、既存の技術で簡単に製造
可能である。

第１１図はアノード短絡形のＳＩサイリスタの第２の実
施例の１区画分の断面構造図である。第７図と同一の符
号は同一部分を示し、第７図に示した先の実施例と異な
る点はｎ形中抵抗領域８を省略したことにあり、そのた
めに製造が一層簡単になる。

第１２図は本発明にかかるサイリスタの短絡構造を有す
るアノード短絡形のターンオフサイリスタ（以下ＧＴＯ
と称す）の一実施例の１区画分の断面構造図で１３はｐ
影領域であり、その他の第１図〜第１１図と同一の符号
は同一部分を示す。

ＧＴＯはゲート電極１１とカソード電極１０の間に逆方
向のゲート電圧を印加されなくても、順方向のアノード
電圧ｖＡＫを阻止できる。そうして、順方向ゲート電圧
を印加してゲート電流を流すことによってターンオンす
る点が特徴であり、その他のターンオフ機能とアノード
短絡の動作機構は８Ｉサイリスタと同様である。

従って、アノード短絡構造に対して本発明にかｂるサイ
リスタの短絡構造を採用し、短絡孔を分散配置すること
によって、素子の製造は容易となり、且つ素子全体の均
一動作と素子特性の向上を図ることができる。

第１３図はアノード短絡形のＧＴＯの第２の実施例の１
区画分の断面構造図であり、第１２図に示した実施例と
異なる点はｎ形中抵抗領域８を省略したことにあり、そ
のために製造工程が一層簡素になる。

以上、実施例としては半導体基板としてｎ形高抵抗のも
のを使用した、ｐゲート３端子自己消弧形サイリスタの
アノード短絡構造についてのみ説明したが、ｎゲート３
端子自己消弧形サイリスタのカソード短絡構造について
も、全く同様の理論から採用が可能であることは、当業
者なら容易に理解することができる筈である。

本発明にかかるサイリスタの短絡構造Ｉこよれば、３端
子自己消弧形サイリスタを構成する多数の区画の配置に
は無関係に、短絡孔を均一な密度を有する網目の交叉点
に分散して全面的に配置すること化より、短絡抵抗の制
御性が向上し短絡抵抗の均一化が図れるので、素子の製
造は容易となり、且つ素子全体の均一動作と素子特性の
向上を行うことができる。

【図面の簡単な説明】

第１図はアノード短絡形の静電誘導サイリスタの従来例
の１区画分の断面構造図、第２図および第３図はそれぞ
れ第１図の■〜ｌ線およびＩ〜■線に沿った部分断面図
、第４図は短絡領域を改良したＳＩサイリスタの一例の
１区画分の断面構造図であり、第５図および第６図はそ
れぞれ第４図のＶ〜ｖ線およびη〜η線に沿った部分断
面図、第７図は本発明にかかるサイリスタの短絡構造を
有する８Ｉサイリスタの一実施例の部分断面斜視図、第
８図〜第１０図は短絡孔の平面配置図、第１１図はアノ
ード短絡形の８Ｎサイリスタの第２の実施例の１区画分
の断面構造図、第１２図および第１３図はそれぞれ本発
明にかかるサイリスタの短絡構造を有するアノード短絡
形のターンオフサイリスタの別の実施例の１区画分の断
面構造図である０２−・・・・・ｎ形高抵抗領域、３−
　・ｐ形像抵抗領域、４・・・・・ｐ影領域、５　・−
ｎ影領域、６・・・・・ｎ形像抵抗領域、７・・　短絡
領域、８・・ｎ形中抵抗領域、９−・・・アノード電極
、１０・・カソード電極、１１　・・・ゲート電極、１
２−・　ｎ形像抵抗領域、１３ｐ形領域０ 特許出願人 東洋電機製造株式会社 代表者　土　井　厚 羊　１　図 葉　２　図 葛　３　肥 第４　図 第Ｓ図　治乙図 為　７図

Claims (1)

1. 【特許請求の範囲】 １）　ｐまたはｎゲート３端子自己消弧形サイリスタの
   アノードまたはカソードの短絡構造において、短絡領域
   を短絡孔状とし、且つ該短絡孔を均一な密度を有する網
   目の交叉点に分散して全面的に配置し、短絡領域にアノ
   ードからカソードへ向かう方向の制御された抵抗を待た
   せることを特徴とするサイリスタの短絡構造。 ２）前記３端子自己消弧形サイリスタが静電誘導サイリ
   スタまたはターンオフサイリスタである特許請求の範囲
   第１項記載のサイリスタの短絡構造。