JPH025307B2 - - Google Patents
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- JPH025307B2 JPH025307B2 JP58038579A JP3857983A JPH025307B2 JP H025307 B2 JPH025307 B2 JP H025307B2 JP 58038579 A JP58038579 A JP 58038579A JP 3857983 A JP3857983 A JP 3857983A JP H025307 B2 JPH025307 B2 JP H025307B2
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- layer
- cathode
- electrode
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- 239000012535 impurity Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0839—Cathode regions of thyristors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Thyristors (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はゲートターンオフサイリスタ（以下
「GTO」という。）に係り、特にその大容量化の
ための改良に関するものである。
「GTO」という。）に係り、特にその大容量化の
ための改良に関するものである。
第１図は従来のGTOの構造を示す断面図で、
ｐ形エミツタ（PE）層、ｎ形ベース（nB）層、ｐ
形ベース（PB）層及びｎ形エミツタ層（nE）層の
４層構造を有し、pE層とnBとの間に接合J1，nB層
とpB層との間に接合J2，pB層とnE層との間に接合
J3を形成しており、pE層表面にはアノード電極Ａ
が、nE層の表面にはカソード電極Ｋが、pB層の主
面への露出部にはゲート電極Ｇが形成されてい
る。
ｐ形エミツタ（PE）層、ｎ形ベース（nB）層、ｐ
形ベース（PB）層及びｎ形エミツタ層（nE）層の
４層構造を有し、pE層とnBとの間に接合J1，nB層
とpB層との間に接合J2，pB層とnE層との間に接合
J3を形成しており、pE層表面にはアノード電極Ａ
が、nE層の表面にはカソード電極Ｋが、pB層の主
面への露出部にはゲート電極Ｇが形成されてい
る。
このGTOのターンオンは、通常のサイリスタ
と同様に接合J1が順方向にバイアスされている状
態で、ゲート電極Ｇからカソード電極Ｋの方向に
ゲート電流iGを流すことによつて起こり、ターン
オフは負荷電流IAがアノード電極Ａからカソード
電極Ｋに流れている状態で、カソード電極Ｋから
ゲート電極Ｇへの方向にゲート電流−IGを流すこ
とによつて達成される。このときターンオフ可能
な負荷電流の最大値を可制御電流ITGQと呼び、
GTOの重要な性能の一つである。
と同様に接合J1が順方向にバイアスされている状
態で、ゲート電極Ｇからカソード電極Ｋの方向に
ゲート電流iGを流すことによつて起こり、ターン
オフは負荷電流IAがアノード電極Ａからカソード
電極Ｋに流れている状態で、カソード電極Ｋから
ゲート電極Ｇへの方向にゲート電流−IGを流すこ
とによつて達成される。このときターンオフ可能
な負荷電流の最大値を可制御電流ITGQと呼び、
GTOの重要な性能の一つである。
GTOがターンオフするためには、上述のよう
にゲート・カソード間に逆電流を流すことによ
り、導通時に発生している過剰キヤリアを均一か
つ速やかに排除する必要があるが、可制御電流
ITGQを大きくするためには、ターン・オフ直前の
通電領域を均等に分布させる必要がある。特に大
容量のGTOを得るためには、この電流分布の均
一化が重要なネツクポイントとなる。
にゲート・カソード間に逆電流を流すことによ
り、導通時に発生している過剰キヤリアを均一か
つ速やかに排除する必要があるが、可制御電流
ITGQを大きくするためには、ターン・オフ直前の
通電領域を均等に分布させる必要がある。特に大
容量のGTOを得るためには、この電流分布の均
一化が重要なネツクポイントとなる。
第２図は従来のGTOのゲート、カソード側主
面のパターンを示す平面図で、可制御電流ITGQの
増大の手法としては、一般にカソード領域の幅Ｗ
を狭くする方法が用いられており、このためには
カソード領域（nE層）とゲート領域（pB層）とが
互いに入り組んだ構造をとるが、カソード領域
（nE層）の表面にはアルミニウムの蒸着層などで
形成されたカソード電極Ｋがあり、回路接続のた
めに、このカソード電極Ｋをワイヤボンデイン
グ、または加圧接触などの方法で外部電極と接続
するが、カソード領域の幅Ｗを狭くするために
は、第１のカソード電極Ｋの幅を狭くする必要が
あり、外部への電極ととり出しが困難になる。ま
た、第２にパターンが複雑となり、ウエーハ面積
の利用率が低下する。
面のパターンを示す平面図で、可制御電流ITGQの
増大の手法としては、一般にカソード領域の幅Ｗ
を狭くする方法が用いられており、このためには
カソード領域（nE層）とゲート領域（pB層）とが
互いに入り組んだ構造をとるが、カソード領域
（nE層）の表面にはアルミニウムの蒸着層などで
形成されたカソード電極Ｋがあり、回路接続のた
めに、このカソード電極Ｋをワイヤボンデイン
グ、または加圧接触などの方法で外部電極と接続
するが、カソード領域の幅Ｗを狭くするために
は、第１のカソード電極Ｋの幅を狭くする必要が
あり、外部への電極ととり出しが困難になる。ま
た、第２にパターンが複雑となり、ウエーハ面積
の利用率が低下する。
この発明は以上のような点に鑑みてなされたも
ので、PNPN4層構造におけるＮ形カソードエミ
ツタ層からその下側のＰ形ベース層内に突出する
多数のＮ形高濃度突出部を、隣接する突出部同士
間の距離及び最外側の突出部とその近傍のPN接
合の表面露出部分との距離が等しくなるよう配設
し、主電流の通電領域を均一に分散することによ
り、ターンオフ時の電流集中を緩和して、大電流
を遮断できるGTOを提供するものである。
ので、PNPN4層構造におけるＮ形カソードエミ
ツタ層からその下側のＰ形ベース層内に突出する
多数のＮ形高濃度突出部を、隣接する突出部同士
間の距離及び最外側の突出部とその近傍のPN接
合の表面露出部分との距離が等しくなるよう配設
し、主電流の通電領域を均一に分散することによ
り、ターンオフ時の電流集中を緩和して、大電流
を遮断できるGTOを提供するものである。
第３図はこの発明の一実施例の構造を示す断面
図で、第１図の従来例と同一符号は同等部分を示
し、その説明は省略する。この実施例では、NE
層に複数個の突出部nE +が形成され、この突出部
nE +とその他のnE層直下との不純物濃度プロフア
イルは第４図に示すようになつている。即ち、突
出部nE +は破線で示すように他の部分よりも高濃
度のｎ形不純物領域であり、nE +PBnB部はnEpBnB
部に比して電流増幅率が大きく、nE +pBnB部の電
流増幅率を適当に選ぶことによつて、負荷電流は
突出部nE +直下を流れるようにできる。第５図は
この実施例のnE +領域の配置を示すためにカソー
ド電極Ｋを一部破断して示す平面図である。ドツ
ト状の突出部nE +の半径は20μm、隣接する突出部
同士の間隔ａは60μmで、最外側の突出部と接合
J3表面露出部分との間隔もこれと同様となつてい
る。また、この突出部nE +の近傍のpB層の領域は
高不純物濃度層となつているので、シート抵抗が
小さくターンオフ時のキヤリアの排出に有利であ
る。また、ドツト状の突出部nE +からなる通電領
域を分散配置させたので、ターンオフ時のパワー
ロスによる局部的な温度上昇を緩和することがで
き、可制御電流ITGQを増大させることができる。
ドツト状の突出部nE +の半径は小さい程、局部的
な温度上昇によるホツトスポツトの発生を防止す
る効果は大きいが、カソード領域の有効面積が減
少する。また、ドツト状突出部nE +の半径が
100μm以上では可制御電流ITGQ増加の効果は全く
見られなかつた。従つて、その半径は100μm以下
で適当な値に選ぶ必要がある。
図で、第１図の従来例と同一符号は同等部分を示
し、その説明は省略する。この実施例では、NE
層に複数個の突出部nE +が形成され、この突出部
nE +とその他のnE層直下との不純物濃度プロフア
イルは第４図に示すようになつている。即ち、突
出部nE +は破線で示すように他の部分よりも高濃
度のｎ形不純物領域であり、nE +PBnB部はnEpBnB
部に比して電流増幅率が大きく、nE +pBnB部の電
流増幅率を適当に選ぶことによつて、負荷電流は
突出部nE +直下を流れるようにできる。第５図は
この実施例のnE +領域の配置を示すためにカソー
ド電極Ｋを一部破断して示す平面図である。ドツ
ト状の突出部nE +の半径は20μm、隣接する突出部
同士の間隔ａは60μmで、最外側の突出部と接合
J3表面露出部分との間隔もこれと同様となつてい
る。また、この突出部nE +の近傍のpB層の領域は
高不純物濃度層となつているので、シート抵抗が
小さくターンオフ時のキヤリアの排出に有利であ
る。また、ドツト状の突出部nE +からなる通電領
域を分散配置させたので、ターンオフ時のパワー
ロスによる局部的な温度上昇を緩和することがで
き、可制御電流ITGQを増大させることができる。
ドツト状の突出部nE +の半径は小さい程、局部的
な温度上昇によるホツトスポツトの発生を防止す
る効果は大きいが、カソード領域の有効面積が減
少する。また、ドツト状突出部nE +の半径が
100μm以上では可制御電流ITGQ増加の効果は全く
見られなかつた。従つて、その半径は100μm以下
で適当な値に選ぶ必要がある。
さらに上記突出部は選択拡散技術のみで製造が
可能であり、製造工程が簡単でありコストアツプ
を招くことはない。
可能であり、製造工程が簡単でありコストアツプ
を招くことはない。
以上のように本発明によれば、Ｐ形アノードエ
ミツタ層上に、Ｎ形及びＰ形ベース層を順次積層
し、該Ｐ形ベース層内に選択的にＮ形カソードエ
ミツタ層を形成し、アノード、カソードエミツタ
層露出面に主電極を、上記Ｐ形ベース層の露出面
にゲート電極を取付けてなるゲートターンオフサ
イリスタにおいて、上記Ｎ形カソードエミツタ層
からその下側のＰ形ベース層内に突出する複数の
Ｎ形高濃度突出部を、隣接する突出部同士及び最
外側の突出部とその近傍のPN接合の表面露出部
分との距離が等しくなるよう配設したので、可制
御電流を、カソードエミツタ領域の幅を狭くする
ことなく増大することができ、この結果遮断耐量
が大きく、電極形成が簡単でしかもウエハー面積
の利用効率の高いゲートターンオフサイリスタを
得ることができる。
ミツタ層上に、Ｎ形及びＰ形ベース層を順次積層
し、該Ｐ形ベース層内に選択的にＮ形カソードエ
ミツタ層を形成し、アノード、カソードエミツタ
層露出面に主電極を、上記Ｐ形ベース層の露出面
にゲート電極を取付けてなるゲートターンオフサ
イリスタにおいて、上記Ｎ形カソードエミツタ層
からその下側のＰ形ベース層内に突出する複数の
Ｎ形高濃度突出部を、隣接する突出部同士及び最
外側の突出部とその近傍のPN接合の表面露出部
分との距離が等しくなるよう配設したので、可制
御電流を、カソードエミツタ領域の幅を狭くする
ことなく増大することができ、この結果遮断耐量
が大きく、電極形成が簡単でしかもウエハー面積
の利用効率の高いゲートターンオフサイリスタを
得ることができる。
第１図は従来のGTOの構造を示す断面図、第
２図は従来のGTOのゲート、カソード側主面の
パターンを示す平面図、第３図はこの発明の一実
施例の構造を示す断面図、第４図はこの実施例の
不純物濃度プロフアイルを示す図、第５図はこの
実施例のnE +領域の配置を示すためにカソード電
極の一部を破断して示す平面図である。 図において、pEはｐ形エミツタ層、nBはｎ形ベ
ース層、pBはｐ形ベース層、nEはｎ形エミツタ
層、nE +は高不純物濃度のｎ形突出部、Ａはアノ
ード電極、Ｋはカソード電極、Ｇはゲート電極で
ある。なお、図中同一符号は同一または相当部分
を示す。
２図は従来のGTOのゲート、カソード側主面の
パターンを示す平面図、第３図はこの発明の一実
施例の構造を示す断面図、第４図はこの実施例の
不純物濃度プロフアイルを示す図、第５図はこの
実施例のnE +領域の配置を示すためにカソード電
極の一部を破断して示す平面図である。 図において、pEはｐ形エミツタ層、nBはｎ形ベ
ース層、pBはｐ形ベース層、nEはｎ形エミツタ
層、nE +は高不純物濃度のｎ形突出部、Ａはアノ
ード電極、Ｋはカソード電極、Ｇはゲート電極で
ある。なお、図中同一符号は同一または相当部分
を示す。
Claims (1)
- 【特許請求の範囲】 １ Ｐ形アノードエミツタ層上に、Ｎ形及びＰ形
ベース層を順次積層し、該Ｐ形ベース層内に選択
的にＮ形カソードエミツタ層を形成し、アノー
ド、カソードエミツタ層露出面にそれぞれアノー
ド、カソード電極を、上記Ｐ形ベース層の露出面
にゲート電極を取付けてなるゲートターンオフサ
イリスタにおいて、 上記Ｎ形カソードエミツタ層からその下側のＰ
形ベース層内に突出する多数のＮ形高濃度突出部
を、隣接する突出部同士間の距離及び最外側の突
出部とその近傍のPN接合の表面露出部分との距
離が等しくなるよう配設したことを特徴とするゲ
ートターンオフサイリスタ。 ２ 上記Ｎ形高濃度突出部を半径が100μm以下の
円柱形状としたことを特徴とする特許請求の範囲
第１項記載のゲートターンオフサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3857983A JPS59163867A (ja) | 1983-03-07 | 1983-03-07 | ゲ−トタ−ンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3857983A JPS59163867A (ja) | 1983-03-07 | 1983-03-07 | ゲ−トタ−ンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59163867A JPS59163867A (ja) | 1984-09-14 |
| JPH025307B2 true JPH025307B2 (ja) | 1990-02-01 |
Family
ID=12529198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3857983A Granted JPS59163867A (ja) | 1983-03-07 | 1983-03-07 | ゲ−トタ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59163867A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214471A (ja) * | 1985-03-19 | 1986-09-24 | Res Dev Corp Of Japan | ゲ−ト制御半導体装置 |
| JPS6269557A (ja) * | 1985-09-20 | 1987-03-30 | Mitsubishi Electric Corp | ゲ−トタ−ンオフサイリスタ |
| JPH0624119U (ja) * | 1992-08-12 | 1994-03-29 | 株式会社イナバエクステリア | 軒下用日除け |
| JPH0624120U (ja) * | 1992-08-12 | 1994-03-29 | 株式会社イナバエクステリア | 軒下用日除け |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51112465U (ja) * | 1975-03-06 | 1976-09-11 |
-
1983
- 1983-03-07 JP JP3857983A patent/JPS59163867A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59163867A (ja) | 1984-09-14 |
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