JPS5986260A - ゲ−トタ−ンオフサイリスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はゲートターンオフ（以下、ＧＴＯと略記）サイ
リスタに係り、特にそのしゃ断電流を大きくできるゲー
ト構造に関するものである。

〔従来技術〕

ｐｎｐｎ４層から成るサイリスタはｐｎｐあるいはｎｐ
ｎａ層から成るトランジスタに改べて大電力を制御でき
る利用を有しているが、ゲート信号のみによってはオン
状態からオフ状態に復帰できないという難点がある。

そこでカソード電極が設けられるカソード側エミツタ層
やカソード側エミツタ層に闘接しゲート電極が設けられ
る第２のベース層及び該第２べ−ス層に隣接する第１の
ベース層の接合構造を工夫することによって、ゲート信
号のみによシターンオフできる性能を持たせたのがＧＴ
Ｏサイリスタである。

具体的に述べると、カソード側エミツタ層の幅を狭くし
て第２ベース層の横抵抗を低減することによってゲート
信号がカソード側エミツタ層の中央部迄及ぶようにした
り、オン状態において第１及び第２ベース層に蓄積され
るキャリヤ量を低減してターンオフに袈するゲート電流
あるいはゲートからの引き抜き・砥荷量が少なくなるよ
うにしている。ベース層に蓄積されるキャリヤ量を低減
する方法としては、金などの２イアタイムキラーのドー
ピングや、第１図に示すようなアノードエミッタ短絡構
造等がある。

第１図を更に詳しく説明すると、半導体基体１がｐ型の
アノード側エミツタ層２、ｎｕの第１ベース層３、ｐ型
の第２ベース層４およびｎ型の短別状カソード側エミッ
タ層５を有し、アノード側エミツタ層２は下側主表面に
露出するｎＩ型のアノード側エミッタ短絡層６によって
下側主表面にオーミックに設けられたアノード電極７に
ショートエミッタされており、上側主表面では第２ベー
ス層４、カソード側エミツタ層５に各々ゲート電極８、
カソード電極９がオーミックに設けられている。ゲート
電極８はカソード側エミツタ層５を取囲んでいる。

実際のＧＴＯサイリスタは第１図に示すものを単位要素
として（以後、単位ＧＴＯエレメントと呼ぶ）、これを
電流容量に応じて複数個並列配置した構成をとる。

ところで、ＧＴＯサイリスタを大電流化するだけでなく
畠耐王化も同時に達成しようとすると、半導体基体の外
形を円形にするのが望ましい。この理由は、角形にする
と角部に電界が集中して耐圧を高くすることが難しいは
かシでなく、半導体基体には各電極７〜９が設けられて
いることから、熱膨張差による熱ストレスも角部に集中
するという問題が生じるからである。

第２図は第１図に示した単位ＧＴＯエレメントを、外形
が円形の半導体基体１の中に、熱ストレスが等方向にな
るように中心から四重リング放射状に配置した例を示す
。第３図は第２図の■−■切断線に沿って半導体基体１
０の中心からカソード側エミツタ層５の長手方向の中心
を通る半径方向の断面を模式的に示したものである。こ
こで、８０．９０は半導体基体上に設けられたゲート電
極８、カソード電極９に加圧接触するゲート集電電極と
カソード緩衝電極板でおる。詳細には、カソード電極９
は各カソード側エミツタ層５上に分割して設けられ、ゲ
ート電極８は各カソード側エミツタ層５を取囲むように
第２ベース層４上に連続して設けられている。ｉた、各
カソード側エミツタ層５は全て同じ長さで同じ幅を持つ
、ものであり各アノード側エミツタ層２は各カソード側
エミツタ層５に対応して設けられている。尚、この図に
おいてゲート電極８とカソード電極９のレベルが違えで
あるのは、平坦なカソード緩衝電極板９０によってそれ
らが短絡しないようにする為である。従って、カソード
緩衝電極板９０の半導体基体ｌに面した側に、カソード
電極９と相似の形状の凸部を形成すれば、ゲート電極８
は第１図のようにカソード電極９と同じレベルに設けて
もよい。また、１０は表面安定化材である。

ところでＧＴＯサイリスタの電流容量を大きくするには
、二つの重要な課題がおる。その一つはＧＴＯサイリス
タを構成する単位ＧＴＯエレメントのターンオフ能力を
向上することで、これはアノードエミッタ短絡寸法の最
適化と第１及び第２ベース層３．４の不純物濃度分布の
適正化によって達成される。他の一つはこれらの多数の
単位ＧＴＯエレメントを一つの半導体基体１内に並列動
作するように配置したときに、各々の動作に不均一が生
じないようにすることである。更に詳細に述べると、実
際のＧＴＯサイリスタの構造は、第３図に示したように
外部端子であるゲート端子はゲート集電電極板８０を介
して局部的に圧接され、外部端子であるカソード端子と
アノード端子は各々カソード緩衝電極板９０とアノード
電極７を介して全面的に圧接される。カソード緩衝電極
板９０とアノード電極７の厚さは充分厚く出来る≧ （清１咽）ので、その横方内拡がり抵抗は無視できる程
小さい。一方、ゲート１極８の厚さは１０μｍ〜２０μ
ｍに過ぎないので、その横方内拡がυ抵抗はかなり大き
くなる。従って、単位ＧＴＯエレメントを第２図のよう
に配置して、第３図のように半導体基体１の中央にゲー
ト集電’ｇ極板８０を設けると、その等価回路は第４図
のように表わせる。図においてＲ１，几３．・・・・・
・ＩＲｍは各単位Ｇ　Ｔ　Ｏニレメツト間のゲート端子
間抵抗である。

この等価回路を用いてその動作を考察する。先ず定常オ
フ状態では、第３図に示すように各単位ＧＴＯエレメン
トに共通のｐｎ接合３４（ｎ型の第１ベース層３とｐ型
の第２ベース層４によって形成されるｐｎ接合）に電圧
が印加される。次に定常オン状態では、各単位ＧＴＯエ
レメントの主電流通路には余計な抵抗が付与されていな
いので各単位ＧＴＯ工Ｖメントの接合構造を同じにすれ
ば全電流は各単位ＧＴＯエレメントに平等に分配される
。従って単位ＧＴＯエレメントの数に応じて通電できる
電流容量を増減することができる。

最後ニターンオン、ターンオフのスイッチング動作につ
いて述べる。この場合はいずれもゲート端子とカソード
端子間に電流を流しておシ、各単位ＧＴＯエレメントの
ゲート端子間にゲートを極８の内部抵抗（＠方向拡がシ
抵抗）によって生ずる抵抗几１．・・・Ｒ１が存在して
いる結果、各単位ＧＴＯニレメン１．のゲート駆動に差
が生ずる。具体的には、ターンオン、ターンオフいずれ
もゲート集電電極板８０に近い方の単位ＧＴＯエレメン
トはゲート集電電極板８０から遠い方の単位ＧＴＯエレ
メントにくらべてゲート電極８内に電位差を生じる結果
、ゲート駆動が大きい。単位ＧＴＯエレメントのに十−
一〇スイッチング速度はゲート駆動が大きい方が早いの
で、ゲート集電電極板８０に近い方の単位ＧＴＯエレメ
ントはゲート集電電極板８０から遠い方の単位ＧＴＯエ
レメントにくらべて、ターンオン、ターンオフ共に早く
なる。その結果、ターンオフ時はゲート集電Ｎ極板８０
に近い方の単位Ｇ’ｌ’０エレメントに電流が集中し、
逆にターンオフ時はゲート端子集電電極板８０遠い方の
単位ＧＴＯエレメントに電流が集中する。局部的に集中
した時の電流密度がおる臨界値を越えると、ＧＴＯサイ
リスタは破壊に至る。従って、第２図のように単位ＧＴ
Ｏエレメントを配置し、第３図のようにゲート集電電極
板８０やカソード緩衝電極板９０を設けた従来のＧＴＯ
サイリスタでは、単位ＧＴＯエレメントの数を増加して
もスイッチングできる電流には限シがおシ、その結果、
電流容量ｔ−ＩＫＡ以上大きくすることは困難でおった
。

〔発明の目的〕

本発明の目的は、複数の単位ＧＴＯエレメントが均一に
ターンオン、ターンオフのスイッチング動作を行い、も
って大電流化し九〇ＴＯ？イリスタを提供することにあ
る。

〔発明のｗＬ要〕

本発明ＧＴＯサイリスタの特徴とするところは八日形半
導体基体の一方の主表面に短制状のカソード側エミツタ
層が半導体基体の中心から多重リング放射状に設けられ
ているものにおいて、ゲート集電電極板がカソード側エ
ミツタ層の多重リングの中間にリング状に設けられ、ゲ
ート集電電極板からみて中心側と外周側に位置する単位
ＧＴＯエレメントからゲート集電電極に集電されるゲー
ト電流によってゲート電極内に生ずる電位差がほぼ平衡
されていることにある。

〔発明の実施例〕

以下、本発明の一実施例を第５図により説明する。

第５図は従来例である第２図に対応した図面で、カソー
ド側エミツタ層５を直径６０ｍの円形半導体基体ｌの中
心から三重リング放射状に配置し、中心から数えて第三
及び第四り／グの中間にゲート集電電極板８０を設けた
例で、円形半導体基体１の四分の−を示す。各単位ＧＴ
Ｏエレメントはゲート集電電極板８０ｆ：中心としてそ
れよシ外周側に位置するものと中心側に位置するものに
二分された形となるため、第２図、第３図に示した従来
例にくらべてゲート集電電極板８０から最も遠方の単位
ＧＴＯエレメント迄の距離が大幅に低減できる。従って
、ゲート電極８内における電位差は小さくなシ、各単位
ＧＴＯエレメントに供給されるゲート電流の差、即ち、
ゲート駆動の差を小さくでき、もってスイッチング速度
の差も小さくできる。従ってスイッチング時の電流集中
も低減でき、ＧＴＯ？イリスタ全体の電流容量を大きく
できる。ターンオン時の電流集中はよシ一層低減第６図
はゲート集電電極板８０の円形半導体基体の中心からの
距離（第５図のＬｏ　）を円形半導体基体１の半径（第
５図のＬＰ）で規格化した規格化半径としゃ断可能電流
の関係を示す。規格化半径が０．６７の時に最大のしゃ
断能力を得られる。

これは定性的に述べると、円形半導体基体に配置される
単位ＧＴＯ工Ｖメントの多重リングのうち、リング内に
並べられる単位ＧＴＯエレメントの数は円形半導体基体
の中心部から遠くなるリングの方が多くなる為、ゲート
集電電極板８ｏに集電すべきゲート電流が流れてゲート
電極８内で生ずる電位差がゲート集電電極板８０の内側
（中心側）と外側（外周側）で平衡するためである。

第６図より規格化しゃ断電流を少なくとも５０％以上確
保する為には、規格化半径ａは０．５７＜ａ＜０．８６ にする必要がある。

第５図の実施例のＧＴＯサイリスタでは、電流容量を従
来例の２倍以上（２０００Ａ以上）に大きくできた。

本発明の考え方を更に大きい直径を有する半導体基体に
適用することは、同様な中間に設けるゲート集電電極板
を付加していけば極めて容易である。つまシ、第５図の
半導体基体の外側に更にもう１個ゲート集電電極板を設
け、複数個の単位ＧＴＯエレメントから成るリングを付
加したゲート集電電極板に配置すればよい。

本発明はリング数が寄数である時ｉかシでなく、偶数で
ある場合でも轟然適用可能である。

また、本発明はアノードエミッタ非短絡型のＧＴＯサイ
リスタにも適用できる。

〔発明の効果〕

以上説明したように、本発明によれば半導体基体内に配
置した多数の単位ＧＴＯエレメントの動作を均一にでき
るので、ターンオン及びターンオフスイッチング時に一
部の単位ＧＴＯエレメントに電流が異常に集中すること
はなく、もって大電流化したＧＴＯサイリスタを得るこ
とができる。

【図面の簡単な説明】

第１図はアノードエミッタ短絡型ＧＴＯサイリスタの単
位ＧＴＯエレメントの模式図、第２図は第１図に示す単
ｆｆｆＧＴＯエレメントを円形半導体基体に複数個配置
した１場合のカソード側からみた部分的なカソード側エ
ミッタパターン図、第３図は第２図の■−■切断線に沿
う断面図、第４図はその等価回路、第５図は本発明ＧＴ
Ｏサイリスタの一部のカソード側エミッタパターン図、
第６図は本発明の特性＠線である。 １・・・半導体基体、２・・・アノード側エミツタ層、
３・・・第１ベース層、４・・・第２ペース層、５・・
・カソード側エミツタ層、６・・・アノード側エミッタ
短絡層、７・・・アノード電極、訃・・ゲート電極、９
・・・カソード電極、１０・・・表面安定化材、８ｏ・
・・ゲート集電電極板、９ｏ・・・カノード緩衝電極板
。 “イ゛、ニー′−＋、え：５′ 茅　ｌ　　図 第　　２　　図 第　３　ｍ 第　４　図 第　　５　図

Claims (1)

1. 【特許請求の範囲】 １、隣接相互間でｐｎ接合を形成するように導電型が互
   いに異なるアノード側エミツタ層、第１ベース層、第２
   ベース層、およびカソード側エミッタ層金有する円形半
   導体基板を備え、複数の短冊状のカソード側エミツタ層
   は一方の主表面において上記半導体基板の中心から周辺
   に向うように多重リング放射状に配置され、各カソード
   側エミツタ層にはカソード電極が設けられ、該一方の主
   表面に露出した第２ベース層に各カソード側エミツタ層
   を取囲んでゲート電極が設けられ、曲刃の主表面に露出
   したアノード側エミツタ層にアノード電極が設けられて
   いるゲートターンオフサイリスクにおいて、外部端子で
   あるゲート端子と上記ゲート電極全接続するゲート集電
   電極板がカソード側エミツタ層の多重リングの間にリン
   グ状に設けられ、ゲート集電電極板からみて中心側と外
   周側からゲート集電電極板へ集電されるゲート電流によ
   ってゲート電極内に生ずる電位走がほぼ平衡されている
   ことを特徴とするゲートターンオフサイリスタ。 ２、第１項において、半導体基板の半径に対して０．５
   ７〜０．８６の位置にゲート集電電極板を設けることを
   特徴とするゲートターンオフサイリスタ。