JPS60119776A - ゲ−トタ−ンオフサイリスタ - Google Patents
ゲ−トタ−ンオフサイリスタInfo
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- JPS60119776A JPS60119776A JP58228042A JP22804283A JPS60119776A JP S60119776 A JPS60119776 A JP S60119776A JP 58228042 A JP58228042 A JP 58228042A JP 22804283 A JP22804283 A JP 22804283A JP S60119776 A JPS60119776 A JP S60119776A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1012—Base regions of thyristors
- H01L29/102—Cathode base regions of thyristors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明はゲートターンオフサイリスタ（以後、略して
「ＧＴＯサイリスタ」という）に関し、特に大きなアノ
ード電流を短時間で遮断てきるＧＴＯ→ノイリスタに関
するものである。
「ＧＴＯサイリスタ」という）に関し、特に大きなアノ
ード電流を短時間で遮断てきるＧＴＯ→ノイリスタに関
するものである。
［従来技術］
一般に、ゲート信号によってスイッチング作用つまりタ
ーンオン・ターンオフできる半導体装置としてＧＴＯサ
イリスタがある。近年、このＧＴＯサイリスタは新たな
電力用半導体Ｈａとして注目されており、現在では２５
０ＯＡのアノード電流をターンオフできるものが開発さ
れている。
ーンオン・ターンオフできる半導体装置としてＧＴＯサ
イリスタがある。近年、このＧＴＯサイリスタは新たな
電力用半導体Ｈａとして注目されており、現在では２５
０ＯＡのアノード電流をターンオフできるものが開発さ
れている。
第１図は従来のＧＴＯサイリスタの積層構造の一例を示
す概略断面図である。そのＧＴＯサイリスタは下層から
順にＰ型エミッタ層１．Ｎ型ベース層２．Ｐ型代−ス層
３．さらにＮ型エミツタ層領域４が形成された４層積層
構造として構成されている。但し、Ｎ型のエミツタ層領
域４はブレーナ型に複数個に分割されており、またＰ型
代−ス層３の表面はオーミックコンタクトをとるために
Ｐ型のＰ＋層領域５が形成されている。そしてＰ型エミ
ッタ層１の表面にはアノード電極６が設けられ、Ｎ型エ
ミツタ層の表面にはカソード電極７が設けられ、さらに
Ｐ型ベースのＰ＋層領域の表面には電流を制御するゲー
ト電極８が設けられている。第２図は第１図のＧＴＯサ
イリスタにおけるターンオフ時のＰ型ベース層３中の電
流示す拡大図であり、電流は矢印に沿って流れる。
す概略断面図である。そのＧＴＯサイリスタは下層から
順にＰ型エミッタ層１．Ｎ型ベース層２．Ｐ型代−ス層
３．さらにＮ型エミツタ層領域４が形成された４層積層
構造として構成されている。但し、Ｎ型のエミツタ層領
域４はブレーナ型に複数個に分割されており、またＰ型
代−ス層３の表面はオーミックコンタクトをとるために
Ｐ型のＰ＋層領域５が形成されている。そしてＰ型エミ
ッタ層１の表面にはアノード電極６が設けられ、Ｎ型エ
ミツタ層の表面にはカソード電極７が設けられ、さらに
Ｐ型ベースのＰ＋層領域の表面には電流を制御するゲー
ト電極８が設けられている。第２図は第１図のＧＴＯサ
イリスタにおけるターンオフ時のＰ型ベース層３中の電
流示す拡大図であり、電流は矢印に沿って流れる。
１３図はＧＴＯサイリスタの遮断アノード電流（ＩＴＧ
Ｑ）、順方向印加電圧（Ｖｏ）、およびゲート電流（Ｉ
ＧＯ）のそれぞれの時間変化における相互の関係を示す
図である。図において縦軸は電流または電圧を示し横軸
は時間を表わしておりｔ９訃はターンオフ時間に相当す
る。遮断時において、第２図に示したようにゲート電極
８ヘアノード電流が流れるが、この電流によってＰ型代
−ス層３のキャリアを徐々にグー１〜電慎に引き抜いて
、導通状態の領域を狭くして＠後にターンオフする。と
ころがアノード電流をターンオフさせる場合、徐々に狭
められた導通領域に電流集中が起こり、その導通領域の
部分で熱破壊などが生ずる場合がある。そのために上記
Ｐ型代−ス層３のキャリアを効果的に素早く引き抜く方
法を考えることが望まれる。そこで、Ｎ型エミツタ層領
域４の幅りを狭くするか、あるいはＰ型ヘース層３の不
純物濃度を極力上げることが考えられる。通電のＧ Ｔ
ＯサイリスタではＮ型エミツタ層領域４の幅りを数１
００μｍに細くしたＳ造とし・でいるが、さらに大きな
アノード電流をグー１−ターンオフさせる場合にはＮ型
エミツタ層領域４の幅りをざらに狭くしなければならな
い。しかし、［・−型エミツタ層領域４の幅りを狭くす
ると、カソード面積の減少、製造上の困難、さらに歩留
りの低下などの問題を生じる。またＰ型ベース層３全体
の不純物ｍ ＋＊を上げると、Ｎ型エミツタ層領域４か
らＰ型ベース＠３への注入効率が次第に減少して、Ｎ型
エミッタ層領域４．Ｐ型代−ス層３．およびＮ型ベース
層２で構成されるＮＰＮｔ−ランジスタの電流増幅率α
ＮＰＮはＰ型代−ス層３の不純物′ａ度が高くなるにつ
れて減少していく。
Ｑ）、順方向印加電圧（Ｖｏ）、およびゲート電流（Ｉ
ＧＯ）のそれぞれの時間変化における相互の関係を示す
図である。図において縦軸は電流または電圧を示し横軸
は時間を表わしておりｔ９訃はターンオフ時間に相当す
る。遮断時において、第２図に示したようにゲート電極
８ヘアノード電流が流れるが、この電流によってＰ型代
−ス層３のキャリアを徐々にグー１〜電慎に引き抜いて
、導通状態の領域を狭くして＠後にターンオフする。と
ころがアノード電流をターンオフさせる場合、徐々に狭
められた導通領域に電流集中が起こり、その導通領域の
部分で熱破壊などが生ずる場合がある。そのために上記
Ｐ型代−ス層３のキャリアを効果的に素早く引き抜く方
法を考えることが望まれる。そこで、Ｎ型エミツタ層領
域４の幅りを狭くするか、あるいはＰ型ヘース層３の不
純物濃度を極力上げることが考えられる。通電のＧ Ｔ
ＯサイリスタではＮ型エミツタ層領域４の幅りを数１
００μｍに細くしたＳ造とし・でいるが、さらに大きな
アノード電流をグー１−ターンオフさせる場合にはＮ型
エミツタ層領域４の幅りをざらに狭くしなければならな
い。しかし、［・−型エミツタ層領域４の幅りを狭くす
ると、カソード面積の減少、製造上の困難、さらに歩留
りの低下などの問題を生じる。またＰ型ベース層３全体
の不純物ｍ ＋＊を上げると、Ｎ型エミツタ層領域４か
らＰ型ベース＠３への注入効率が次第に減少して、Ｎ型
エミッタ層領域４．Ｐ型代−ス層３．およびＮ型ベース
層２で構成されるＮＰＮｔ−ランジスタの電流増幅率α
ＮＰＮはＰ型代−ス層３の不純物′ａ度が高くなるにつ
れて減少していく。
ところで、周知のようにＧＴＯサイリスタが順方向阻止
状態からターンオンするには上記のα１１、Ｎと、Ｐ型
代−ス層３．Ｎ型ベース層２．およびＰ型エミッタ層１
とで構成されるＰＮＰトランジスタの電流増幅率αｐＮ
ｐとの和−が１より大きくなることが必要である。Ｐ型
代−ス層３の不純物濃度を上げ過ぎると前記の条件が満
たされなくなり、ＧＴＯサイリスタはターンオンの機能
を果たさなくなる。したがってＰ型ベース胴３の不純物
Ｉ！廉は成る程度以上に上げることができない。
状態からターンオンするには上記のα１１、Ｎと、Ｐ型
代−ス層３．Ｎ型ベース層２．およびＰ型エミッタ層１
とで構成されるＰＮＰトランジスタの電流増幅率αｐＮ
ｐとの和−が１より大きくなることが必要である。Ｐ型
代−ス層３の不純物濃度を上げ過ぎると前記の条件が満
たされなくなり、ＧＴＯサイリスタはターンオンの機能
を果たさなくなる。したがってＰ型ベース胴３の不純物
Ｉ！廉は成る程度以上に上げることができない。
従来のＧＴＯサイリスタは上述のように構成されている
ので、ターンオフ時間が長くて高周波インバータとして
１史用できず、また遮断アノード電流が小さいなどの欠
点があった。
ので、ターンオフ時間が長くて高周波インバータとして
１史用できず、また遮断アノード電流が小さいなどの欠
点があった。
［発明の諏要］
この発明は上記のような従来のＱ Ｔ Ｏサイリスタの
欠点を除去するためになされたものである。
欠点を除去するためになされたものである。
本発明の特徴は、順にＰ型エミッタ層、Ｎ型ベース層、
Ｐ型代−ス層が形成され、さらにそのＰ型代−ス層の表
面層へ部分的にプレーナ型に形成されたＮ型エミツタ層
領域を有し、前記Ｐ型エミッタ層、前記Ｎ型エミッタ層
領域、前記Ｐ型代−ス層のそれぞれの表面にアノード環
（釘、カソード側Ｌゲート電極を設（プ、前記ゲート電
極にゲート信号を印加して前記アノード・カソード電極
間の電流をターンオンまたはターンオフするＧ Ｔ Ｏ
サイリスタにおいて、前記Ｎ型エミツタ層領域を除く前
記Ｐ型代−ス層の表面層と、前記Ｎ型エミツタ層領域の
周縁部下側の前記Ｐ型代−ス層とに高下ＩｌＩ物ｉ１１
度のＰ１層を設け、前記Ｐ“層の深さを前記Ｎ型エミツ
タ層領域より深くかつ前記Ｐ型代−ス層の深さより浅く
したことである。
Ｐ型代−ス層が形成され、さらにそのＰ型代−ス層の表
面層へ部分的にプレーナ型に形成されたＮ型エミツタ層
領域を有し、前記Ｐ型エミッタ層、前記Ｎ型エミッタ層
領域、前記Ｐ型代−ス層のそれぞれの表面にアノード環
（釘、カソード側Ｌゲート電極を設（プ、前記ゲート電
極にゲート信号を印加して前記アノード・カソード電極
間の電流をターンオンまたはターンオフするＧ Ｔ Ｏ
サイリスタにおいて、前記Ｎ型エミツタ層領域を除く前
記Ｐ型代−ス層の表面層と、前記Ｎ型エミツタ層領域の
周縁部下側の前記Ｐ型代−ス層とに高下ＩｌＩ物ｉ１１
度のＰ１層を設け、前記Ｐ“層の深さを前記Ｎ型エミツ
タ層領域より深くかつ前記Ｐ型代−ス層の深さより浅く
したことである。
また本発明は、Ｐ型とＮ型が逆の構成になっているＧ
Ｔ Ｏサイリスタにも）Δ用し得ることは明らかである
。
Ｔ Ｏサイリスタにも）Δ用し得ることは明らかである
。
［発明の実施例］
第４図はこの発明の一実施例を示ず図である。
その基本的な構成（ｊ第１図のものと同様であり、まず
Ｎ型ベース層２とｌｄ、る低不純物１１反の３ｉウエー
ハを用い、この３ｉウエーへの両面から■族の不純物（
Ａ見＋ Ｇａ ＋ Ｂなど）を拡散し、Ｐ型エミッタ層
１とＰ型代−ス層３を形成する。次にＰ型ベース層１の
不純物濃度より高い■族の不純物（Ｂ）を前記８１ウエ
ーハの片面から図のように拡散させる。つまり、後で形
成されるＮ型エミツタ層領域４の下部周縁部に相当する
領域９と、Ｎｌエミツタ層領域４以外の領域でかつその
Ｎ型エミッタＨ領１＠４と接触しない領域１０へ、前記
Ｎ型エミツタ層４より深くかつＰ型代−ス層３より浅い
Ｐ＋層を形成する。次にＶ族の不純物（Ｐ）を拡散して
Ｎ型エミツタ層領域４を形成する。そしてＰ型エミッタ
層１．Ｎ型エミッタ層＠域４゜およびＰ型代−ス層３の
Ｐ″領域１０のそれぞれの表面に７ノ・−ド電力６．カ
ソード電極７．ゲート電極８を形成する。このように構
成された本発明のＧＴＯにおいては、Ｎ型エミツタ層領
域・４の下側中央部ではＰ＋層が除かれ（あり、適度０
冒Ｘ８８８．が得られる。モしてＰ＋層頭領１１９．１
０の不純物濃度を適度に設定することにより、ターンオ
ン・ターンオフ特ｔ’ｌ （特にターンオフ特性〉の良
好なＧ Ｔ Ｏが１すられるヮ 第５図を参照して、このようなＧＴ○サイリスタの動作
について説明する。第５図におい゛〔、ゲート電極８に
負のパルスを印加するとカソード電１桓６とゲート電（
由８にアノード電流が流れ、またアノード電流のキャリ
ノ′がＰ”Ｑ９，１Ｑのイ因１氏抗部分を通って素早く
ゲート電１シ８に引８抜がれるっまたＰ型代−ス層３に
蓄積されているキせリアも［〕“惜９．１０を通ってゲ
ー ト電極８へ素早く引き抜かれる。上記の作用により
ターンオフｎ間は従来のｌ ５ Ｉｔ ｓから８μＳ程
Ｉｆｆ ｆ＼人幅に減少させることができる。
Ｎ型ベース層２とｌｄ、る低不純物１１反の３ｉウエー
ハを用い、この３ｉウエーへの両面から■族の不純物（
Ａ見＋ Ｇａ ＋ Ｂなど）を拡散し、Ｐ型エミッタ層
１とＰ型代−ス層３を形成する。次にＰ型ベース層１の
不純物濃度より高い■族の不純物（Ｂ）を前記８１ウエ
ーハの片面から図のように拡散させる。つまり、後で形
成されるＮ型エミツタ層領域４の下部周縁部に相当する
領域９と、Ｎｌエミツタ層領域４以外の領域でかつその
Ｎ型エミッタＨ領１＠４と接触しない領域１０へ、前記
Ｎ型エミツタ層４より深くかつＰ型代−ス層３より浅い
Ｐ＋層を形成する。次にＶ族の不純物（Ｐ）を拡散して
Ｎ型エミツタ層領域４を形成する。そしてＰ型エミッタ
層１．Ｎ型エミッタ層＠域４゜およびＰ型代−ス層３の
Ｐ″領域１０のそれぞれの表面に７ノ・−ド電力６．カ
ソード電極７．ゲート電極８を形成する。このように構
成された本発明のＧＴＯにおいては、Ｎ型エミツタ層領
域・４の下側中央部ではＰ＋層が除かれ（あり、適度０
冒Ｘ８８８．が得られる。モしてＰ＋層頭領１１９．１
０の不純物濃度を適度に設定することにより、ターンオ
ン・ターンオフ特ｔ’ｌ （特にターンオフ特性〉の良
好なＧ Ｔ Ｏが１すられるヮ 第５図を参照して、このようなＧＴ○サイリスタの動作
について説明する。第５図におい゛〔、ゲート電極８に
負のパルスを印加するとカソード電１桓６とゲート電（
由８にアノード電流が流れ、またアノード電流のキャリ
ノ′がＰ”Ｑ９，１Ｑのイ因１氏抗部分を通って素早く
ゲート電１シ８に引８抜がれるっまたＰ型代−ス層３に
蓄積されているキせリアも［〕“惜９．１０を通ってゲ
ー ト電極８へ素早く引き抜かれる。上記の作用により
ターンオフｎ間は従来のｌ ５ Ｉｔ ｓから８μＳ程
Ｉｆｆ ｆ＼人幅に減少させることができる。
上記の説明ではＰ型のベース層にゲート電極を設けたタ
イプのＧ Ｔ Ｏサイリスタについて述べたが、本発明
は上記の１〕型とＮ型を逆にした構成のＧＴＯサイリス
タにも同様に適用可能である。
イプのＧ Ｔ Ｏサイリスタについて述べたが、本発明
は上記の１〕型とＮ型を逆にした構成のＧＴＯサイリス
タにも同様に適用可能である。
また上述の実施例ではメサ型について説明したが、これ
は単なる一例であって、本発明はこれに限られるもので
はなく、たとえば第６図に示すようにガラスパッシベー
ション型にも適用可能である。第６図と第４図において
、同一の符号は同一内容または相当部分を示しており、
第６図ではガラスパッシベーション′１１が設けられて
いる。
は単なる一例であって、本発明はこれに限られるもので
はなく、たとえば第６図に示すようにガラスパッシベー
ション型にも適用可能である。第６図と第４図において
、同一の符号は同一内容または相当部分を示しており、
第６図ではガラスパッシベーション′１１が設けられて
いる。
さらに本発明は、第７図に示したようなプレーナ型にも
適用可能である。第７図と第４図におし）て、同一符号
は同一内容または相当部分を示しており、第°７図では
ガードリンクＰ＋層１２とチャンネルカットｐ、Ｉ”ｆ
ｆｉが設けられている。
適用可能である。第７図と第４図におし）て、同一符号
は同一内容または相当部分を示しており、第°７図では
ガードリンクＰ＋層１２とチャンネルカットｐ、Ｉ”ｆ
ｆｉが設けられている。
さらに本発明は、第８図に示１ノだようにアノードショ
ート型にも適用可能であるＣ第８図と第４図において、
同一符号は同一内容または相当部分を示しており、第８
図ではアノードショート型Ｎ“層が設けられている。
ート型にも適用可能であるＣ第８図と第４図において、
同一符号は同一内容または相当部分を示しており、第８
図ではアノードショート型Ｎ“層が設けられている。
さらにまた本発明は、第９図に示したようなゲートエツ
チングダウン型にも適用可能であり、第９図と第４図に
おいて、同一符号は同一内容または相当部分を示してい
る。
チングダウン型にも適用可能であり、第９図と第４図に
おいて、同一符号は同一内容または相当部分を示してい
る。
さらに種々の変形例が考えれるが、これらはいずれも本
発明に含まれるものであり、第４図の例と同様の効果を
奏す。
発明に含まれるものであり、第４図の例と同様の効果を
奏す。
［発明の効果］
本発明によれば、従来のＧＴＯサイリスタに比べて大き
なアノード電流を短時間で遮断できるＧＴｏサイリスタ
を提供することができる。
なアノード電流を短時間で遮断できるＧＴｏサイリスタ
を提供することができる。
第１図は、従来のＧＴＯサイリスタの積層構造を示す断
面図である。 第２図は、従来のＧＴＯサイリスタがターンオフすると
きのアノード電流のキャリアの流れを示す図である。 第３図は、従来のＧＴＯサイリスタがターンオフする際
の電圧電流変化を示す図である。 第４図は、本発明の一実施例であるＧＴＯサイリスタの
積層構造を示す断面図である。 第５図は、本発明の一実施例によるＧＴＯサイリスタが
ターンオフするときのアノード電流キャリアの流れを示
す図である。 第６図は、ガラスパッシベーションを施した本発明によ
るＧ Ｔ Ｏサイリスタの一例を示す積層構造図である
。 第７図は、ブレーナ型に本発明を適用したＧＴＯサイリ
スタの一例を示す積層構造図である。 第８図は、アノードショート型に本発明を適用したＧ
Ｔ’ Ｏサイリスタの一例を示す積層構造図である。 第９図は、グートエツヂングタウン型に本発明を適用し
たＧＴＯサイリスタの一例を承り積層構造図である。 図において、１はＰ型１ミッタ層、２はＮ型ベース層、
３は１〕型ベ一ス層、４はＮ型エミツタ層領域、５は従
来のＰ＋層領域、６はアノード電極、７はカソード電極
、８はグー１−電極、９，１０は本発明によるＰ＋層領
域、１１はガラスパッシベーション、１２はガードリン
クＰ＋層、１３はチャンネルカットＮ＋層、１４はアノ
ードショート型Ｎ＋層を示す。 なお各図において同一符号は同一内容または相当部分を
示す。 代 理 人 大 岩 増 雄 第１図 第２図 第３図 第４図 ◇ 第５図
面図である。 第２図は、従来のＧＴＯサイリスタがターンオフすると
きのアノード電流のキャリアの流れを示す図である。 第３図は、従来のＧＴＯサイリスタがターンオフする際
の電圧電流変化を示す図である。 第４図は、本発明の一実施例であるＧＴＯサイリスタの
積層構造を示す断面図である。 第５図は、本発明の一実施例によるＧＴＯサイリスタが
ターンオフするときのアノード電流キャリアの流れを示
す図である。 第６図は、ガラスパッシベーションを施した本発明によ
るＧ Ｔ Ｏサイリスタの一例を示す積層構造図である
。 第７図は、ブレーナ型に本発明を適用したＧＴＯサイリ
スタの一例を示す積層構造図である。 第８図は、アノードショート型に本発明を適用したＧ
Ｔ’ Ｏサイリスタの一例を示す積層構造図である。 第９図は、グートエツヂングタウン型に本発明を適用し
たＧＴＯサイリスタの一例を承り積層構造図である。 図において、１はＰ型１ミッタ層、２はＮ型ベース層、
３は１〕型ベ一ス層、４はＮ型エミツタ層領域、５は従
来のＰ＋層領域、６はアノード電極、７はカソード電極
、８はグー１−電極、９，１０は本発明によるＰ＋層領
域、１１はガラスパッシベーション、１２はガードリン
クＰ＋層、１３はチャンネルカットＮ＋層、１４はアノ
ードショート型Ｎ＋層を示す。 なお各図において同一符号は同一内容または相当部分を
示す。 代 理 人 大 岩 増 雄 第１図 第２図 第３図 第４図 ◇ 第５図
Claims (1)
- Ｐ型（またはＮ型）エミツタ層と、前記Ｐ型（またはＮ
型）エミツタ層上のＮ型（またはＰ型）ベース層と、前
記Ｎ型（またはＰ型）ベース層上のＰ型（またはＮ型）
ベース層と、前記Ｐ型（またはＮ型）ベース層の表面層
へ部分的に形成されたＮ型（またはＰ型）エミッタ領域
を有し、前記Ｐ型（またはＮ型）エミツタ層の表面にア
ノード（またはカソード）電極を設け、前記Ｎ型（また
はＰ型）エミッタ領域表面にカソード（またはアノード
）電極を設け、前記Ｐ型（またはＮ型）ベース層の表面
にゲート電極を設け、前記ゲート電極にゲート信号を印
加して前記アノード・カソード電極間の電流をターンオ
ンまたはターンオフするゲートターンオフサイリスタに
おいて、前記Ｎ型（またはＰ型）エミッタ領域を除く前
記Ｐ型（またはＮ型）ベース層の表面下側と、前記Ｎ型
（またはＰ型）エミッタ領域の周縁部下側の前記Ｐ型（
またはＮ型）ベース層とに高不純物濃度のＰ” ＩＩ
（またはＮ＋層）舶載を設け、前記Ｐ” ＩＩ （また
はＮ＋層）領域の深さを前記Ｎ型（またはＰ型）エミッ
タ領域より深くかつ前記Ｐ型（またはＮ型）ベース層の
深さより浅くしたことを特徴とするゲートターンオフサ
イリスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58228042A JPS60119776A (ja) | 1983-11-30 | 1983-11-30 | ゲ−トタ−ンオフサイリスタ |
| US06/662,080 US4609933A (en) | 1983-11-30 | 1984-10-18 | Gate turn-off thyristor having P+ gate and emitter |
| DE19843439803 DE3439803A1 (de) | 1983-11-30 | 1984-10-31 | Abschaltthyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58228042A JPS60119776A (ja) | 1983-11-30 | 1983-11-30 | ゲ−トタ−ンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60119776A true JPS60119776A (ja) | 1985-06-27 |
| JPH026229B2 JPH026229B2 (ja) | 1990-02-08 |
Family
ID=16870285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58228042A Granted JPS60119776A (ja) | 1983-11-30 | 1983-11-30 | ゲ−トタ−ンオフサイリスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4609933A (ja) |
| JP (1) | JPS60119776A (ja) |
| DE (1) | DE3439803A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214471A (ja) * | 1985-03-19 | 1986-09-24 | Res Dev Corp Of Japan | ゲ−ト制御半導体装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0366916B1 (en) * | 1988-10-04 | 1995-06-14 | Kabushiki Kaisha Toshiba | Shorted-anode semiconductor device and methods of making the same |
| JP4748149B2 (ja) * | 2007-12-24 | 2011-08-17 | 株式会社デンソー | 半導体装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH594989A5 (ja) * | 1976-09-03 | 1978-01-31 | Bbc Brown Boveri & Cie | |
| JPS54111790A (en) * | 1978-02-22 | 1979-09-01 | Hitachi Ltd | Semiconductor switchgear |
| JPS607394B2 (ja) * | 1978-08-18 | 1985-02-23 | 株式会社明電舎 | 半導体制御素子 |
| JPS6043032B2 (ja) * | 1978-09-14 | 1985-09-26 | 株式会社日立製作所 | ゲートターンオフサイリスタ |
| DE2846637A1 (de) * | 1978-10-11 | 1980-04-30 | Bbc Brown Boveri & Cie | Halbleiterbauelement mit mindestens einem planaren pn-uebergang und zonen- guard-ringen |
| JPS55110068A (en) * | 1979-02-16 | 1980-08-25 | Fujitsu Ltd | Thyristor |
| JPS574101A (en) * | 1980-06-11 | 1982-01-09 | Hitachi Ltd | Moisture sensitive element |
| JPS5773956A (en) * | 1980-10-27 | 1982-05-08 | Hitachi Ltd | Glass coated semiconductor device |
| JPS5778172A (en) * | 1980-11-04 | 1982-05-15 | Hitachi Ltd | Gate turn-off thyristor |
-
1983
- 1983-11-30 JP JP58228042A patent/JPS60119776A/ja active Granted
-
1984
- 1984-10-18 US US06/662,080 patent/US4609933A/en not_active Expired - Lifetime
- 1984-10-31 DE DE19843439803 patent/DE3439803A1/de active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214471A (ja) * | 1985-03-19 | 1986-09-24 | Res Dev Corp Of Japan | ゲ−ト制御半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3439803A1 (de) | 1985-06-05 |
| US4609933A (en) | 1986-09-02 |
| JPH026229B2 (ja) | 1990-02-08 |
| DE3439803C2 (ja) | 1990-07-26 |
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