JPS61214471A - ゲ−ト制御半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ん産業上の利用分野 本発明は半導体装置に係り、特にゲート信号により電流
をしゃ断できる自己消弧型半導体装置に関するものであ
る。

Ｂ６発明の概容 本発明は？１１１ＰＮの交互に異なる導電型の４層より
なり、’ゲート層に制御電極を設けるようにし次ものに
おいて、 カソード・エミッタ接合の一部に、このカソード・エミ
ッタのブレークダウン電圧よりも小さく。

かつオフゲート電圧よりも大きなブレークダウン電圧の
領域を設けるととくより、 素子の破壊を防止できる高信頼性のゲート制御半導体装
置を得ることができる。

０、従来の技術 ゲートターンオアサイリスタは、ゲート信号によシミ流
をし中断することができる自己消弧型半導体素子である
。すなわち、ゲートターンオアサイリスタにおいては、
ゲート・カソード間にオフゲート電圧（逆バイアス）！
−印加し、ペース層から過剰キャリアをオフゲート電流
として引き出すととくよシミ流をしゃ断する。このため
、オフゲート電圧を大きくすると過剰キャリアで急峻に
引き出すことができ、ゲートターンオア特性や最大しゃ
断電流を大幅に向上させることができる。

しかし１通常、ゲートに印加できるオフゲート電圧の最
大値は、カソード・エミッタ接合のブレークダウン電圧
で制限される。これ以上のオフゲート電圧管印加すると
、カソード・エミッタ接合がブレークダウンするからで
ある。

第９図は従来のゲートターンオアサイリスタの一例を示
すもので、ｌはＰ層からなるアノード・エミッタ領域、
２はＮ層からなるＮペース領域、３はＰ層からなるゲー
ト領域、弘はＮ層からなるカソード・エミッタ領域であ
シ、これらＫよシア１フ１１４層構造の基体！が形成さ
れる。基体ｔの一面にアノード電極乙、他面にはカソー
ド電極７およびゲート電極ｔがオーミック接続されてい
る。

第９図に示すような通常の表面ゲートのゲートターンオ
アサイリスタでは、オフゲート電圧は２０ＶＳ度である
。そこで、カソード・工ζツタ接合のブレークダウン電
圧を大きくする丸めに、高抵抗エピタキシャル成長層を
使う方法がある。この例として、埋込みゲート型ゲート
ターンオフサイリスタの構造を第１０図に示す。

すなわち、第１０図において、２はゲート領域３中に設
けられた埋込みゲート（ア＋）、ＩＯは高抵抗エピタキ
シャル成長層（アー）である。この場合、カソード・エ
ミッタ接合はＮＡＰ−接合であシ、１００（１７）以上
のブレークダウン電圧が得られる。埋込み型ゲートター
ンオフサイリスタは高電圧ドライブによシゲート引出し
電荷が小さく。

ターンオフタイムが短く、かつ最大しゃ断電流が大きい
などの特長を有する。

第１１図は第１０図に示したゲートターンオアサイリス
タを更に改良し九従来のゲートターンオフサイリスタで
あシ、ゲート・カソード間にサージ吸収用のツェナーダ
イオード／／ｆ接続し九ものである。第１１図において
１２はダイオード、／Ｊａはオン用電源、／３ｂはオフ
用電源、ｌ参ａ、／４Ｌｂはスイッチであって、これら
によってゲート回路／ｊが構成される。

Ｄ０発明が解決しようとする間頌点 ゲートターンオアサイリスタにおいては、ターンオフ期
間にカソード・エミッタ接合が回復する時、ゲートリー
ド線などのインダクタンスにより。

ゲート・カソード間にサージ電圧が発生する。カソード
・エミッタ接合耐圧の小さい通常のゲートターンオアサ
イリスクでは瞬間的なカソード・エミッタ接合のブレー
クダウンにより、このサージ電圧を吸収している。しか
し、接合耐圧の高い埋込み型ゲートターンオアサイリス
タでは、高電圧オフゲートドライブをすれば更に大きな
サージ電圧が発生し、場合によってはカソード・エミッ
タ接合のブレークダウンとともに接合破壊が生じること
がある。これは、エピタキシャル成長層１０の結晶性の
悪い部分で局部的なブレークダウンが起き熱破壊するた
めである。このような結晶性の悪い部分は、エピタキシ
ャル成長層１０での微小な異部粒子が原因であシ、他の
部分よりもブレーク電圧が低いためである。特ζ大面積
の素子では、異物粒子による影響を皆無にすることが難
しい。

第１２図は埋込ゲートのゲートターンオフサイリスクの
ターンオフ時の電圧、電流波形図で、カソード・エミッ
タ接合の回復とともにアノード電流（エム）とオフゲー
ト電流（工Ｇ）は急激に減少し、ゲート電圧Ｖ、波形か
られかるように、２００（Ｖ）程度の大きなサージ電圧
が発生している。この例では、ゲートターンオフサイリ
スタのカソード・エミッタ接合のブレークダウン電圧は
２００ｖと大きいが、サージ電圧によるブレークダウン
が起きている。

上記の点をふまえて、第１１図に示すようにゲート・カ
ソード間にサージ電圧吸収用のゼナーダイオード／／ｌ
−外部接続し、接合破壊を防止している。しかし、ツェ
ナーダイオードを接続する作業は煩雑である上、現状で
はサージ電圧を完全に除去するには至っていない。を九
、カソード・エミッタ接合耐圧は、サージ電圧を考慮し
て、オフゲート電圧に対して十分に余裕をとる必要があ
シ。

これは素子の歩留り向上や高電圧オフゲートドライブの
障害となってい比。

すなわち第１８図はツェナー電□圧８０７のツェナーダ
イオード１ｌｔ−外部接続し九場合の波形図でサージ電
圧は成る程度は吸収されるが、しかしツェナーダイオー
ドｌ／が働き始めるまでの僅かな時間遅れの間およびツ
ェナーダイオードのリード線に含まれるインダクタンス
の九めにｔ＋０（ｖ）８度のサージ電圧が発生している
。ｔ７１２．、ターンオフ時のストレージ期間中にゲー
トリード線などのインダクタンスに蓄えられたエネルギ
ーは、このツェナーダイオードを通して解放される。こ
の念めエネルギーは素子のターンオフに殆んど役立って
いなかつ九〇シ九がって、外部接続などでのサージ電圧
吸収は不十分であり、カソード・エンツタ接合をサージ
電圧から完全に保護するのは困難であった。

Ｅ０問題点を解決するための手段 本発明は、上記従来の問題点を解決する九めに。

？１１ＰＮの交互に異なる導電型の４層よりなり、Ｐゲ
ート層に制御電極を設けるように構成し念ゲート制御半
導体装置において、 前記Ｎ層と２層との接合されたカソード・エミッタ接合
の一部にこのカソード・エミッタ接合のブレークダウン
電圧よりも小さく、かつオフゲート電圧よりも大きなブ
レークダウン電圧を有する領域を設けたものである。

７０作　用 本発明によれば、カソード・エミッタ接合の一部にこの
カソード・工にツタ接合のブレークダウン電圧よりも小
さく、かつオフゲート電圧よシ゛も大きい低ブレークダ
ウン電圧領域を設は念ので、該低ブレークダウン電圧領
域がサージ電圧を吸収し、カソード・エミッタ接合には
この領域でのブレークダウン電圧以上の電圧は印加され
ず、接合は完全に保護される。

Ｇ、実施例 以下に、第１図〜第８図に示す実施例によって本発明の
詳細な説明する。

第１図は本発明の一実施例に係る半導体装置を示し、第
１図において＠９図〜第１１図のものと同一部材ま九は
対応部分は同一符号で示す。

第１図に示す実施例においては、Ｎ十層とＰ″″層の接
合部であるカソード・エミッタ接合ｌフの一部に該カソ
ード・工きツタ接合１７の他の部分よ）もブレークダウ
ン電圧が低い２層１４の領域Ａが構成されている。領域
ＡＦｉブレークダウンによ）サージ電圧を吸収するなめ
、カソード・エミッタ接合ｌりにはこの領域Ａでのブレ
ークダウン電圧以上の電圧は印加されず、接合は完全に
保護される。

また、２層１６か・らなる領域Ａの面積を総力ソード面
積に比べて小さくしてあり、これＫより前記結晶性の悪
い部分がこの領域ムに含まれることは殆んどない。この
九め、この領域ムのブレークダウン電圧は、サージ電圧
よシ低く、オフゲート電圧よりも高く設定する０ 第１図の半導体装置によれば、第３図に示すように、カ
ソード−エミッタ接合でのブレークダウンによシサージ
電圧は完全に吸収される０この場合、ブレークダウンは
領域ムで起こる九め、カソード・エミッタ接合はサージ
電圧から保護される０この例では、ゲート電圧４５ｖ１
領域Ａでのブレークダウン電圧は’１５ｃｖ）、カソー
ド・工建ツタ接合の他の部分では２００　（Ｖ）である
。

第１図に示す半導体装置は次のような工程によって作ら
れる０ すなわち、第２図に示すように、Ｎ型シリコンウニハコ
にガリウムを拡散し、Ｐ１１Ｐ構造とする（ａ、ｂ）ｏ
次に酸化膜を形成し、これ金利用してボロンを選択的に
拡散してＰ十層９奮形成する（ｃ）ｏＰ十層りは次のＰ
−エピタキシャル成長によｆｉＰペース層３中に埋込ま
れる（ｄ）ｏＰ−エピタキシャル成長層ＩＯの不純物濃
度は１．５Ｘ１０　　ｃｆｎ−”である。次に、領域Ａ
’ｉ形成する部分にボロンを選択的に拡散する（ｓ）。

ボロンのデポジシ璽ンは固体拡散源を用いて１０６０℃
、６０分間行う０シート抵抗は１０Ω／−である０ま九
ゲロンのドライブインは、窒素、酸素混合雰囲気で、１
２００’Ｃ，１８０分間行う。次にリンを選択的に拡散
してカソード・エミッタを形成する。拡散は１２００℃
、６０分間行う。リン拡散層の拡散深さは９μ喝である
。以上の工程により、領域Ａでのボロン拡散層テは、カ
ソード・エミッタ接合での不純物濃度が６Ｘ１０”ｍ−
１となる０この工程によシ試作し九ゲートターンオフサ
イリスタは、第３図に示すように、領域Ａでのブレーク
ダウン電圧が７５史）となる。また、ボロン選択拡散２
（ｅ）での拡散条件、およびその後の熱処理、リン拡散
条件を変えることによシ領域Ａでのブレークダウン電圧
を希望する値に変えることができる。

第１図のものは埋込みゲート型ゲートターンオアサイリ
スタの例であるが、本発明は同様にしてエピタキシャル
成長層管用い九他の構成のゲートターンオアサイリスタ
にも適用することができる０すなわち、第４図（Ａ）、
（Ｂ）に示すように、並列配置されｔ多数個のカソード
・工きツタ接合のうち１個を九は複数個にブレークダウ
ン電圧の低い領域ムを第１図に示すものと同様な手順に
よって形成すれば工い。

第４図（Ａ）に示すように、ゲート領域（Ｐ膚）３の露
出表面には複数の高抵抗エピタキシャル成長層／□ａが
形成されておシ、これらの高抵抗エピタ牛りヤル成長層
（Ｐ−）１０＆にはカソード・工ξツタ層（ＩＪ”）４
’　ａが連設されている。ま九、第４図（Ｂ）に示すよ
うに、高抵抗エピタキシャル成長層ｇａ内にはＰ″″に
＋接合部に而してＰ層からなる領域ムが配設されている
。

次に領域ムの配置については、ゲート埋込み型ゲートタ
ーンオフサイリスタを例にとれば、サージ電圧吸収効果
は領域Ａと埋込みゲートとの配置関係には影響されない
。このため、領域Ａは、カソード・工電ツタ内の何処に
配置してもよい。しかし、配置方法によっては更に別の
効果が生じる。

すなわち、第６図（４））、ＣＢ）および第６図はゲー
ト埋込み型ゲートターンオフサイリスタにおいて、カソ
ード・エミッタ内でゲート電極ｔから最も離れｔ部分に
領域Ａｔ−設けた例である。第６図（Ａ）。

（（９）に示ナグートターンオフサイリスタでは、独立
しｔカソード・エミッタ領域弘ａが複数個配設されてお
り、これらのカソード・ニオツタ領域Ｆａを連結するよ
うに領域ムが形成されている。また第６図のものにおい
ては１個々のカソード・工之ツタ領域のほぼ中央部に領
域Ａ上膜けである０第６図（Ａ＞　、　（Ｂ）および第
６図のゲートターンオフサイリスタによれば、ゲート電
極ｒから最も離れれた部分でターンオフ期間の後半に電
流集中が起こる部位に領域Ａｔ−設けた念め、領域Ａの
ブレークダウンとともに、インダクタンスに蓄積されて
い次エネルギーは、１！流撚中部を通して解放される。

これは、電滝集中部のターンオフを促進する効果を有す
る。この九め、ターフオフ破壊の起き易い部分に領域Ａ
ｉ配装することにより、サージ電圧発生の原因となるイ
ンダクタンスに蓄積されたエネルギーを有効に素子のタ
ーンオフに役立てることができる。

一方、エピタ午シャル成長層を用い九表面ゲート型のゲ
ートターンオフサイリスタでも同様であシ、第７図（４
）、（Ｂ）はゲート電極ｒから最も離れた部位で電流集
中ターンオフ破壊の起き易い部分に領域Ａｔ−配置し九
例である。

また、第５図（Ａ）　、　（Ｂ）、第６図および第７図
（Ａ）。

（Ｂ）に示し九ものでは、領域Ａとゲート電極間のＰベ
ース抵抗が大きい。このため、素子内に複数の領域Ａｔ
−配置してもＰベース層がパランサとして働くなめ、領
域Ａそれぞれの動作が均一になるという効果も得られる
。

上記各実施例の半導体装置によれば、カソード・エミッ
タの一部に該カソード・エンツタ部よりもブレークダウ
ン電圧の低い領域を設けたので、サージ電圧はこの領域
により吸収され、カソード・エミッタ接合には領域Ａに
よシ吸収され、カソード・エミッタ接合には領域Ａのブ
レークダウン電圧以上の電圧は印加されない。ｔｅ領域
Ａの面積はカソード・エミッタ総面積に比べて小さいの
で。

微小異物粒子などに起因するエピタキシャル成長層中の
結晶性の悪い部分が領域Ａに含まれることは殆んどない
。この九め、領域Ａがブレークダウンにより破壊するこ
とはない。

ま之、従来の埋込みゲート型ゲートターンオフサイリス
タでは、オフゲート電圧４５（Ｖ）、ツェナー電圧８０
（Ｖ）の外部接続ツェナーダイオードを用いてドライブ
し念場合、サージ電圧は１４０　（Ｖ）であシ、約１４
０　（’Ｖ）以上のカソード・エミッタ接合耐圧が必要
であったのに対して、本考案によれば領域Ａのブレーク
ダウン電圧ｔ−７５（Ｖ）に設定し念場合、カソード・
エミッタ接合耐圧は９０（Ｖ）程度であれば十分である
。し九がって、従来よシ接合耐圧が約５０（Ｖ）小さく
てもよい念め、素子の製造歩留りが大幅に向上した。

領域Ａのブレークダウン電圧ｔ９０ｃＶ）Ｋ設定し念場
合のオフゲート電圧としゃ断耐量の第８図に示す。第８
図から明らかなように、領域Ａのブレーク電圧に近い値
にまで容易にオフゲート電圧を増大させることができる
。したがって、しゃ断耐量を大幅に増加させることがで
きた。

Ｈ３発明の効果 本発明はカソード・エミッタ接合の一部に該カソード・
エミッタ接合よりブレークダウン電圧の低い領域を設は
九から、サージ電圧によるカソード・エミッタ接合破壊
を防止できるとともに、低ブレークダウン領域のブレー
クダウン電圧以上の電圧がカソード・エミッタ接合に印
加されないのでサージ電圧が発生することもなく高電圧
オフゲートドライブが可能となシミ流しゃ断能力が向上
する等の効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例によるゲート制御半導体装置
の構成断面陶、第２図は本発明の実施例による半導体装
置の製造方法を示す説明図、第８図は第１図のゲート制
御半導体装置の特性図、第４図（Ａ）は本発明によるゲ
ート制御半導体装置の他の例を示す構成断面図、第４図
（Ｂ）はその要部拡大図、第５図（Ａ）は本発明による
ゲート制御半導体装置の更に他の例を示す平面図、第６
図（Ｂ）は七のＩ−Ｘ断面図、第６図は第５図のゲート
制御半導体装置の変形例を示す平面図、第７図（Ａ）は
更に他のダ形例を示す平面図、第７図（Ｂ）　ｄそのＹ
−Ｙ断面図、第８図は本発明によるゲート制御半導体装
置の特性図、第９図は従来のゲート制御半導体装置の断
面図、第１０図は従来のゲート制御半導体装置の他側を
示す断面図、第１１図は従来装量のさらに他の例を示す
断面図、＠１２図は第９図のものの特性図、第１３図は
第１１図のものの特性図である。 ｌ・・・Ｐ層からなるエミッタ領域、２・・・Ｎ／Ｉｉ
からなるベース領域、３・・・Ｐ層からなる領域、弘、
ｇａ・・・カンード領域、夕・・・基体、４．７・・・
主電極、ｔ・・・制御電極、１０，１０ａ・・・高抵抗
エピタキシャル、成長層、　／７・・・カソード・エミ
ッタ接合、Ａ・・・低ブレークダウン電圧領域。 第１図 第３図 ツギ聾考）咲り二ｋｌＶａ、Ｉｑシ隻１ブ／７７ｃＸ 第８図 ゴフゲーり重−斤”−（Ｖ） 第１２図 ■ 鍾Ｓ） 第１３図 （メＳ）

Claims (3)

【特許請求の範囲】
1. （１）ＰＮＰＮの交互に異なる導電型の４層よりなり、
   Ｐゲート層に制御電極を設けるように構成したものにお
   いて、前記Ｎ層とＰ層との接合されたカソード・エミッ
   タ接合の一部にこのカソード・エミッタ接合のブレーク
   ダウン電圧よりも小さく、かつオフゲート電圧より大き
   なブレークダウン電圧を有する低ブレークダウン電圧領
   域を設けたことを特徴とするゲート制御半導体装置。
2. （２）前記低ブレークダウン電圧領域を前記カソード・
   エミッタ内で前記制御電極部から最も離れた部位に前記
   低ブレークダウン電圧領域を設けて構成したことを特徴
   とする特許請求範囲第１項記載のゲート制御半導体装置
   。
3. （３）前記制御電極部が、前記エミッタ領域内に設けら
   れた埋込みゲート層を有することを特徴とする特許請求
   の範囲第１項又は第２項記載のゲート制御半導体装置。