JPS621260B2 - - Google Patents
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- JPS621260B2 JPS621260B2 JP6617680A JP6617680A JPS621260B2 JP S621260 B2 JPS621260 B2 JP S621260B2 JP 6617680 A JP6617680 A JP 6617680A JP 6617680 A JP6617680 A JP 6617680A JP S621260 B2 JPS621260 B2 JP S621260B2
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- 230000015556 catabolic process Effects 0.000 claims description 16
- 238000009792 diffusion process Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000008033 biological extinction Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
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Description
【発明の詳細な説明】
本発明は、ゲートターンオフ（GTO）サイリ
スタ構造に関し、特にターンオフ時に生じる過電
圧でカソード接合が電圧破壊するのを防止したゲ
ート構造に関する。
スタ構造に関し、特にターンオフ時に生じる過電
圧でカソード接合が電圧破壊するのを防止したゲ
ート構造に関する。
GTOサイリスタは、微小なゲート電流（０〜
１アンペア程度）で導通状態になつて数百アンペ
アの負荷電流を流し、数十アンペア程度のパルス
状逆電流で５μｓ以下のターンオフタイムで阻止
状態に移行し、大電力用無接点スイツチとして使
用できる。
１アンペア程度）で導通状態になつて数百アンペ
アの負荷電流を流し、数十アンペア程度のパルス
状逆電流で５μｓ以下のターンオフタイムで阻止
状態に移行し、大電力用無接点スイツチとして使
用できる。
第１図は第２図に示すGTOサイリスタのター
ンオフ時の電流・電圧波形を示し、同図ａには負
荷電流ｉa、アノード・カソード間電圧Ｖaを示
し、ｂにゲート印加電圧ＥGによるゲート逆電流
はigr、ゲート・カソード間電圧Ｖgr及びそのピ
ーク値Ｖgpを示す。このGTOサイリスタは第２
図におけるP2，N2層間接合J3に逆電圧を印加して
接合J3を阻止状態に回復させてオフ状態にするも
のであるが、第１図ｂに示すように逆電流igrの
波形がピーク値から急峻に低下し、このときの
di／dtが大きくなつて通常のダイオードと同様に
転流過電圧が発生する。この過電圧が波高値Ｖgp
として現われ、ゲート逆電圧ＥGの数倍にまでな
る。この過電圧は接合J3の電圧破壊を引き起す恐
れがあるため、第３図に示すように、従来からゲ
ート・カソード間に逆方向電圧を規制するダイオ
ードD1とツエナ−ダイオードD2を接続すること
が行なわれている。しかしながら、ダイオード
D1，D2とサイリスタとの接続線路にインダクタ
ンス分が含まれ、このインダクタンス分による転
流サージが存在し、サイリスタ保護装置として充
分なものでなかつた。特に、数百アンペア以上の
可制御電流能力を有する大容量GTOサイリスタ
では、大きなゲート逆電流を流すことからピーク
電圧Ｖgpも相当に大きくなり、例えばツエナーダ
イオードD2のツエナー電圧の２〜３倍のＶgpが接
合J3に印加されることになる。
ンオフ時の電流・電圧波形を示し、同図ａには負
荷電流ｉa、アノード・カソード間電圧Ｖaを示
し、ｂにゲート印加電圧ＥGによるゲート逆電流
はigr、ゲート・カソード間電圧Ｖgr及びそのピ
ーク値Ｖgpを示す。このGTOサイリスタは第２
図におけるP2，N2層間接合J3に逆電圧を印加して
接合J3を阻止状態に回復させてオフ状態にするも
のであるが、第１図ｂに示すように逆電流igrの
波形がピーク値から急峻に低下し、このときの
di／dtが大きくなつて通常のダイオードと同様に
転流過電圧が発生する。この過電圧が波高値Ｖgp
として現われ、ゲート逆電圧ＥGの数倍にまでな
る。この過電圧は接合J3の電圧破壊を引き起す恐
れがあるため、第３図に示すように、従来からゲ
ート・カソード間に逆方向電圧を規制するダイオ
ードD1とツエナ−ダイオードD2を接続すること
が行なわれている。しかしながら、ダイオード
D1，D2とサイリスタとの接続線路にインダクタ
ンス分が含まれ、このインダクタンス分による転
流サージが存在し、サイリスタ保護装置として充
分なものでなかつた。特に、数百アンペア以上の
可制御電流能力を有する大容量GTOサイリスタ
では、大きなゲート逆電流を流すことからピーク
電圧Ｖgpも相当に大きくなり、例えばツエナーダ
イオードD2のツエナー電圧の２〜３倍のＶgpが接
合J3に印加されることになる。
本発明は、ベース領域内にゲート制御層として
の低抵抗埋込層を設けた埋込ゲート型GTOサイ
リスタにおいて、主電流を導通するカソードN2
層とは別のカソードN3層を設け、N3層で形成さ
れる接合の耐圧をN2層のそれよりも低くなるよ
うに構成し、かつ低抵抗層によりN3層には主電
流が導通しないように配置し、N3層とN2層表面
上の電極が同電位になるよう接続することによ
り、従来の問題点を解消したGTOサイリスタを
提供することを目的とする。
の低抵抗埋込層を設けた埋込ゲート型GTOサイ
リスタにおいて、主電流を導通するカソードN2
層とは別のカソードN3層を設け、N3層で形成さ
れる接合の耐圧をN2層のそれよりも低くなるよ
うに構成し、かつ低抵抗層によりN3層には主電
流が導通しないように配置し、N3層とN2層表面
上の電極が同電位になるよう接続することによ
り、従来の問題点を解消したGTOサイリスタを
提供することを目的とする。
第４図は本発明の一実施例を示す埋込ゲート型
サイリスタ構造図である。埋込ゲート型サイリス
タはP1N1P2N2層でのN1とN2層に挾されたP2層に
不純物濃度を高くした低抵抗層P2 ++層が埋込形成
される。P2 ++層はシート抵抗が１Ω以下に形成し
てあり、そのパターンはメツシユ状に構成されて
N2層に対向しないP2周辺領域では幅広い帯層１
に連結される。この帯層１に対向する部分にN2
層とは別のN3層、N4層が形成してあり、N3層と
帯層１の間隔ｄはN2層とP2 ++層の間隔ｍよりも
狭くしてある。N2層表面にはカソード電極２が
形成され、同様にN3層、N4層表面に電極３，４
が形成される。N4層表面のゲート電極４はN4層
とP2層にまたがつて形成され、N4層とP2層を短
絡する構成にされる。また、P1層表面にはアノー
ド電極５が形成される。
サイリスタ構造図である。埋込ゲート型サイリス
タはP1N1P2N2層でのN1とN2層に挾されたP2層に
不純物濃度を高くした低抵抗層P2 ++層が埋込形成
される。P2 ++層はシート抵抗が１Ω以下に形成し
てあり、そのパターンはメツシユ状に構成されて
N2層に対向しないP2周辺領域では幅広い帯層１
に連結される。この帯層１に対向する部分にN2
層とは別のN3層、N4層が形成してあり、N3層と
帯層１の間隔ｄはN2層とP2 ++層の間隔ｍよりも
狭くしてある。N2層表面にはカソード電極２が
形成され、同様にN3層、N4層表面に電極３，４
が形成される。N4層表面のゲート電極４はN4層
とP2層にまたがつて形成され、N4層とP2層を短
絡する構成にされる。また、P1層表面にはアノー
ド電極５が形成される。
こうした構造のGTOサイリスタによれば、N3
層の接合J4とN2層の接合J3の夫々の逆耐圧はN3，
N4層と低抵抗P2 ++層に狭まれたP2層の抵抗値と
その領域の幅ｄ，ｍによつて夫々決まる。従つ
て、該P2層の抵抗層が等しいとすればｄ＜ｍとす
ることによつて接合J4の耐圧は接合J3の耐圧より
も低くなる。
層の接合J4とN2層の接合J3の夫々の逆耐圧はN3，
N4層と低抵抗P2 ++層に狭まれたP2層の抵抗値と
その領域の幅ｄ，ｍによつて夫々決まる。従つ
て、該P2層の抵抗層が等しいとすればｄ＜ｍとす
ることによつて接合J4の耐圧は接合J3の耐圧より
も低くなる。
第４図の構造のサイリスタは第５図を参照して
説明する以下の構造法で実現される。Ｎ形シリコ
ンウエハ（厚さ300μ、比抵抗70Ω−cm）に通常
の封人拡散法によりガリウムを表面濃度５×1017
cm-3深さ35μ拡散してP1層、N1層及びP21層を作
る。次に酸化膜を用いてP21層表面にのみボロン
を選択拡散してP2 ++層及び帯層１を作る。P2 ++層
はN2層に対向する部分にのみメツシユ状パター
ンに形成する。P2 ++層の幅は250μ、間隔も250μ
で拡散深さは10μ、表面濃度１×1020cm-3とす
る。帯層１の幅はN3，N4層に対向する領域以上
にし、かつゲートしや断時のゲート電流を十分掃
引できる抵抗値にするために３〜５mmの幅にす
る。この帯層１の拡散もP2 ++層と同時に行なう。
説明する以下の構造法で実現される。Ｎ形シリコ
ンウエハ（厚さ300μ、比抵抗70Ω−cm）に通常
の封人拡散法によりガリウムを表面濃度５×1017
cm-3深さ35μ拡散してP1層、N1層及びP21層を作
る。次に酸化膜を用いてP21層表面にのみボロン
を選択拡散してP2 ++層及び帯層１を作る。P2 ++層
はN2層に対向する部分にのみメツシユ状パター
ンに形成する。P2 ++層の幅は250μ、間隔も250μ
で拡散深さは10μ、表面濃度１×1020cm-3とす
る。帯層１の幅はN3，N4層に対向する領域以上
にし、かつゲートしや断時のゲート電流を十分掃
引できる抵抗値にするために３〜５mmの幅にす
る。この帯層１の拡散もP2 ++層と同時に行なう。
上記ボロン拡散層の埋込みの後、その表面上全
面にエピタキシヤル成長法によりＰ2e層を積層す
る。このＰ2e層の抵抗値は接合J3の目標耐圧が出
せるよう通常５〜10Ω−cmにされる。また、Ｐ2e
層の厚さは前記比抵抗と耐圧とで決まる接合J3の
空間電荷量の拡がり幅（ｍ）以上を要するが、約
20〜30μにされる。次に、Ｐ2e層表面に選択拡散
法によりリンを部分拡散してN2，N3，N4層を形
成する。ここで、N2層に対してN3，N4層は拡散
深さを深くするか、又は第５図に示すように
N3，N4を形成すべき部分を一定量深さｔ（＝ｍ
−ｄ）だけエツチング除去してN2，N3，N4を同
一条件下で拡散することでP2 ++層又は帯層との間
隙ｄ，ｍを所期のものに形成できる。なお、
N2，N3，N4の拡散深さは10μ、表面濃度は５×
1021cm+3とした。エツチング深さｔはN3層とＰ2e
の接合J4の所要逆耐圧値で決められるが、接合J3
の耐圧を100V以上にするにはｍは20μで良く、
接合J4の耐圧を60V程度にするにはｄは10〜15μ
で良い。従つて、エツチング深さは５〜10μとな
る。
面にエピタキシヤル成長法によりＰ2e層を積層す
る。このＰ2e層の抵抗値は接合J3の目標耐圧が出
せるよう通常５〜10Ω−cmにされる。また、Ｐ2e
層の厚さは前記比抵抗と耐圧とで決まる接合J3の
空間電荷量の拡がり幅（ｍ）以上を要するが、約
20〜30μにされる。次に、Ｐ2e層表面に選択拡散
法によりリンを部分拡散してN2，N3，N4層を形
成する。ここで、N2層に対してN3，N4層は拡散
深さを深くするか、又は第５図に示すように
N3，N4を形成すべき部分を一定量深さｔ（＝ｍ
−ｄ）だけエツチング除去してN2，N3，N4を同
一条件下で拡散することでP2 ++層又は帯層との間
隙ｄ，ｍを所期のものに形成できる。なお、
N2，N3，N4の拡散深さは10μ、表面濃度は５×
1021cm+3とした。エツチング深さｔはN3層とＰ2e
の接合J4の所要逆耐圧値で決められるが、接合J3
の耐圧を100V以上にするにはｍは20μで良く、
接合J4の耐圧を60V程度にするにはｄは10〜15μ
で良い。従つて、エツチング深さは５〜10μとな
る。
エツチング深さｔを施した後にそのエツチング
部分及び他の表面にリンを拡散し、その後接合
J3，J4の表面を保護するために酸化膜６を設け
る。また、オフ時のスイツチング速度を早くする
ために、P1層側から温度800〜880℃で金拡散を施
した後、通常の手段で夫々の層表面に電極を接着
する。
部分及び他の表面にリンを拡散し、その後接合
J3，J4の表面を保護するために酸化膜６を設け
る。また、オフ時のスイツチング速度を早くする
ために、P1層側から温度800〜880℃で金拡散を施
した後、通常の手段で夫々の層表面に電極を接着
する。
このようにして製作されるGTOサイリスタの
動作は第４図を参照して説明する。まず、アノー
ド・カソード間にアノード側を正極とした電圧を
印加した状態で電極４と２間に電源７、スイツチ
８を電極４側を正極に接続してスイツチ８をオン
すると、ゲート点弧電流が電極４−Ｐ2e層−帯層
１−P2 ++層−Ｐ2e層−N2層−電極２−電源７の経
路で流れ、アノード・カソード間が導通状態とな
る。次に、導通状態から阻止状態への移行は、電
極４と２間に電極２側を正極として電源９、スイ
ツチ１０を接続し、スイツチ８をオフの状態でス
イツチ１０をオンすることでなされる。このとき
のゲート消弧電流は、電源９−N2層−Ｐ2e層−
P2 ++層−帯層１−Ｐ2e層−N4層−スイツチ１０の
経路で流れ、接合J3を逆バイアスする。このとき
の電流値はアノード・カソード間電流（主電流）
の1/2〜1/5程度の波高値となり、その波形は第１
図ｂに示すものであつて、N2層の電極２とN3層
の電極３が接続されて同電位になつていることか
ら接合J3に印加される電圧のピーク値は接合J4の
耐圧で決まることになる。ここで、注目すべきこ
とは、サイリスタ導通時の負荷電流はN2層に流
れるが、N3層には帯層１があるためサイリスタ
動作が起らず負荷電流がN3層に流れることはな
い。従つて、接合J3には転流サージによる大きな
損失が発生しても接合J4には単なるインパルス電
圧となり電圧破壊の問題はない。
動作は第４図を参照して説明する。まず、アノー
ド・カソード間にアノード側を正極とした電圧を
印加した状態で電極４と２間に電源７、スイツチ
８を電極４側を正極に接続してスイツチ８をオン
すると、ゲート点弧電流が電極４−Ｐ2e層−帯層
１−P2 ++層−Ｐ2e層−N2層−電極２−電源７の経
路で流れ、アノード・カソード間が導通状態とな
る。次に、導通状態から阻止状態への移行は、電
極４と２間に電極２側を正極として電源９、スイ
ツチ１０を接続し、スイツチ８をオフの状態でス
イツチ１０をオンすることでなされる。このとき
のゲート消弧電流は、電源９−N2層−Ｐ2e層−
P2 ++層−帯層１−Ｐ2e層−N4層−スイツチ１０の
経路で流れ、接合J3を逆バイアスする。このとき
の電流値はアノード・カソード間電流（主電流）
の1/2〜1/5程度の波高値となり、その波形は第１
図ｂに示すものであつて、N2層の電極２とN3層
の電極３が接続されて同電位になつていることか
ら接合J3に印加される電圧のピーク値は接合J4の
耐圧で決まることになる。ここで、注目すべきこ
とは、サイリスタ導通時の負荷電流はN2層に流
れるが、N3層には帯層１があるためサイリスタ
動作が起らず負荷電流がN3層に流れることはな
い。従つて、接合J3には転流サージによる大きな
損失が発生しても接合J4には単なるインパルス電
圧となり電圧破壊の問題はない。
本発明に基づく実験例として、前記の製法によ
り可制御電流容量1000アンペアのGTOをN3層の
有るものと無いもの（電極２，３間を接続したも
のとしないもの）を試作し、両者を性能比較し
た。逆バイアス電源９の電圧を50Vとして1000Ａ
の負荷電流を繰返しオン・オフさせたとき、ゲー
ト消弧電流igrが最大250AでN3層がない素子のゲ
ート・カソード間ピーク値Ｖgpは約130Ｖ程度発
生し、外部端子にツエナーダイオード（第３図参
照）を接続するもＶgpが約100Vあつた。そし
て、N3層のないものは上記試験によつて約50％
のものが接合J3が電圧破壊して短絡状態になつ
た。これに対して、N3層を有するものは、該N3
層の接合J4が約70〜80Vのアバランシエ電圧を有
し、上記と同じ試験をした結果、Ｖgpは接合J4の
耐圧70〜80Vに抑制され、また試験での接合J3の
破壊も全く生じなかつた。
り可制御電流容量1000アンペアのGTOをN3層の
有るものと無いもの（電極２，３間を接続したも
のとしないもの）を試作し、両者を性能比較し
た。逆バイアス電源９の電圧を50Vとして1000Ａ
の負荷電流を繰返しオン・オフさせたとき、ゲー
ト消弧電流igrが最大250AでN3層がない素子のゲ
ート・カソード間ピーク値Ｖgpは約130Ｖ程度発
生し、外部端子にツエナーダイオード（第３図参
照）を接続するもＶgpが約100Vあつた。そし
て、N3層のないものは上記試験によつて約50％
のものが接合J3が電圧破壊して短絡状態になつ
た。これに対して、N3層を有するものは、該N3
層の接合J4が約70〜80Vのアバランシエ電圧を有
し、上記と同じ試験をした結果、Ｖgpは接合J4の
耐圧70〜80Vに抑制され、また試験での接合J3の
破壊も全く生じなかつた。
なお、本発明は第４図のものに限定されるもの
でなく、例えばN4層を設けずに単に電極４のみ
を設けるものでも良いし、N3層とN4層の位置を
逆にしたものさらには第６図に示すようにN3層
をN2層に取囲まれて中央部に設けるものでも良
い。要は接合J3を保護すべく接合J4を設け、それ
らJ3，J4での接合耐圧をJ3の方を大きくし、かつ
接合J4には電流が流れないようP2 ++の帯層（トラ
ツプ層）を設けることにあり、この主旨を逸脱し
ない範囲での不純物プロフアイル、接合深さ等は
適宜設計変更して同等の作用効果を有する。ま
た、製作上の容易さからｄ＜ｍなる拡散深さ構成
により接合J3とJ4の耐圧を得る場合を示したが、
これに代つてＰ2e層の抵抗値を部分的に変えるこ
とや接合形成部の不純物傾斜を変えることで同様
の耐圧条件を得ることができる。
でなく、例えばN4層を設けずに単に電極４のみ
を設けるものでも良いし、N3層とN4層の位置を
逆にしたものさらには第６図に示すようにN3層
をN2層に取囲まれて中央部に設けるものでも良
い。要は接合J3を保護すべく接合J4を設け、それ
らJ3，J4での接合耐圧をJ3の方を大きくし、かつ
接合J4には電流が流れないようP2 ++の帯層（トラ
ツプ層）を設けることにあり、この主旨を逸脱し
ない範囲での不純物プロフアイル、接合深さ等は
適宜設計変更して同等の作用効果を有する。ま
た、製作上の容易さからｄ＜ｍなる拡散深さ構成
により接合J3とJ4の耐圧を得る場合を示したが、
これに代つてＰ2e層の抵抗値を部分的に変えるこ
とや接合形成部の不純物傾斜を変えることで同様
の耐圧条件を得ることができる。
以上のとおり、本発明によるゲートターンオフ
サイリスタは、ターンオフ時に生じる過電圧によ
つてカソード接合が電圧破壊するのを素子自体で
抑止できる効果がある。
サイリスタは、ターンオフ時に生じる過電圧によ
つてカソード接合が電圧破壊するのを素子自体で
抑止できる効果がある。
第１図はGTOサイリスタのターンオフ時の各
部電圧・電流波形図、第２図は従来のGTOサイ
リスタのターンオフ動作を説明するための図、第
３図はゲート・カソード間過電圧保護手段を示す
回路図、第４図は本発明の一実施例を示すサイリ
スタ構造図、第５図は第４図のものの製法を説明
するための図、第６図は本発明の他の実施例を示
す要部拡大図である。 １……P2 ++帯層、２……カソード電極、３……
電極、４……ゲート電極、５……アノード電極、
６……酸化膜、７，９……ゲート電源、８，１０
……スイツチ。
部電圧・電流波形図、第２図は従来のGTOサイ
リスタのターンオフ動作を説明するための図、第
３図はゲート・カソード間過電圧保護手段を示す
回路図、第４図は本発明の一実施例を示すサイリ
スタ構造図、第５図は第４図のものの製法を説明
するための図、第６図は本発明の他の実施例を示
す要部拡大図である。 １……P2 ++帯層、２……カソード電極、３……
電極、４……ゲート電極、５……アノード電極、
６……酸化膜、７，９……ゲート電源、８，１０
……スイツチ。
Claims (1)
- １ ベース領域内に低抵抗層を埋込み、この層を
ゲート制御層としてターンオフさせるゲートター
ンオフサイリスタにおいて、主電流を導通するカ
ソード層N2とは別にカソード層N3を設け、該カ
ソード層N3で形成される接合の耐圧をカソード
層N2の接合で形成される耐圧よりも低くなる構
成にし、かつ上記低抵抗層は上記カソード層N3
に主電流が流れないように上記カソード層N2に
対向配置した帯層を有し、上記カソード層N2と
カソード層N3の表面上の電極を同電位になるよ
う接続した構造を特徴とするゲートターンオフサ
イリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6617680A JPS56162868A (en) | 1980-05-19 | 1980-05-19 | Gate-turn-off thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6617680A JPS56162868A (en) | 1980-05-19 | 1980-05-19 | Gate-turn-off thyristor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56162868A JPS56162868A (en) | 1981-12-15 |
| JPS621260B2 true JPS621260B2 (ja) | 1987-01-12 |
Family
ID=13308267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6617680A Granted JPS56162868A (en) | 1980-05-19 | 1980-05-19 | Gate-turn-off thyristor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56162868A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010147083A (ja) * | 2008-12-16 | 2010-07-01 | Kansai Electric Power Co Inc:The | ゲートターンオフサイリスタ装置およびバイポーラトランジスタ装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2777990B2 (ja) * | 1989-07-28 | 1998-07-23 | 東洋電機製造株式会社 | 自己消弧形サイリスタ |
-
1980
- 1980-05-19 JP JP6617680A patent/JPS56162868A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010147083A (ja) * | 2008-12-16 | 2010-07-01 | Kansai Electric Power Co Inc:The | ゲートターンオフサイリスタ装置およびバイポーラトランジスタ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56162868A (en) | 1981-12-15 |
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