JPS6151811B2 - - Google Patents
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- JPS6151811B2 JPS6151811B2 JP53019064A JP1906478A JPS6151811B2 JP S6151811 B2 JPS6151811 B2 JP S6151811B2 JP 53019064 A JP53019064 A JP 53019064A JP 1906478 A JP1906478 A JP 1906478A JP S6151811 B2 JPS6151811 B2 JP S6151811B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
- H01L29/7392—Gated diode structures with PN junction gate, e.g. field controlled thyristors (FCTh), static induction thyristors (SITh)
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0817—Thyristors only
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/0406—Modifications for accelerating switching in composite switches
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/125—Modifications for increasing the maximum permissible switched current in thyristor switches
-
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Description
【発明の詳細な説明】
本発明は電界効果サイリスタ制御回路に関し、
特に小制御電力で大電流をオン・オフすることが
でき、高信頼性を実現できる電界効果サイリスタ
制御回路に関する。
特に小制御電力で大電流をオン・オフすることが
でき、高信頼性を実現できる電界効果サイリスタ
制御回路に関する。
電界効果サイリスタはpn接合ダイオードの一
方導電型領域の一部に形成された他方導電型の半
導体領域（ゲート領域と称する）およびこのゲー
ト領域に連なるゲート電極を有する素子である。
方導電型領域の一部に形成された他方導電型の半
導体領域（ゲート領域と称する）およびこのゲー
ト領域に連なるゲート電極を有する素子である。
この素子は上記一方導電型領域とゲート領域間
の接合が逆バイアスされることによつて上記一方
導電型領域内に形成される空乏層により、上記ダ
イオードの順電流を遮断したり（ターンオフ）、
また上記逆バイアスを解除して空乏層を取除くこ
とにより上記順電流を回復させたり（ターンオ
ン）するスイツチング機能を有する。すなわち、
電界効果サイリスタは、そのゲート領域に逆バイ
アス電圧を印加して、積極的にターンオフ状態に
維持しない限り、オン状態になるという特性を有
している。このような電界効果サイリスタは従来
のトランジスタ、サイリスタのような電流制御型
の半導体スイツチング素子と比較してターンオン
時間がはるかに短かく、ターンオン時のdi／dt耐
量が大きく、またターンオフに要する操作が従来
よりも簡便になるという利点を有する。
の接合が逆バイアスされることによつて上記一方
導電型領域内に形成される空乏層により、上記ダ
イオードの順電流を遮断したり（ターンオフ）、
また上記逆バイアスを解除して空乏層を取除くこ
とにより上記順電流を回復させたり（ターンオ
ン）するスイツチング機能を有する。すなわち、
電界効果サイリスタは、そのゲート領域に逆バイ
アス電圧を印加して、積極的にターンオフ状態に
維持しない限り、オン状態になるという特性を有
している。このような電界効果サイリスタは従来
のトランジスタ、サイリスタのような電流制御型
の半導体スイツチング素子と比較してターンオン
時間がはるかに短かく、ターンオン時のdi／dt耐
量が大きく、またターンオフに要する操作が従来
よりも簡便になるという利点を有する。
第１図に、電界効果サイリスタ（以下FCTと
いう）のアノード電流iAとゲート電圧VGの位相
関係を示す。ゲートに負の電圧−｜ＶG｜（ただ
し絶対値がある一定値以上）を印加しておくと、
アノード電流は流れない。｜ＶG｜をある一定値
以下にするとアノード電流が流れるようになり、
負のゲート電圧が印加されない限りアノード電流
が流れ続ける。再び負のゲート電圧を印加する
と、アノード電流は遮断される。すなわち、
FCTはノーマルオン型の半導体スイツチング素
子である。
いう）のアノード電流iAとゲート電圧VGの位相
関係を示す。ゲートに負の電圧−｜ＶG｜（ただ
し絶対値がある一定値以上）を印加しておくと、
アノード電流は流れない。｜ＶG｜をある一定値
以下にするとアノード電流が流れるようになり、
負のゲート電圧が印加されない限りアノード電流
が流れ続ける。再び負のゲート電圧を印加する
と、アノード電流は遮断される。すなわち、
FCTはノーマルオン型の半導体スイツチング素
子である。
FCTの制御方法として、例えば第２図に示す
ように、負のゲート電源に直列にトランジスタを
接続する方法が考えられる。TRはFCTのゲー
ト・カソード間にゲート電源ＥGと共に直列接続
されたトランジスタ、ＳBはTRのベース回路に挿
入された接点である。第３図からわかるようにＳ
Bがオンの時はトランジスタTRが導通するので
TRのインピーダンスが小となり、ゲート電源ＥG
の電圧がFCTのゲート・カソード間に印加され
てFCTは遮断状態になる。一方、ＳBがオフの時
はTRがオフとなつてゲート電源電圧が印加され
なくなるので、FCTは導通する。すなわち第２
図の回路ではFCTがオフ状態を維持するために
は、トランジスタTRにベース電流を流し続けて
これをオン状態に維持する必要がある。したがつ
て、FCTをオフ状態に長く持続する場合、例え
ば通電期間の短いパルス電流を単発或は遅い繰り
返しで通電する場合、パワの大きいベース電源Ｅ
Bを必要とする。また短い通電期間のみベース電
流を遮断する必要がある。このようなベース電流
源として、市販されている一般のパルス発生器を
そのまゝ簡単に使用することはできない。
ように、負のゲート電源に直列にトランジスタを
接続する方法が考えられる。TRはFCTのゲー
ト・カソード間にゲート電源ＥGと共に直列接続
されたトランジスタ、ＳBはTRのベース回路に挿
入された接点である。第３図からわかるようにＳ
Bがオンの時はトランジスタTRが導通するので
TRのインピーダンスが小となり、ゲート電源ＥG
の電圧がFCTのゲート・カソード間に印加され
てFCTは遮断状態になる。一方、ＳBがオフの時
はTRがオフとなつてゲート電源電圧が印加され
なくなるので、FCTは導通する。すなわち第２
図の回路ではFCTがオフ状態を維持するために
は、トランジスタTRにベース電流を流し続けて
これをオン状態に維持する必要がある。したがつ
て、FCTをオフ状態に長く持続する場合、例え
ば通電期間の短いパルス電流を単発或は遅い繰り
返しで通電する場合、パワの大きいベース電源Ｅ
Bを必要とする。また短い通電期間のみベース電
流を遮断する必要がある。このようなベース電流
源として、市販されている一般のパルス発生器を
そのまゝ簡単に使用することはできない。
さらに、トランジスタTRを導通状態に―した
がつて、FCTを遮断状態に保持するための制御
信号が何らかの原因で消滅してしまうと、FCT
が誤導通してしまうという欠点がある。
がつて、FCTを遮断状態に保持するための制御
信号が何らかの原因で消滅してしまうと、FCT
が誤導通してしまうという欠点がある。
また第２図に示すFCT制御回路の他の欠点
は、FCTのアノード電流iAを遮断するターンオ
フ時に、アノード電流がゲート回路を通つて流れ
るために、TRとして過電流耐量の大きいトラン
ジスタを必要とすることである。この場合のアノ
ード電流とゲート電流の波形測定例を第４図に示
す。図示したようにゲート電流iGの尖頭値はア
ノード電流iAの尖頭値とほゞ等しくなる場合も
ある。したがつて、大きなアノード電流を遮断す
る場合はトランジスタTRにも大きなパルス電流
が流れる。それゆえ、アノード電流iAを流せる
ような過電流耐量の大きいトランジスタを必要と
する。一般にトランジスタの過電流耐量は小さい
ため、これらの条件は第２図のFCT制御を極め
て不利にしている。
は、FCTのアノード電流iAを遮断するターンオ
フ時に、アノード電流がゲート回路を通つて流れ
るために、TRとして過電流耐量の大きいトラン
ジスタを必要とすることである。この場合のアノ
ード電流とゲート電流の波形測定例を第４図に示
す。図示したようにゲート電流iGの尖頭値はア
ノード電流iAの尖頭値とほゞ等しくなる場合も
ある。したがつて、大きなアノード電流を遮断す
る場合はトランジスタTRにも大きなパルス電流
が流れる。それゆえ、アノード電流iAを流せる
ような過電流耐量の大きいトランジスタを必要と
する。一般にトランジスタの過電流耐量は小さい
ため、これらの条件は第２図のFCT制御を極め
て不利にしている。
本発明は、第２図のようなFCT制御回路にお
いて、トランジスタの代りにFCTを使用するこ
とにより、上述した欠点を無くして、小電力で
FCTを簡単に制御できる方式を提供するもので
ある。
いて、トランジスタの代りにFCTを使用するこ
とにより、上述した欠点を無くして、小電力で
FCTを簡単に制御できる方式を提供するもので
ある。
第５図に本発明の１実施例を示す。負荷ＲLに
流れる電流iAを制御するスイツチング素子とし
て、FCTnを用い、このFCTnのゲート電源ＥGに
直列に制御用のFCTgを接続する。またFCTgの
ゲート電源ＥG1に直列にトランジスタTRを接続
する。このトランジスタのベース・エミツタ間に
制御電圧VGONを印加すると、トランジスタTRの
インピーダンスが低くなつて、ゲート電源電圧Ｅ
G1がFCTgのゲート・カソード間に加わり、
FCTgが高インピーダンス状態になる。その結
果、FCTnのゲート電源電圧ＥGがFCTgによつて
阻止され、FCTnのゲート電圧の絶対値｜VG｜
が小さくなり、アノード電流iAが流れるように
なる。その際、FCTnのゲート・カソード間のイ
ンピーダンスが高いとそのゲート電圧｜ＶG｜の
絶対値が十分に小さくならないので、このような
条件の場合は、図示のようにFCTnのゲート・カ
ソード間に抵抗Ｒgを接続することにより、
FCTnのゲート・カソード間のインピーダンスを
低くする必要がある。
流れる電流iAを制御するスイツチング素子とし
て、FCTnを用い、このFCTnのゲート電源ＥGに
直列に制御用のFCTgを接続する。またFCTgの
ゲート電源ＥG1に直列にトランジスタTRを接続
する。このトランジスタのベース・エミツタ間に
制御電圧VGONを印加すると、トランジスタTRの
インピーダンスが低くなつて、ゲート電源電圧Ｅ
G1がFCTgのゲート・カソード間に加わり、
FCTgが高インピーダンス状態になる。その結
果、FCTnのゲート電源電圧ＥGがFCTgによつて
阻止され、FCTnのゲート電圧の絶対値｜VG｜
が小さくなり、アノード電流iAが流れるように
なる。その際、FCTnのゲート・カソード間のイ
ンピーダンスが高いとそのゲート電圧｜ＶG｜の
絶対値が十分に小さくならないので、このような
条件の場合は、図示のようにFCTnのゲート・カ
ソード間に抵抗Ｒgを接続することにより、
FCTnのゲート・カソード間のインピーダンスを
低くする必要がある。
トランジスタTRのベース・エミツタ間の制御
用入力電圧VGONを零にすると、トランジスタが
高インピーダンス状態となつてゲーテト源電圧Ｅ
G1がトランジスタにより阻止され、FCTgが低イ
ンピーダンスとなつて導通する。この場合も、
FCTgのゲート・カソード間インピーダンスが高
くて、ゲート電源電圧ＥG1をトランジスタTRで
十分に阻止できない場合は、そのゲート・カソー
ド間に抵抗Ｒg1を接続して、FCTgのゲート・カ
ソード間のインピーダンスを低くする。このよう
にすれば、FCTgが低インピーダンスになるた
め、ゲート電源電圧ＥGがFCTnのゲート・カソ
ード間に印加され、FCTnが順阻止状態となつて
アノード電流iAが流れなくなる。以上の動作に
基づくFCTnのアノード電流iA、ゲート電圧
VG、FCTgのゲート・カソード間電圧ＶAK1、ゲ
ート電圧ＶG1、及びトランジスタのベース・エミ
ツタ間への制御用入力電圧VGONの位相関係を第
６図に示す。この図で示されるように、アノード
電流の通電期間だけ制御用入力電圧VGONを印加
してトランジスタTRを導通させればよい。した
がつて、第５図に示す本発明は、通電期間の短い
パルス電流を単発或は遅い繰り返しで通電する場
合に極めて適した制御回路である。
用入力電圧VGONを零にすると、トランジスタが
高インピーダンス状態となつてゲーテト源電圧Ｅ
G1がトランジスタにより阻止され、FCTgが低イ
ンピーダンスとなつて導通する。この場合も、
FCTgのゲート・カソード間インピーダンスが高
くて、ゲート電源電圧ＥG1をトランジスタTRで
十分に阻止できない場合は、そのゲート・カソー
ド間に抵抗Ｒg1を接続して、FCTgのゲート・カ
ソード間のインピーダンスを低くする。このよう
にすれば、FCTgが低インピーダンスになるた
め、ゲート電源電圧ＥGがFCTnのゲート・カソ
ード間に印加され、FCTnが順阻止状態となつて
アノード電流iAが流れなくなる。以上の動作に
基づくFCTnのアノード電流iA、ゲート電圧
VG、FCTgのゲート・カソード間電圧ＶAK1、ゲ
ート電圧ＶG1、及びトランジスタのベース・エミ
ツタ間への制御用入力電圧VGONの位相関係を第
６図に示す。この図で示されるように、アノード
電流の通電期間だけ制御用入力電圧VGONを印加
してトランジスタTRを導通させればよい。した
がつて、第５図に示す本発明は、通電期間の短い
パルス電流を単発或は遅い繰り返しで通電する場
合に極めて適した制御回路である。
第７図は第５図のFCT制御回路における各部
の電圧、電流波形の実測例である。各電源電圧は
それぞれＥS＝100、ＥG1＝−24V、ＥG＝−40V、
負荷抵抗ＲL＝５Ω及びＲg＝3kΩである。ゲー
ト電源電圧ＥG，ＥG1は次のようにして決められ
る。主電源電圧ＥSが与えられると、この電圧を
阻止するに必要なゲート電源電圧ＥGが順方向阻
止電圧−電流特性から求まる。例えばＥS＝100V
のとき、ＶAK100Vであり、第８図に示す順方
向阻止電圧−電流特性からＥG〓−30Vである。
次にゲート電源電圧ＥGを阻止するに必要なゲー
ト電源電圧ＥG1も第８図から求まる。例えばＥG
＝−40VすなわちＶAK1＝40VのときＥG1〓−20V
である。このように第５図に示すFCT制御回路
によれば、FCTを低いゲート電圧でオン・オフ
制御できるようになる。すなわち増幅型FCT制
御回路が実現される。さらに、制御用FCTのゲ
ート・カソード間にトランジスタを接続すること
により、第７図の測定結果で示されるように小さ
な制御用入力パルス（電圧VGON＝0.7V、電流
iGON＝4mA）で、大きなアノード電流20Aをオ
ン，オフできる。この場合の電流増幅率はiA/iG
ＯＮ＝20A/4mA＝5000倍である。また制御用電力
は2.8mWである。このように必要な制御用電力
を小さくできるのは、FCTのゲート・カソード
間インピーダンスが大きいためである。
の電圧、電流波形の実測例である。各電源電圧は
それぞれＥS＝100、ＥG1＝−24V、ＥG＝−40V、
負荷抵抗ＲL＝５Ω及びＲg＝3kΩである。ゲー
ト電源電圧ＥG，ＥG1は次のようにして決められ
る。主電源電圧ＥSが与えられると、この電圧を
阻止するに必要なゲート電源電圧ＥGが順方向阻
止電圧−電流特性から求まる。例えばＥS＝100V
のとき、ＶAK100Vであり、第８図に示す順方
向阻止電圧−電流特性からＥG〓−30Vである。
次にゲート電源電圧ＥGを阻止するに必要なゲー
ト電源電圧ＥG1も第８図から求まる。例えばＥG
＝−40VすなわちＶAK1＝40VのときＥG1〓−20V
である。このように第５図に示すFCT制御回路
によれば、FCTを低いゲート電圧でオン・オフ
制御できるようになる。すなわち増幅型FCT制
御回路が実現される。さらに、制御用FCTのゲ
ート・カソード間にトランジスタを接続すること
により、第７図の測定結果で示されるように小さ
な制御用入力パルス（電圧VGON＝0.7V、電流
iGON＝4mA）で、大きなアノード電流20Aをオ
ン，オフできる。この場合の電流増幅率はiA/iG
ＯＮ＝20A/4mA＝5000倍である。また制御用電力
は2.8mWである。このように必要な制御用電力
を小さくできるのは、FCTのゲート・カソード
間インピーダンスが大きいためである。
以上の実施例で示されたように、主FCTを他
のFCTで制御する本発明によれば、従来のスイ
ツチング素子（サイリスタ、GTO、トランジス
タ）に比べて、小制御電流、電圧で負荷電流をオ
ン・オフできる特徴がある。第９図は、第５図示
の制御回路を用いて、約40KHzで高周波通電し
た場合の波形図であり、小制御用入力電圧で容易
に高周波通電できることを示している。制御電圧
VGONより遅れてゲート電圧VGが立上り、また立
下り始めるのは制御用トランジスタTRのターン
オン、ターンオフ特性によるものである。さらに
第５図に示すFCT制御方式では、ターンオフ時
に第４図に示すようなゲート電流iGが制御用
FCTに流れるが、この場合制御用FCTはダイオ
ードとして動作するため、たとえ尖頭値の大きい
パルス電流が流れても、局部的な電流集中が起き
ないので熱破壊することはない。このような通電
条件では、従来のスイツチング素子（サイリス
タ、GTO、トランジスタ）の場合、局部的な電
流集中による熱破壊が起き易い。このように、本
発明は信頼性の高い実用的なFCT制御回路であ
る。
のFCTで制御する本発明によれば、従来のスイ
ツチング素子（サイリスタ、GTO、トランジス
タ）に比べて、小制御電流、電圧で負荷電流をオ
ン・オフできる特徴がある。第９図は、第５図示
の制御回路を用いて、約40KHzで高周波通電し
た場合の波形図であり、小制御用入力電圧で容易
に高周波通電できることを示している。制御電圧
VGONより遅れてゲート電圧VGが立上り、また立
下り始めるのは制御用トランジスタTRのターン
オン、ターンオフ特性によるものである。さらに
第５図に示すFCT制御方式では、ターンオフ時
に第４図に示すようなゲート電流iGが制御用
FCTに流れるが、この場合制御用FCTはダイオ
ードとして動作するため、たとえ尖頭値の大きい
パルス電流が流れても、局部的な電流集中が起き
ないので熱破壊することはない。このような通電
条件では、従来のスイツチング素子（サイリス
タ、GTO、トランジスタ）の場合、局部的な電
流集中による熱破壊が起き易い。このように、本
発明は信頼性の高い実用的なFCT制御回路であ
る。
さらに、本発明では、何らかの原因によつて
FCTgの制御信号が無くなつた場合には、前記
FCTgが導通状態となつてFCTnが遮断されるの
で、いわゆるフエールセーフ的機能が実現される
効果がある。
FCTgの制御信号が無くなつた場合には、前記
FCTgが導通状態となつてFCTnが遮断されるの
で、いわゆるフエールセーフ的機能が実現される
効果がある。
なお、第５図のFCTgを点線位置に挿入しても
全く同様の効果が得られることは明らかであり、
また複数の制御用FCTをゲート回路に直列に挿
入し、これらを各別の信号で制御するようにすれ
ば、制御信号の論理積に基づく主FCTのオン・
オフ制御ができることも明らかであろう。上述の
説明では、主FCTのゲート回路に制御用FCTを
挿入し、前記制御用FCTのゲート回路にトラン
ジスタTRを直列接続したが、ゲート電源電圧ＥG
を阻止できる制御用FCTのゲート電圧ＶG1が低
い場合（約10V以下）は、制御用FCTのゲート・
カソード間に直接ゲート電圧ＶG1のパルスを印加
しても、本発明の効果を十分発揮できる。さら
に、制御用FCTのゲート回路に用いているトラ
ンジスタTRの代りに、制御信号によりインピー
ダンスを変調できる他の素子（例えばFET）を
使用しても本発明の目的を達成できる。
全く同様の効果が得られることは明らかであり、
また複数の制御用FCTをゲート回路に直列に挿
入し、これらを各別の信号で制御するようにすれ
ば、制御信号の論理積に基づく主FCTのオン・
オフ制御ができることも明らかであろう。上述の
説明では、主FCTのゲート回路に制御用FCTを
挿入し、前記制御用FCTのゲート回路にトラン
ジスタTRを直列接続したが、ゲート電源電圧ＥG
を阻止できる制御用FCTのゲート電圧ＶG1が低
い場合（約10V以下）は、制御用FCTのゲート・
カソード間に直接ゲート電圧ＶG1のパルスを印加
しても、本発明の効果を十分発揮できる。さら
に、制御用FCTのゲート回路に用いているトラ
ンジスタTRの代りに、制御信号によりインピー
ダンスを変調できる他の素子（例えばFET）を
使用しても本発明の目的を達成できる。
第１０図は本発明の他の実施例で、第５図示実
施例の制御用トランジスタTRを第２制御用
FCTg2で置き換え、さらにそのゲート回路に第３
の制御用FCTg3を挿入し、第３制御用FCTg3をゲ
ート電源Ｅg3とスイツチSW3で制御するようにし
たものである。前述から明らかなように、ゲート
制御回路を多段に構成すれば制御用入力電圧を低
くすることができ、より少ない制御用電力で主
FCTをオン・オフして電流増巾率を大きくする
ことが可能となる。
施例の制御用トランジスタTRを第２制御用
FCTg2で置き換え、さらにそのゲート回路に第３
の制御用FCTg3を挿入し、第３制御用FCTg3をゲ
ート電源Ｅg3とスイツチSW3で制御するようにし
たものである。前述から明らかなように、ゲート
制御回路を多段に構成すれば制御用入力電圧を低
くすることができ、より少ない制御用電力で主
FCTをオン・オフして電流増巾率を大きくする
ことが可能となる。
第１１図は本発明のさらに他の実施例であり、
制御用電源として整流電源を用いた点に特徴があ
る。第１０図と同一の符号は同一部分をあらわ
し、ＣG，ＣG1は平滑コンデンサである。この実
施例においては、FCTgがオフでFCTnが導通状
態にある期間中にコンデンサＣGが充電されてい
るので、FCTnの負荷電流iAが遮断されるとき、
それまでコンデンサＣGに充電されていた電荷が
一時に放電されてラツシユ電流となり、FCTnの
ゲート・カソード間に印加される逆バイアス電圧
の立上りが急峻となり、その値も十分に大となる
ので、FCTnの遮断が迅速かつ確実に行なわれる
利点があり、さらに商用電源を利用できるので制
御装置を小型、廉価に構成できる利点がある。
FCTnが一旦オフになると、その内部抵抗が高く
なるので、比較的小さい電流をそのゲート抵抗Ｒ
gに供給するだけでオフ状態が維持される。
制御用電源として整流電源を用いた点に特徴があ
る。第１０図と同一の符号は同一部分をあらわ
し、ＣG，ＣG1は平滑コンデンサである。この実
施例においては、FCTgがオフでFCTnが導通状
態にある期間中にコンデンサＣGが充電されてい
るので、FCTnの負荷電流iAが遮断されるとき、
それまでコンデンサＣGに充電されていた電荷が
一時に放電されてラツシユ電流となり、FCTnの
ゲート・カソード間に印加される逆バイアス電圧
の立上りが急峻となり、その値も十分に大となる
ので、FCTnの遮断が迅速かつ確実に行なわれる
利点があり、さらに商用電源を利用できるので制
御装置を小型、廉価に構成できる利点がある。
FCTnが一旦オフになると、その内部抵抗が高く
なるので、比較的小さい電流をそのゲート抵抗Ｒ
gに供給するだけでオフ状態が維持される。
第１２図は第５図に示した実施例回路のFCTn
とFCTg（点線で示したもの）を一枚の半導体ウ
エハ内に形成した構造例の断面図、第１３図はそ
の上面図である。Ａ，Ｋ，ＧはそれぞれFCTnの
アノード，カソード，ゲート、A1，K1，G1は
FCTgのカソード，アノード，ゲートである。図
から明らかなように、FCTnはP+層８、ｎ層半導
体基板９、Ｐ層１０、n+層１１よりなり、一方
のFCTgは基体９内にＰ層６によつて形成された
島内に構成され、Ｐ層１２、ｎ層１３、Ｐ層１
４、n+層１５よりなる。１６は絶縁物層、１７
はゲートＧとアノードA1との接続リード、１８
はゲートG1の引出リードである。FCTgのゲート
G1とカソードK1間に電圧ＥG1を印加するとn+層
１５直下のｎ層チヤンネル７がピンチオフされて
FCTgは高インピーダンスになり、FCTnのゲー
ト電源電圧ＥGがFCTgで負担され、FCTnのカソ
ード・ゲート間電位がほゞ０になるので、FCTn
がオン状態になる。FCTgのゲート電圧ＥG1を取
り除くと、これがオン状態となるため、FCTnの
ゲート・カソード間にゲート電源電圧ＥGが印加
され、n+カソード層１１の下のチヤネル３がピ
ンチオフされてFCTnがオフ状態になる。本構成
例によれば、小型で使用し易いスイツチング装置
を製作できる。なお、この場合、第５図のトラン
ジスタTRも同じウエハ内に形成できることは明
らかであろう。また、第１２，１３図に示したよ
うな構造体を１枚の半導体ウエハ内に多数並列配
置することにより、大容量のスイツチング装置を
製作することができる。
とFCTg（点線で示したもの）を一枚の半導体ウ
エハ内に形成した構造例の断面図、第１３図はそ
の上面図である。Ａ，Ｋ，ＧはそれぞれFCTnの
アノード，カソード，ゲート、A1，K1，G1は
FCTgのカソード，アノード，ゲートである。図
から明らかなように、FCTnはP+層８、ｎ層半導
体基板９、Ｐ層１０、n+層１１よりなり、一方
のFCTgは基体９内にＰ層６によつて形成された
島内に構成され、Ｐ層１２、ｎ層１３、Ｐ層１
４、n+層１５よりなる。１６は絶縁物層、１７
はゲートＧとアノードA1との接続リード、１８
はゲートG1の引出リードである。FCTgのゲート
G1とカソードK1間に電圧ＥG1を印加するとn+層
１５直下のｎ層チヤンネル７がピンチオフされて
FCTgは高インピーダンスになり、FCTnのゲー
ト電源電圧ＥGがFCTgで負担され、FCTnのカソ
ード・ゲート間電位がほゞ０になるので、FCTn
がオン状態になる。FCTgのゲート電圧ＥG1を取
り除くと、これがオン状態となるため、FCTnの
ゲート・カソード間にゲート電源電圧ＥGが印加
され、n+カソード層１１の下のチヤネル３がピ
ンチオフされてFCTnがオフ状態になる。本構成
例によれば、小型で使用し易いスイツチング装置
を製作できる。なお、この場合、第５図のトラン
ジスタTRも同じウエハ内に形成できることは明
らかであろう。また、第１２，１３図に示したよ
うな構造体を１枚の半導体ウエハ内に多数並列配
置することにより、大容量のスイツチング装置を
製作することができる。
第１２図の実施例でＰ層６を省略してもFCTg
部分は動作するが、FCTnのアノードＡとFCTg
のカソードK1およびゲートG1とでFETが形成さ
れることになるので、FCTgのカソードK1とゲー
トG1間を開放にするとこのFET構造を通つてア
ノード電流が流れる。したがつてFCTgのK1―G1
間を解放してFCTnをオフ状態にしても、アノー
ド・カソード間の電圧を阻止できない。このよう
にＰ層６はターンオフ時にゲート回路を流れる電
流iG（第４図参照）によるターンオフ失敗を防
止する重要な働きをしている。さらにＰ層６はＰ
層１４と等電位になつており、K1―G1間に逆電
圧を印加すると、これらのＰ層６および１４間に
挾まれているｎ層１３に広い空乏層が形成され、
FCTgをより高いインピーダンス状態にできる。
またＰ層６，１０及びn+層１１，１５の深さを
それぞれ同じになるようにすれば、これらの領域
を拡散法により同じ条件で形成できるので、一枚
のウエハ内にFCTnとFCTgを工程数を低減して
製作できる利点がある。
部分は動作するが、FCTnのアノードＡとFCTg
のカソードK1およびゲートG1とでFETが形成さ
れることになるので、FCTgのカソードK1とゲー
トG1間を開放にするとこのFET構造を通つてア
ノード電流が流れる。したがつてFCTgのK1―G1
間を解放してFCTnをオフ状態にしても、アノー
ド・カソード間の電圧を阻止できない。このよう
にＰ層６はターンオフ時にゲート回路を流れる電
流iG（第４図参照）によるターンオフ失敗を防
止する重要な働きをしている。さらにＰ層６はＰ
層１４と等電位になつており、K1―G1間に逆電
圧を印加すると、これらのＰ層６および１４間に
挾まれているｎ層１３に広い空乏層が形成され、
FCTgをより高いインピーダンス状態にできる。
またＰ層６，１０及びn+層１１，１５の深さを
それぞれ同じになるようにすれば、これらの領域
を拡散法により同じ条件で形成できるので、一枚
のウエハ内にFCTnとFCTgを工程数を低減して
製作できる利点がある。
第１２図に示す実施例において、FCTgをタテ
型にするには、リード線１７をＰ層６に接続し、
Ｐ層６に接触しているリード線１８及びＰ層１２
をそれぞれ取り除けばよい。しかしこのようなタ
テ型FCTgの場合、ターンオフ時にゲート回路を
流れる電流iG（第４図参照）がアノードＡとカ
ソードK1間に形成されるＰ層６をベースとする
nPnトランジスタのベース電流となるので、ター
ンオフ失敗してしまう。
型にするには、リード線１７をＰ層６に接続し、
Ｐ層６に接触しているリード線１８及びＰ層１２
をそれぞれ取り除けばよい。しかしこのようなタ
テ型FCTgの場合、ターンオフ時にゲート回路を
流れる電流iG（第４図参照）がアノードＡとカ
ソードK1間に形成されるＰ層６をベースとする
nPnトランジスタのベース電流となるので、ター
ンオフ失敗してしまう。
第１２図の実施例において、重要な構成はＰ層
１２、ｎ層１３、Ｐ層１４及びn+層１５がサイ
リスタとして動作するようにしてあることであ
る。このような構成にすることにより、Ｐ層６と
Ｐ層１４間及びＰ層１４間の間隙（チヤンネル
幅）を10μｍ以下に狭くして、FCTgのターンオ
フに必要なゲート電圧を10V以下に近くして、大
きな電流を遮断できる。チヤンネル幅が狭くなつ
ても、電流はサイリスタを通つて流れるから
FCTgの主電流量が小さくなることはない。
１２、ｎ層１３、Ｐ層１４及びn+層１５がサイ
リスタとして動作するようにしてあることであ
る。このような構成にすることにより、Ｐ層６と
Ｐ層１４間及びＰ層１４間の間隙（チヤンネル
幅）を10μｍ以下に狭くして、FCTgのターンオ
フに必要なゲート電圧を10V以下に近くして、大
きな電流を遮断できる。チヤンネル幅が狭くなつ
ても、電流はサイリスタを通つて流れるから
FCTgの主電流量が小さくなることはない。
第１４図は、第１２図と同様の本発明実施例の
構造例の断面図で、第１２図と同一の符号は同一
部分をあらわしている。両図の比較から明らかな
ように、FCTg部の構成が多少異なるだけで、そ
の動作や得られる効果は全く同じである。なお、
第１４図の構造ではK1―G1間に逆電圧を印加し
て、Ｐ層６とＰ層１４で挾まれたｎ層に空乏層を
形成してFCTgを阻止状態にする。第１２，１４
図の構成では、FCTnがタテ型であるので大電流
を流すことができる。
構造例の断面図で、第１２図と同一の符号は同一
部分をあらわしている。両図の比較から明らかな
ように、FCTg部の構成が多少異なるだけで、そ
の動作や得られる効果は全く同じである。なお、
第１４図の構造ではK1―G1間に逆電圧を印加し
て、Ｐ層６とＰ層１４で挾まれたｎ層に空乏層を
形成してFCTgを阻止状態にする。第１２，１４
図の構成では、FCTnがタテ型であるので大電流
を流すことができる。
第１５図は、第１２図と同様の本発明実施例の
さらに他の構造例の断面図であり、第１２図と同
一の符号は同一部分をあらわしている。本構造例
の特徴は、FCTnおよびFCTgがそれぞれ絶縁層
１９によつて半導体基体２０内に絶縁分離された
島内に形成されている点にある。このため、すべ
ての配線がウエハの一主面のみで行なわれ得る利
点があり、特に小電流を扱う場合に好適である。
さらに他の構造例の断面図であり、第１２図と同
一の符号は同一部分をあらわしている。本構造例
の特徴は、FCTnおよびFCTgがそれぞれ絶縁層
１９によつて半導体基体２０内に絶縁分離された
島内に形成されている点にある。このため、すべ
ての配線がウエハの一主面のみで行なわれ得る利
点があり、特に小電流を扱う場合に好適である。
第１６図は本発明の他の実施例を示す。ｎ型単
結晶領域９および１３の中にそれぞれアノード層
８，１２が形成されている。ｐ型ゲート層１０お
よび１４にそれぞれチヤンネル部３および７があ
り、カソード層１１，１５とによつて電界効果型
スイツチング素子としてそれぞれ作用する。この
構造においても各素子が、アノード・カソード間
にサイリスタ構造とこれに並列のダイオード構造
をもつており、チヤンネル幅をせまくしても大き
な電流が流せる特徴が達成される。
結晶領域９および１３の中にそれぞれアノード層
８，１２が形成されている。ｐ型ゲート層１０お
よび１４にそれぞれチヤンネル部３および７があ
り、カソード層１１，１５とによつて電界効果型
スイツチング素子としてそれぞれ作用する。この
構造においても各素子が、アノード・カソード間
にサイリスタ構造とこれに並列のダイオード構造
をもつており、チヤンネル幅をせまくしても大き
な電流が流せる特徴が達成される。
第１５図、第１６図に示す実施例は接合形成に
拡散法あるいはイオンインプランテーシヨン法を
適用できる。またチヤンネル部のチヤンネル幅は
選択拡散の時のマスクパターンによつて精密に調
整できる。特に島領域９，１３の厚さを精密に規
定することが、絶縁分離構造および一般の接合分
離構造で難しいことを考えれば第１５図と比較し
て第１６図の実施例ではチヤンネル幅を精密に規
定できることは重要な利点である。また、第１
５，１６図の実施例ではFCTnとFCTgを全く同
一の製作プロセスで同時に形成できることは、本
構造を複合化したスイツチング素子を同一基板中
に多数個同時に形成できることと相まつていわゆ
る集積回路として極めて有利な構成となる。この
場合、複数個の電界効果スイツチング素子の分離
技術は第１６図に示した誘電体分離方式のみなら
ず。pn接合分離、空気分離ほか公知の分離技術
が使用できるのはいうまでもない。さらに実施例
ではアノード８，１２およびカソード１１，１５
がそれぞれ各FCT内に１個づつ示されている
が、これらの平面配置は種々変わり得る。例えば
アノード層８がカソード層１１およびゲート層１
０をとり囲むように形成されてもよい。この場合
断面図ではカソード層およびゲート層の両側にア
ノード層８があらわれる。また、FCTnとFCTg
のアノード層８，１２及びカソード層１１，１５
の面積は回路条件、動作条件によつて異なるがこ
れらの平面構造も適当に設計変更し得る。本発明
はこれらの諸要求を満足するようにその配置が変
えられたものに対しても有効である。
拡散法あるいはイオンインプランテーシヨン法を
適用できる。またチヤンネル部のチヤンネル幅は
選択拡散の時のマスクパターンによつて精密に調
整できる。特に島領域９，１３の厚さを精密に規
定することが、絶縁分離構造および一般の接合分
離構造で難しいことを考えれば第１５図と比較し
て第１６図の実施例ではチヤンネル幅を精密に規
定できることは重要な利点である。また、第１
５，１６図の実施例ではFCTnとFCTgを全く同
一の製作プロセスで同時に形成できることは、本
構造を複合化したスイツチング素子を同一基板中
に多数個同時に形成できることと相まつていわゆ
る集積回路として極めて有利な構成となる。この
場合、複数個の電界効果スイツチング素子の分離
技術は第１６図に示した誘電体分離方式のみなら
ず。pn接合分離、空気分離ほか公知の分離技術
が使用できるのはいうまでもない。さらに実施例
ではアノード８，１２およびカソード１１，１５
がそれぞれ各FCT内に１個づつ示されている
が、これらの平面配置は種々変わり得る。例えば
アノード層８がカソード層１１およびゲート層１
０をとり囲むように形成されてもよい。この場合
断面図ではカソード層およびゲート層の両側にア
ノード層８があらわれる。また、FCTnとFCTg
のアノード層８，１２及びカソード層１１，１５
の面積は回路条件、動作条件によつて異なるがこ
れらの平面構造も適当に設計変更し得る。本発明
はこれらの諸要求を満足するようにその配置が変
えられたものに対しても有効である。
以上の説明から明らかなように、本発明によれ
ば下記のような特有の効果が達成される。
ば下記のような特有の効果が達成される。
(1) 小さな制御用電圧、電流で大きいFCTアノ
ード電流をオン・オフできる。
ード電流をオン・オフできる。
(2) 従来のトランジスタの場合と同様に、FCT
をオンにする期間だけ制御信号を入力すればよ
いので、デユーテイレーシヨの小さいパルス電
流の制御に好適である。
をオンにする期間だけ制御信号を入力すればよ
いので、デユーテイレーシヨの小さいパルス電
流の制御に好適である。
(3) 高周波パルス電流の制御が容易にできる。
(4) ゲート回路スイツチング素子として制御用
FCTが採用されているので、主FCTのターン
オフ時にそのゲート回路にパルス状の負荷電流
が流れても、スイツチング素子が破壊されるこ
とがない。
FCTが採用されているので、主FCTのターン
オフ時にそのゲート回路にパルス状の負荷電流
が流れても、スイツチング素子が破壊されるこ
とがない。
(5) 制御信号が存在しないとき、FCTnは遮断状
態になるので、FCTnの誤点弧のおそれが無く
なる。
態になるので、FCTnの誤点弧のおそれが無く
なる。
第１図はFCTのアノード電流とゲート電圧の
関係を示す図、第２図はFCT制御回路の一例を
示す図、第３図はその各部波形図、第４図は
FCT遮断時のアノード電流とゲート電流の関係
を示す図、第５図は本発明の１実施例の回路図、
第６図はその各部波形図、第７図は各部波形の実
測例図、第８図はVGをパラメータとするiAとＶA
Ｋの関係を示す図、第９図は本発明の１実施例の
スイツチング特性を示す図、第１０，１１図はそ
れぞれ本発明の他の実施例の回路図、第１２，１
４，１５，１６図はそれぞれ第５図の実施例回路
を１枚の半導体ウエハ内に形成した構造例の断面
図、第１３図は第１２図の構造例における電極パ
ターンを示す平面図である。 FCTn…主電界効果サイリスタ、FCTg…制御
用電界効果サイリスタ、EG，ＥG1…逆バイアス
用電源、TR…トランジスタ。
関係を示す図、第２図はFCT制御回路の一例を
示す図、第３図はその各部波形図、第４図は
FCT遮断時のアノード電流とゲート電流の関係
を示す図、第５図は本発明の１実施例の回路図、
第６図はその各部波形図、第７図は各部波形の実
測例図、第８図はVGをパラメータとするiAとＶA
Ｋの関係を示す図、第９図は本発明の１実施例の
スイツチング特性を示す図、第１０，１１図はそ
れぞれ本発明の他の実施例の回路図、第１２，１
４，１５，１６図はそれぞれ第５図の実施例回路
を１枚の半導体ウエハ内に形成した構造例の断面
図、第１３図は第１２図の構造例における電極パ
ターンを示す平面図である。 FCTn…主電界効果サイリスタ、FCTg…制御
用電界効果サイリスタ、EG，ＥG1…逆バイアス
用電源、TR…トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 第１電界効果サイリスタのゲート・カソード
回路に、第１電界効果サイリスタのゲート・カソ
ード間の逆バイアス用電源およびノーマルオン型
の第２電界効果サイリスタのアノード・カソード
を直列に接続し、第２電界効果サイリスタのゲー
ト・カソード間電圧を制御して第２電界効果サイ
リスタのアノード・カソード間をオン・オフ制御
することにより、第１電界効果サイリスタのアノ
ード・カソード間をオン・オフ制御することを特
徴とする電界効果サイリスタ制御回路。 ２ 特許請求の範囲第１項において、第２電界効
果サイリスタのゲート・カソード間電圧を制御す
る手段として、このゲート・カソード回路に第２
電界効果サイリスタのゲート・カソード間の逆バ
イアス用電源とトランジスタのコレクタ・エミツ
タを直列に接続し、トランジスタのエミツタ・ベ
ース間電圧を制御してトランジスタのコレクタ・
エミツタ間の導通を制御することにより、第２電
界効果サイリスタのアノード・カソード間をオ
ン・オフ制御することを特徴とする電界効果サイ
リスタ制御回路。 ３ 特許請求の範囲第１項において、第２電界効
果サイリスタのゲート・カソード間にパルス電圧
を印加することによつてそのオン・オフを制御す
ることを特徴とする電界効果サイリスタ制御回
路。 ４ 特許請求の範囲第１項において、少なくとも
第１電界効果サイリスタが、一対の主表面を有す
る一方導電型の半導体基板と、半導体基板内にそ
の一方の主表面に隣接して形成され基板よりも高
不純物濃度を有する一方導電型のカソード領域
と、半導体基板内にその他方の主表面に隣接して
形成された他方導電型のアノード領域と、半導体
基板内にその一方の主表面に隣接しかつ上記カソ
ード領域に沿つて形成され、一方の主表面から他
方の主表面方向にカソード領域よりも深く延びる
部分とこの部分と連結しカソード領域の上記アノ
ード領域寄りでカソード領域を他方の主表面に投
影したときに生ずる投影部内にその一部が含まれ
る偏平部分とから成るゲート領域と、カソード・
アノード・ゲート各領域にそれぞれオーミツク接
触する電極とで構成されていることを特徴とする
電界効果サイリスタ制御回路。 ５ 特許請求の範囲第１項または第４項におい
て、第２電界効果サイリスタは第１電界効果サイ
リスタと同一の半導体基板内に第１電界効果サイ
リスタと電気的に分離されて形成されていること
を特徴とする電界効果サイリスタ制御回路。 ６ 特許請求の範囲第５項において、第２電界効
果サイリスタは第１電界効果サイリスタと同一半
導体基板内に第１電界効果サイリスタと並設され
ており、上記半導体基板よりも高不純物濃度を有
する一方導電型のカソード領域と、他方導電型の
アノード領域と、上記カソード領域に沿い他方導
電型を有するゲート領域がそれぞれ半導体基板の
上記一方の主表面に隣接して形成され、カソー
ド・アノード・ゲート各領域上にそれぞれオーミ
ツク接触する電極が上記一方の主表面上に形成さ
れた第２電界効果サイリスタと、上記半導体基板
内にその一方の主表面に隣接し第２電界効果サイ
リスタを囲繞するように形成され、上記第１およ
び第２電界効果サイリスタ間を電気的に分離する
他方導電型の半導体領域とから成るものを用いた
ことを特徴とする電界効果サイリスタ制御回路。 ７ 特許請求の範囲第６項において、上記第１電
界効果サイリスタのゲート領域と上記第２電界効
果サイリスタを囲繞する他方導電型の半導体領
域、および第１電界効果サイリスタのカソード領
域と第２電界効果サイリスタのカソード領域の上
記一方の主表面からの距離がそれぞれ等しいこと
を特徴とする電界効果サイリスタ制御回路。 ８ 第１電界効果サイリスタのゲート・カソード
回路に、第１電界効果サイリスタのゲート・カソ
ード間の逆バイアス用電源およびノーマルオン型
の第２電界効果サイリスタのアノード・カソード
を直列に接続し、第２電界効果サイリスタのゲー
ト・カソード間電圧を制御して第２電界効果サイ
リスタのアノード・カソード間をオン・オフ制御
することにより、第１電界効果サイリスタのアノ
ード・カソード間をオン・オフ制御する電界効果
サイリスタ制御回路であつて、上記逆バイアス用
電源として平滑コンデンサを含む整流電源を用い
たことを特徴とする電界効果サイリスタ制御回
路。 ９ 特許請求の範囲第８項において、第２電界効
果サイリスタのゲート・カソード間電圧を制御す
る手段として、このゲート・カソード回路に第２
電界効果サイリスタのゲート・カソード間の逆バ
イアス用電源とトランジスタのコレクタ・エミツ
タを直列に接続し、トランジスタのエミツタ・ベ
ース間電圧を制御してトランジスタのコレクタ・
エミツタ間をオン・オフ制御することにより、第
２電界効果サイリスタのアノード・カソード間を
オン・オフ制御することを特徴とする電界効果サ
イリスタ制御回路。 １０ 特許請求の範囲第８項において、第２電界
効果サイリスタのゲート・カソード間にパルス電
圧を印加することによつてそのオン・オフを制御
することを特徴とする電界効果サイリスタ制御回
路。 １１ 特許請求の範囲第８項において、少なくと
も第１電界効果サイリスタが、一対の主表面を有
する一方導電型の半導体基板と、半導体基板内に
その一方の主表面に隣接して形成され基板よりも
高不純物濃度を有する一方導電型のカソード領域
と、半導体基板内にその他方の主表面に隣接して
形成された他方導電型のアノード領域と、半導体
基板内にその一方の主表面に隣接しかつ上記カソ
ード領域に沿つて形成され、一方の主表面から他
方の主表面方向にカソード領域よりも深く延びる
部分とこの部分と連結しカソード領域の上記アノ
ード領域寄りでカソード領域を他方の主表面に投
影したときに生ずる投影部内にその一部が含まれ
る偏平部分とから成るゲート領域と、カソード・
アノード・ゲート各領域にそれぞれオーミツク接
触する電極とで構成されていることを特徴とする
電界効果サイリスタ制御回路。 １２ 特許請求の範囲第８項または第１１項にお
いて、第２電界効果サイリスタは第１電界効果サ
イリスタと同一の半導体基板内に第１電界効果サ
イリスタと電気的に分離されて形成されているこ
とを特徴とする電界効果サイリスタ制御回路。 １３ 特許請求の範囲第１２項において、第２電
界効果サイリスタは第１電界効果サイリスタと同
一半導体基板内に第１電界効果サイリスタと並設
されており、上記半導体基板よりも高不純物濃度
を有する一方導電型のカソード領域と、他方導電
型のアノード領域と、上記カソード領域に沿い他
方導電型を有するゲート領域がそれぞれ半導体基
板の上記一方の主表面に隣接して形成され、カソ
ード・アノード・ゲート各領域上にそれぞれオー
ミツク接触する電極が上記一方の主表面上に形成
された第２電界効果サイリスタと、上記半導体基
板内にその一方の主表面に隣接し第２電界効果サ
イリスタを囲繞するように形成され、上記第１お
よび第２電界効果サイリスタ間を電気的に分離す
る他方導電型の半導体領域とから成るものを用い
たことを特徴とする電界効果サイリスタ制御回
路。 １４ 特許請求の範囲第１３項において、上記第
１電界効果サイリスタのゲート領域と上記第２電
界効果サイリスタを囲繞する他方導電型の半導体
領域、および第１電界効果サイリスタのカソード
領域と第２電界効果サイリスタのカソード領域の
上記一方の主表面からの距離がそれぞれ等しいこ
とを特徴とする電界効果サイリスタ制御回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1906478A JPS54112157A (en) | 1978-02-23 | 1978-02-23 | Control circuit for field effect thyristor |
| DE2953931A DE2953931C2 (ja) | 1978-02-23 | 1979-02-22 | |
| DE2906961A DE2906961C2 (de) | 1978-02-23 | 1979-02-22 | Schaltungsanordnung mit einem feldgesteuerten Thyristor |
| US06/284,794 US4354121A (en) | 1978-02-23 | 1981-07-10 | Field controlled thyristor control circuit with additional FCT in reverse bias circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1906478A JPS54112157A (en) | 1978-02-23 | 1978-02-23 | Control circuit for field effect thyristor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54112157A JPS54112157A (en) | 1979-09-01 |
| JPS6151811B2 true JPS6151811B2 (ja) | 1986-11-11 |
Family
ID=11988993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1906478A Granted JPS54112157A (en) | 1978-02-23 | 1978-02-23 | Control circuit for field effect thyristor |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4354121A (ja) |
| JP (1) | JPS54112157A (ja) |
| DE (2) | DE2906961C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6272623U (ja) * | 1985-10-28 | 1987-05-09 |
Families Citing this family (12)
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| DE58905844D1 (de) * | 1989-02-02 | 1993-11-11 | Asea Brown Boveri | Druckkontaktiertes Halbleiterbauelement. |
| JP2509127B2 (ja) * | 1992-03-04 | 1996-06-19 | 財団法人半導体研究振興会 | 静電誘導デバイス |
| DE4425337C2 (de) * | 1994-07-18 | 1997-08-14 | Siemens Ag | Schaltungsstruktur mit mindestens einem feldeffektgesteuerten Bauelement und Verfahren zu deren Herstellung |
| DE19648041B4 (de) * | 1996-11-20 | 2010-07-15 | Robert Bosch Gmbh | Integriertes vertikales Halbleiterbauelement |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| GB1193465A (en) * | 1967-08-09 | 1970-06-03 | Associated Semiconductor Mft | Improvements in Semiconductor Integrated Circuits |
| GB1430637A (en) * | 1972-05-15 | 1976-03-31 | Sony Corp | Switching circuits comprising a gate controlled switching device |
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| US4060821A (en) * | 1976-06-21 | 1977-11-29 | General Electric Co. | Field controlled thyristor with buried grid |
-
1978
- 1978-02-23 JP JP1906478A patent/JPS54112157A/ja active Granted
-
1979
- 1979-02-22 DE DE2906961A patent/DE2906961C2/de not_active Expired
- 1979-02-22 DE DE2953931A patent/DE2953931C2/de not_active Expired
-
1981
- 1981-07-10 US US06/284,794 patent/US4354121A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6272623U (ja) * | 1985-10-28 | 1987-05-09 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE2906961A1 (de) | 1979-09-06 |
| DE2953931C2 (ja) | 1987-06-19 |
| JPS54112157A (en) | 1979-09-01 |
| DE2906961C2 (de) | 1982-10-14 |
| US4354121A (en) | 1982-10-12 |
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