JPH0732196B2 - モノリシツク集積電力半導体装置 - Google Patents

モノリシツク集積電力半導体装置

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JPH0732196B2
JPH0732196B2 JP60207804A JP20780485A JPH0732196B2 JP H0732196 B2 JPH0732196 B2 JP H0732196B2 JP 60207804 A JP60207804 A JP 60207804A JP 20780485 A JP20780485 A JP 20780485A JP H0732196 B2 JPH0732196 B2 JP H0732196B2
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junction
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フランコ・ベルトツテイ
ジユゼツペ・フエルラ
サノバトーレ・ムスメツチ
サルバトーレ・ラチテイ
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エスジ−エス・マイクロエレツトロニカ・エス・ピ−・エ−
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Description

【発明の詳細な説明】 （発明の属する技術分野） 本発明は、少なくとも１個の集積回路と、半導体材料の
同一チップ上にモノリシックに集積化される電力部品と
を具える半導体装置に関するものである。
エミッタからコレクタに垂直電流が流れる高電圧用電力
トランジスタおよび集積化された制御回路を同一シリコ
ンチップ上に組込むことによって経済的に生産し得かつ
現在の工業上の必要条件をも満足し得る極めて簡潔な半
導体装置を提供することができる。
（従来の技術） この種の半導体装置は、本願人によるイタリア国特許出
願第6615A/84号（特願昭60−181920号……特開昭61−59
868号）に開示され、この出願において、降服電圧が極
めて高いプレーナ接合を使用して、半導体装置を高電圧
の電力機器に使用し得るようにしている。
このｐ−ｎプレーナ接合を用いて高電圧回路配置を得る
ためには接合の輪郭をステップ状とするとともに接合の
両側面のうちの一方の側面の不純物濃度を中心から周辺
に所定の距離に亘って減少させるようにしている。
（従来技術の欠点） しかしこのようにして構成された半導体装置は、スイッ
チング中に正確に動作することができない。実際上、同
一チップ内に導電型が互いに逆の数個の領域があるた
め、寄生バイポーラトランジスタが形成されるようにな
る。この際半導体装置の高電圧プレーナ接合が逆バイア
スされる場合には、寄生バイポーラトランジスタのエミ
ッタ・ベースおよびコレクタ・ベース接合の双方が逆バ
イアスれるため、何等欠点は生じない。しかし、集積回
路により制御される電力トランジスタが飽和状態となる
場合には、半導体装置が損傷されるようになる。この場
合寄生トランジスタが導通して内側に集積回路を有する
絶縁領域に電流が注入されると接合のしきい値電圧が0.
6Vを超える場合に、半導体装置の集積回路とこれを囲む
分離領域との境界に存在する内部pn接合が順バイアスさ
れるようになる。これがため、電気的絶縁が損なわれ、
したがって動作が不正確となり、ひいては半導体装置の
集積回路を破壊することもある。
（発明の目的） 本発明の目的は、上述した欠点を除去し、しかも従来の
集積回路製造技術を使用するプレーナ処理により構成し
得るモノリシック集積電力半導体装置を提供せんとする
にある。
（目的を達成する手段） これら目的は、本発明によれば、チップ内で相互に離間
して集積制御回路およびダーリントン対の駆動トランジ
スタを配置し、さらに、分離素子としてこれら回路およ
びトランジスタの中間位置に出力電力トランジスタを配
置することにより達成することができる。さらに本発明
では、出力電力トランジスタおよび集積制御回路以外の
区域間に、小型で且つ強くドープされ、半導体装置のコ
レクタ領域における水平方向の直線性を分離し、シール
ドとして動作する半導体領域を設ける。このようにして
得た半導体構体によれば、寄生トランジスタにより破損
効果を無視し得るようにし、その結果構体を正確に動作
させることができる。
（実施例） 図面を参照して本発明の実施例を説明する。図中同一構
成部品には同一符号を付して示す。
第１図に示す従来の半導体装置の構成部分は、単結晶珪
素から成る基板１に形成する。この基板の上に不純物濃
度が1.10×1014原子／cm3で高抵抗の、第１エピタキシ
ャル層２、および第２エピタキシャル層３を順次堆積さ
せる。エミッタE1，ベースB1およびコレクタC1電極を有
するnpn型トランジスタとして示す高電圧構成の集積制
御回路ICを、チップ右側端縁近傍の分離領域３−５（３
は水平分離領域、５は垂直分離領域を夫々示す）内に配
設し、且つ半導体装置を形成する回路配置の接地部に接
続する。他方、チップ左側端縁近傍には、高電圧構成の
npn型電力トランジスタＴを配設する。このトランジス
タは層１−２−４に囲まれコレクタ電極Ｃを有するコレ
クタ領域と、ベース電極Ｂを有するベース領域６と、エ
ミッタ電極Ｅを有するエミッタ領域７とにより形成す
る。
図面に斜線で示す電極は、反対側に位置するコレクタ電
極Ｃを除き、すべてチッブの同一側部に配設する。チッ
プの絶縁層８上に配設された第１図に示されていない金
属細条によって集積回路ICの出力端子を電力トランジス
タＴに接続する。
第１図には、さらに、構体内に形成される寄生素子を点
線で示す。：即ち TP：トランジスタＴおよび集積回路ICの間に形成された
pnp型トランジスタ；このトランジスタはそのエミッ
タ，ベースおよびコレクタ領域として夫々領域6,1−２
−４および３−５を有する。
TPISO：集積回路を具える分離領域３−５に形成され、
エミッタ，ベースおよびコレクタ領域として領域9,3−
５および１−２−４を有するnpn型トランジスタ。
PPISO：集積回路ICの垂直領域５の抵抗。
電力トランジスタが遮断状態（OFF）から飽和動作状態
（ON）となり、従ってそのベース・コレクタ接合が順方
向にバイアスされる場合には、寄生トランジスタTPは能
動領域でバイアスされ、したがって、その利得が１以下
の場合でもトランジスタＴのコレクタ電流の一部を、分
離領域内に、または、抵抗TPISOの一端に注入する。こ
の電流は抵抗RPISOを経てこの抵抗の他の上端部が接続
されている接地点に流れ込む。この電流が、抵抗RPISO
との積がしきい値電圧0.6Vに到達するか、または、それ
以上となるような値を超えると直ちに、他のトランジス
タTPISOのベース・エミッタ接合を順バイアスする。し
たがって、この場合には以前に抵抗RPISOにのみ流れて
いた電流は、領域９に側路され、トランジスタICのコレ
クタに集められ、従ってトランジスタICを囲む領域３−
５の電気的絶縁を損なうようになる。これがため、この
ような不所望な電流の流れによってモノリシック半導体
装置の動作を不正確にする。
この技術的問題を解決するために、本発明によれば、ダ
ーリントン配置の１対の高電圧電力トランジスタをチッ
プ内に形成し、この際、ダーリントン対の駆動トランジ
スタおよび集積制御回路間の中間位置にダーリントン対
の出力トランジスタが位置し得るようにする。
第２および第３から明らかなように、ダーリントン対の
npn型駆動トランジスタTDは、チップの左側端縁近傍に
高電圧構成に配設する。
このトランジスタは、コレクタ電極CDを有する層１−２
−４に含まれるコレクタ領域と、ベース電極BDを有する
ベース領域10と、エミッタ電極EDを有するエミッタ領域
11とにより形成する。ダーリントン対のnpn型出力トラ
ンジスタTFは駆動トランジスタTDおよびトランジスタIC
の中央部に高電圧構成に配置し、このトランジスタを、
電極CDと同一であるコレクタ電極CFを有する上述した所
と同一のコレクタ領域１−２−４と、ベース電極BFを有
するベース領域12と、エミッタ電極EFを有するエミッタ
領域13とにより形成する。駆動トランジスタTDのエミッ
タ電極EDを第３図に斜線で示す金属細条14により出力ト
ランジスタTFのベース電極BFに接続する。また、この図
には、集積回路ICの出力端子と、ダーリントン対の駆動
トランジスタTDの入力端子との間の接続は示さない。さ
らに、本発明によれば３個の単一シールドS1，S2，S3か
ら構成される半導体シールド全体を、トランジスタTFお
よび集積回路の間に配設する。
集積回路およびトランジスタTFの間に配設された半導体
シールドを単一シールドS1にした点以外は第３図の装置
と同一の装置を示す第４図において、本発明半導体装置
の機体内に形成される寄生素子を破線で示し、以下に説
明する。
TPD：エミッタ、ベースおよびコレクタ領域として夫々
領域10,1−２−４および３−５を有し、集積回路および
駆動トランジスタTD間に形成されるpnp型トランジス
タ。
TPF：エミッタ、ベースおよびコレクタ領域として夫々
領域12,1−２−４および３−５を有し、集積回路および
出力トランジスタTF間に形成されるpnp型トランジス
タ。
TPDF：エミッタ、ベースおよびコレクタ領域として夫々
領域10,1−２−４および12を有し、ダーリントン対の出
力トランジスタTFおよび駆動トランジスタTD間に形成さ
れるpnp型トランジスタ。
TPISO：エミッタ、ベースおよびコレクタ領域として夫
々領域9,3−５および１−２−４を有し、集積回路ICの
分離領域３−５内に形成されるnpn型トランジスタ。
RPISO：集積回路ICの垂直分離領域５の抵抗。
図から明らかなように、寄生素子TPISOおよびRPISOは第
１図に示すものと全く同一のものである。
ダーリントン対のトランジスタが遮断状態（OFF）から
飽和による動作状態（ON）になる場合、これら電気的動
作状態において、出力トランジスタTFが駆動トランジス
タTDに対し準飽和状態で作動することは既知である。こ
の状態ではトランジスタTFおよび集積回路の間に、導通
しないで遮断されている寄生トランジスタTPFが形成さ
れるようになる。この寄生トランジスタTPFのエミッタ
・ベース接合は不所望な場合には僅かに順バイアスさ
れ、従ってトランジスタTFのコレクタ電流の抵抗RPISO
への注入は、寄生トランジスタTPDによる注入に対し明
らかに無視することができる。このような理由のため、
本発明では、ダーリントン対の出力トランジスタTFを集
積回路および駆動トランジスタTD間の中間位置に位置さ
せるようにする。
寄生トランジスタTPISOのベース・エミッタ接合におけ
る順バイアス電圧が印加されるのを防止するために、本
発明では、集積回路の分離領域に流入される電流を減少
させ、活性区域でバイアスされてスイッチングする寄生
トランジスタTPDの利得hFEを最小にし得るようにする。
この目的のため、本発明では、駆動トランジスタTDおよ
び集積回路ICの対向端縁間の距離を最大にして、寄生ト
ランジスタTPDの利得を１より極めて小さく（＜＜１）
し、従って、駆動トランジスタTDおよび集積回路間の中
間位置に位置するようにチップの両側により囲まれる矩
形の形状のダーリントン対の出力トランジスタをチップ
上に配置する。
さらに本発明によれば、この半導体装置と相俟ってダー
リントン配置内に如何なる場合にも存在する寄生トラン
ジスタTPDFを用いて駆動トランジスタTDのコレクタ電流
の一部を出力トランジスタTFに側路し得るようにする。
かかる側路を行わない場合には駆動トランジスタTDのコ
レクタ電流の全部が寄生トランジスタTPDを経て抵抗R
PISOに流れ込むようになる。
最後に、本発明によれば、出力トランジスタTFと集積回
路ICとの間に２つの異なる型の半導体シールドを介在さ
せることにより両寄生トランジスタTPDおよびTPFによっ
て不所望な破壊効果を最小にし得るようにする。
第２および３図に示すように、第１の型の半導体シール
ドは受動型とする。これらシールドは、２個のN+領域15
および16を具えるシールドS1と、２個のN+領域17および
18を具え且つシールドS1と完全に同一のシールドS2とす
る。半導体シールドS1を形成する小さな領域15および16
は、これらを囲むダーリントン配置のコレクタ領域と同
一導電型とするがこのコレクタ領域よりも著しく強くド
ープする。
第１領域15をチップの絶縁層８に接触させて配置し、こ
の絶縁層と接触する区域の不純物濃度を5.10×1019原子
／cm3とする。第２領域16を前記絶縁層８の下のエピタ
キシャル層２および４の界面領域に埋設し、その不純物
濃度をその中心部分で１×1019原子／cm3とする。この
受動シールドS1によってnpn型の、寄生トランジスタTPD
およびTPFにより集積回路の分離領域に注入される電流
を減少させる。その理由は、受動シールドが、それを含
む領域N-に対し著しく強くドープされたN+型であるた
め、この受動シールドが正孔を反射するからであり、ま
た、受動シールドが、これら寄生トランジスタのベース
領域に受動シールドにより導入される高不純物濃度のた
め、これら寄生トランジスタの利得を減少させるからで
ある。
第２および３図に示され、受動シールドS1およびS3の間
に設けられた第２の型のシールドS2は能動型とする。こ
の能動シールドS2を、ダーリントン対の隣接コレクタ領
域１−２−４の導電型とは反対の導電型のP+領域19とし
且つコレクタ領域より強くドープし、これを電極を経て
半導体装置に導入される回路配置の接地部に接続する。
領域19は高電圧構成とし、チップの絶縁層８の下側にそ
の絶縁層に接触させて所望な深さまで不純物拡散し、そ
の中央区域の不純物濃度を5.10×1017原子／cm3とし、
その深さは例えばエピタキシャル層４の厚さ全体にわた
り延在するものとする。この領域19によって、寄生トラ
ンジスタTPDおよびTPFの利得を減少させる。この理由
は、領域19は、とくに、これが半導体装置の接地部に接
続されるため、寄生トランジスタにより注入される電流
のほとんど全てを接地部に流し、従って集積回路の分離
領域にさらに電流が供給されるのを防止するような、能
動シールドとして動作するからである。
以上本発明の一実施例を、図面につき説明したが、本発
明はこれに限定されるものではなく、種々の変更および
変形を加え得ること当然である。
例えば、ダーリントン対のトランジスタは正確に矩形状
とする必要はない。ダーリントン対の駆動トランジスタ
と出力トランジスタとを僅かに指合状とすることができ
る。
さらに、ダーリントン対の出力トランジスタおよび集積
回路の間に、配設された半導体材料のシールドは、当業
者に既知である設計条件により、上述した２種類の型の
うち１種類のシールドとするか、または２種類のシール
ドの組合わせにより形成することができる。
一種類のシールドおよび２種類のシールドの例を第４お
よび３図に夫々示す。
【図面の簡単な説明】
第１図は既知の技術を用いてモノリシックに集積化した
半導体装置を具えるチップの一部を示す部分断面図、 第２図は本発明によりチップに構成したモノリシック集
積装置の回路配置を線図的に示す平面図、 第３図は第２図の半導体装置を具えるチップの一部を示
す部分断面図、 第４図は半導体構体内に形成される寄生トランジスタを
示すと共に、第２および３図に示されるものより簡単な
シールドを設けた半導体装置を示す部分断面図である。 1C…集積回路 RPISO…抵抗 S1，S2，S3…半導体シールド Ｔ…電力トランジスタ TD…駆動トランジスタ TF…出力トランジスタ TP，TPISO，TPF，TPD，TPDF，TPISO…寄生トランジスタ １…基板 ２…第１エピタキシャル層 ３…第２エピタキシャル層 ３−５…分離領域 ６…ベース領域 ７…エミッタ領域 １−２−４…コレクタ領域 ８…絶縁層 14…金属細条
───────────────────────────────────────────────────── フロントページの続き (72)発明者 サルバトーレ・ラチテイ イタリア国カターニア 95032 ベルパツ ソ ビア シー コロンボ66 (56)参考文献 特開 昭59−207654（ＪＰ，Ａ)

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】同一チップ内にモノリシックに集積化され
    る少なくとも２個の電力トランジスタおよび集積回路を
    具える電力半導体装置構体であって、 絶縁層（８）により部分的に被われた上側表面により囲
    まれ電力トランジスタのコレクタ領域を形成する第１導
    電型（ｎ）の半導体材料より成る基板（１−２−４）
    と、 前記上側表面からこの基板（１−２−４）内の絶縁層
    （８）の下側にpn接合を形成するように形成されると共
    に第１導電型とは反対導電型の第２導電型（ｐ）の半導
    体材料よりなる少なくとも３つの領域（３−5,10,12）
    とを具え、これら領域の第１領域（３−５）は半導体装
    置の制御回路の基本装置を内部に有する集積回路の分離
    領域を形成し、第２領域（10）および第３領域（12）は
    電力トランジスタのベース領域を形成し、 ほかに、pn接合を形成するように絶縁層（８）の下側の
    前記第２領域（10）および第３領域（12）内に前記上側
    表面から夫々形成され、電力トランジスタのエミッタ領
    域を構成する第１導電型（ｎ）の半導体材料よりなる少
    なくとも第４領域（11）および第５領域（13）と、基板
    並びに電力トランジスタのベース領域およびエミッタ領
    域に対しオーム接点を構成する導電手段とを具えるモノ
    リシック集積電力半導体装置において、 ダーリントン配置に接続される２個の電力トランジスタ
    を具え、このダーリントン対の駆動トランジスタ（TD）
    および集積制御回路（IC）間の中間位置に、ダーリント
    ン対の出力トランジスタ（TF）を配置して駆動トランジ
    スタ（TD）および集積制御装置（IC）間を直線的に分離
    するようにしたことを特徴とするモノリシック集積電力
    半導体装置。
  2. 【請求項２】ダーリントン対の出力トランジスタ（TF）
    は、その水平幾何学的形状を、チップの両側によりほぼ
    囲まれる矩形形状としたことを特徴とする特許請求の範
    囲第１項に記載のモノリシック集積電力半導体装置。
  3. 【請求項３】ダーリントン対の駆動トランジスタ（TD）
    は、その水平幾何学的形状が出力トランジスタ（TF）の
    形状に対し部分的に又は全体的に指合状の形状となるよ
    うに構成したことを特徴とする特許請求の範囲第１項ま
    たは第２項に記載のモノリシック集積電力半導体装置。
  4. 【請求項４】同一チップ内にモノリシックに集積化され
    る少なくとも２個の電力トランジスタおよび集積回路を
    具える電力半導体装置構体であって、 絶縁層（８）により部分的に被われた上側表面により囲
    まれ電力トランジスタのコレクタ領域を形成する第１導
    電型（ｎ）の半導体材料より成る基板（１−２−４）
    と、 前記上側表面からこの基板（１−２−４）内の絶縁層
    （８）の下側にpn接合を形成するように形成されると共
    に第１導電型とは反対導電型の第２導電型（ｐ）の半導
    体材料よりなる少なくとも３つの領域（３−5,10,12）
    とを具え、これら領域の第１領域（３−５）は半導体装
    置の制御回路の基本装置を内部に有する集積回路の分離
    領域を形成し、第２領域（10）および第３領域（12）は
    電力トランジスタのベース領域を形成し、 ほかに、pn接合を形成するように絶縁層（８）の下側の
    前記第２領域（10）および第３領域（12）内に前記上側
    表面から夫々形成され、電力トランジスタのエミッタ領
    域を構成する第１導電型（ｎ）の半導体材料よりなる少
    なくとも第４領域（11）および第５領域（13）と、基板
    並びに電力トランジスタのベース領域およびエミッタ領
    域に対しオーム接点を構成する導電手段とを具えるモノ
    リシック集積電力半導体装置において、 ダーリントン対の出力トランジスタ（TF）および集積制
    御回路間に配置され、同一の第１導電型（ｎ）の少なく
    とも２個の領域により形成される少なくとも１個のシー
    ルド（S1）を具え、第１領域（15）は絶縁層（８）の下
    側の基板（１−２−４）内に前記上側表面から延在さ
    せ、第２領域（16）はこの第１領域（15）の下側の基板
    内に埋設し、両領域は、その長さ全体をチップの両側に
    よりほぼ囲むと共に半導体装置の外部への電気接続を行
    わないようにしたことを特徴とするモノリシック集積電
    力半導体装置。
  5. 【請求項５】ダーリントン対の出力トランジスタ（TF）
    および集積制御回路（IC）間に配置され、絶縁層（８）
    の下側の基板（１−２−４）内に上側表面から延在して
    pn接合を形成する第２導電型の領域（19）により形成さ
    れる少なくとも１個のシールド（S2）を具え、該領域
    は、その長さ全体をチップの両側によりほぼ囲むと共に
    金属電極を経て半導体装置が形成される回路配置の接地
    点に接続するようにしたことを特徴とする特許請求の範
    囲第４項記載のモノリシック集積電力半導体装置。
  6. 【請求項６】前記集積制御回路、電力トランジスタおよ
    びシールド（S2）の各々が少なくとも１個の高電圧pn接
    合を有し、このpn接合はステップ状輪郭とすると共に、
    pn接合の両側の一方の側での不純物濃度を中心から周辺
    に向かって所定の水平範囲にわたって減少させて、その
    接合自体の予め定められた降服電圧に対する表面電界の
    平均強度を最小にするようにしたことを特徴とする特許
    請求の範囲第４項または第５項に記載のモノリシック集
    積電力半導体装置。
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