JPS6022504B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明はチップ面積及び速度電力積がづ・さくかつバィ
ポーラトランジスタと同時に製造できる論理回路用の半
導体装置の製造方法に関する。

従来アィソレーション拡散領域もしくは拡散抵抗器を必
要とせず素子面積を節約した集積度の高い１山（ｌｎに
ｇｒａｔｅｄＩｎｊｅｃｔｉｏｎＬＯｇｃ）構造の論理
回路素子が椿公昭４９−３５０３０号に示されているよ
うに周知である。この構造でバイポーラトランジスタと
同時に製造した構造の１例を第１図に示す。１はｐ形半
導体基板、２はその上に成長されたｎ形ェピタキシャル
成長層である。

ｐ＋形拡散領域３，４が２のｎ＋形ェピタキシャル成長
層に互に分離されて配列されている。この３をヱミッタ
、２をベース、４をコレクタとして横方向ＰＮＰトラン
ジスタＴ，を形成する。ｎ型拡散領域５，６はこれらを
コレクタ、４をベース、２をエミツタとする垂直方向Ｎ
ＰＮトランジスタＴ２を構成する。ｎ形拡散領域７は２
のェピタキシャル成長層の接地領域である。今電流がト
ランジスタＴ，のェミッタ３に印加されると、注入され
た正孔は部分的にトランジスタＴ，のコレクタ４に蒲集
される。

これにより４は２とのｐ−ｎ接合は順方向にバイアスさ
れ、トランジスタＴ２のヱミッタ２から電子が４に注入
される。従ってトランジスタＴ２のェミッタ２とコレク
タ５および６はオンする。また、４が接地された場合に
は４と２とのｐ−ｎ接合の順方向バイアスはなくなるの
でＴ２はオフする。従ってＴ，とＴ２は反転回路を構成
するのでこれによりロジックが構成できる。一方この１
１Ｌ回路素子の製造と同時にバィポーラトランジスタも
作れるわけである。

１１は１１Ｌと同時に作り込まれたＮＰＮトランジスタ
のコレクタ分離のためｐ十形分離拡散層、１２はｐ十形
ベース拡散層で１１Ｌのベース４と同時に形成される。

１３はエミツ夕、１４はコレクタコンタクトのためのｎ
＋拡散層で、１１Ｌのコレクタ５，６は同時に形成する
。１ ５はＳｉ０２膜である。

４′，５′，６′，７′，１４′，１３′，１２′は各
領域の電極である。

以上示した従来構造の１１Ｌとバィポーラトランジスタ
の作成された素子においては、領域２はトランジスタＴ
２のェミツタであると同時にトランジスタＴ，のベース
でもあるので、トランジスタＴ，のェミツタ注入効率を
下げない為に高不純物濃度にすることは許されず高々１
び６ａｔｏｍ／塊程度である。

このためトランジスタＴ２は逆トランジスタとして動作
しェミッタ注入効率は悪くェミツタ接地電流増幅率ｈＦ
８は通常３〜１０と小さい。その為コレクタ５，６から
のファンゥゥト（Ｆ皿ｏｕｔ）を多数個とる事は不可能
である。

更にｈＦ８を低下させぬためにトランジスタＬのベース
４は比較的低純物濃度に押えられるためベース抵抗が大
きくなりスイッチング速度が低下する。さらにバイポー
ラトランジスタのスイッチング速度を上げるために、ベ
ースにドリフト電界を生ずるように濃度勾配をつけてい
るためにその逆方向を使用している１山素子においては
逆ドリフト電界のためにキャリアの拡散時間が長く、ま
た蓄積時間も加わるためさらにスイッチング速度が低下
する。本発明は上記欠点を改善すべく新規なる構造のス
イッチング素子を備えた構造を有し、かつ速度電力積及
び素子面積の小さな論理回路素子を供給することを目的
としている。以下、本発明の構造の素子とバィポーラト
ランジスタと同時に構成した第２図に基づいて述べる。

第２図ａは同素子の部分的概略平面図であり、第２図ｂ
，ｃは第２図ａで示した×−Ｘ′で切断した時の部分的
概略断面図で同ｂは製造の中間段階の概略平面図である
。第２図において第１図と同一のものには同一番号を付
している。

１はｐ形半導体基板、２は前記１上に形成した高抵抗率
例えば５００肌程度のｎ‐形層である。

１１は縦方向のバィポーラトランジスタのコレクタを分
離するためのｐ十分鱗拡散層である。

３，２１は前記２の表面より形成したｐ＋形領域であり
、前記３と２１とは近接して配慮され、かつ領域２１は
前記ｎ‐形２の一部の領域を部分的にとり囲むように例
えば網目状に形成される。

前記３，２，２１で構成される横方向ｐｎｐトランジス
タＴ，．において各々ェミッタ、べ−ス、コレクタとな
っている。このトランジスタＴ，．においては、ベース
濃度が低く、ェミッタ濃度が高いので、ェミツタから注
入された正孔のコレクタの到達率は従来構造に比べて非
常に高くなる。また領域２１でとり囲まれた２の領域の
一部２４，２５は領域２１の電位が“０”Ｖでは領域２
１と２４及び２５とで構成されるＰＮ接合電位により空
乏層で満される様に形成される。２２，２３は領域２の
表面に形成したｎ＋形領域であり、２，２１，２４及び
２３からなるスイッチング素子Ｓ，が構成され、このＳ
，において各々２１はゲート、２，２４，２２及び２，
２５，２３はそれぞれ導通路として作用する。

そして、この素子は領域３の端子をバイアス端子Ｂ、領
域２１の端子を入力端子１、領域２２を出力様子○とす
る。次に本素子の動作を説明する。端子Ｂから従来構造
と同様、電流ＩＢが常に注入されている。今端子１が浮
遊状態にあると、トランジスタＴ，．のェミッタから注
入された正孔によりトランジスタＴ，．のコレクタすな
わちトランジスタＴ２のゲート３の電位は上昇し、約十
０．６Ｖとなる。この為スイッチング素子Ｓ，の導電路
領域２４中の空乏層はほとんどなくなり、２一２４−２
２の導電性通路が形成され、端子○の出力は“０”Ｖと
なる。次に端子１が接地電位、すなわち“０”となった
ときには、スイッチング素子Ｓ，のゲート３にたまって
いた正孔は端子１を通り放置し、ゲート３はＯＶとなる
。この為スイッチング素子Ｓの導電路領域２４は、前述
の如く、ゲート２１と領域２４とのＰＮ接合に発生する
拡散電位のため空乏層で満たされ２と２２とは電気的に
分離され端子０は浮遊状態になる。このようにしてトラ
ンジスタＴ，．とスイッチング素子Ｓ，とは論理回路の
基礎となる反転回路を形成する。次に第２図をもとに通
常の縦方向／ゞィポーラトランジスタと同一工程で製造
した場合の本構造素子の一実施例について述べる。

抵抗率例えば５〜２００一肌のｐ形シリコン基板１の上
に高抵抗率例えば５００一肌のｎ‐形シリコン２をェピ
タキシヤル成長させる。

次に２の表面より縦方向バイポーラトランジス夕のコレ
ク夕分離のためのｐ＋形の分離拡散１１を行う。次に２
の表面より所定の形状で本素子のィンジェクターすなわ
ち横方向トランジスタ１１のェミッタ３、スイッチング
素子Ｓ，のゲート２１、横方向バィポーラトランジスタ
のベース１２にｐ＋形を与える不純物例えばポロンを周
知の熱拡散法により約１山ｍの深さに拡散しｐ＋形高濃
度不純物領域３，２１，１２を形成する。領域２１は２
の一部領域２４，２５をとり囲むように形成され、かつ
２４，２５の領域が２１と領域２４，２５との間のＰＮ
接合の拡散電位により完全に空乏層で満たされるような
大きさに形成する。今、２４の不純物濃度が１×１び４
ａｔｏｍ／地（５００−伽）だとすると領域２４の最大
寸法は約５．３山ｍとなる（第２図ｂ）。大きな電流の
スイッチングを必要とする場合には、トランジスタＴ，
のコレクタ２１の領域内に表面形状が網目状の２４或は
２５の領域を残し、各々がＰＮ接合の拡散電位により空
乏層で満たされるようにする。しかる後、緒方向バィポ
ーラトランジスタのベース層とコレクタ層の所定の位置
と領域２１で囲まれた領域２４を完全におおうような位
置と。ジック素子の接地をとるための所定の位置に、２
の表面よりｎ＋形を与える不純物例えばリンを熱拡散法
により約０．７仏ｍの深さに拡散し、縦方向のトランジ
スタのエミツタ１３、コレクタコンタクト１４、前記ス
イッチング素子Ｓ，の出力部２２，２３接地部７を形成
する。このｎ十形拡散層の深さはトランジスタのベース
幅を決定し、この場合のベース幅は約０．３ムｍとなる
。２１′，２２′，２３′はそそれぞれの電極である。

このように、通常のバィポーラプロセスを用いて性能の
すぐれた論理素子を作成することができる。

さらに、第３図をもとにバィポーラトランジス夕と同一
工程で製造した場合の本構造素子の他の実施例について
述べる。

抵抗率例えば５〜２００一伽のｐ形シリコン基板１の上
の横方向トランジスタＴ，．とスイッチング素子Ｓ，よ
りなるロジック素子と縦方向トランジスタに相当する部
分に２０〜５００／□のｎ十形シリコン層３１，３２を
形成する。

この上に高抵抗率例えば５００−抑のｎ‐形シリコン２
をェピタキシヤル成長させる。次に表面より縦方向バィ
ポーラトランジスタのコレクタ分離のためのｎ＋形の分
離拡散１１を行う。次に２の表面より縦方向トランジス
タのコレクタ抵抗を下げるためのｎ＋拡散層３３をｎ＋
埋込層３２に到達するように形成する。同時にロジック
素子の接地のためのｎ＋拡散層３４を形成する。次に２
の表面より所定の形状で本素子のィンジヱクター３、ゲ
ート２１、縦方向／ゞィポーラトランジスタのベース１
２にｐ＋形を与える不純物を約１〃ｍの深さに拡散する
。

領域２１は各々が２の一領域２４，２５を所定の表面形
状例えば網目状でとり囲むように形成され、かつ２４，
２５の領域が領域２１と領域２４，２５との間のＰＮ接
合の拡散電位により完全に空乏層で満たされるように形
成する。しかる後、縦方向バィポーラトランジスタのベ
ース層と所定の位置と、領域２１で囲まれた領域２４を
完全にお）うような位置と、前記接地のための拡散層３
４の位置に、２の表面よりｎ十形を与える不純物例えば
シリコンを０．７山ｍの深さに拡散し、縦方向トランジ
スタのェミッタ１３、コレクタコンタクト１４、前記ス
イッチング素子Ｓ，の出力部２２，２３、接地部７を形
成する。

この構成によれば、埋込層の存在により通常の縦方向ト
ランジスタのコレクタ抵抗が小さくなり、飽和特性およ
び高周波特性が向上することはもちろんであるが、ロジ
ック素子においても、埋込層３１と表面からの拡散層３
４，７より接地抵抗が減少し、オン抵抗による出力部２
２，２３の接地点からのうき上りがなくなり、ロジック
動作が安定になる上に、電荷の放電抵抗が小さくなるの
でスイッチング速度がさらに早くなる。第４図は本構造
素子の製造におけるさらに他の実施例である。

抵抗率例えば５〜２００−抑のｐ形シリコン基板１の上
に高抵抗率例えば５００一肌のｎ‐形シリコン２をェピ
タキシャル成長させる。

次に縦方向のバィポーラトランジスタのコレクタ分離の
ためのｎ＋形拡散層４１を基板１に到達するように形成
する。また２の表面より所定の形状でｐ形を与える不純
物例えばボロンを約１〃ｍの深さに拡散しｐ形高濃度不
純物領域４２，４３を形成する。ここで４２は横方向ト
ランジスタＴ，．のェミッタ（インジェクター）、４３
はＴ，．のコレクタ及びスイッチング素子Ｓ，のゲート
となる。領域４３は各々が２の一部領域２４，２５を所
定の表面形状例えば網目状でとり囲むように形成され、
かつ２４，２５の領域が領域４３と領域２４，２５との
間のＰｎ接合の拡散電位により完全に空乏層で満たされ
るように形成する。次にｎ‐ェピタキシャル層２の上に
抵抗率例えばＩＱ−抑のｎ形領域４４を約ｒｍェピタキ
シャル成長される。次に表面よりｎ十形を与える不純物
例えばボロンを所定の表面形状で領域４２，４３に到達
するように拡散し、前述の３，２１を形成する。３は拡
散層４２と１体となってロジック素子のィンジヱクター
となり、２１は拡散層４３と接合してロジック素子のゲ
ートを構成する。

同時に縦方向／ゞィポーラトランジスタのベース１２、
分離層１１も形成される。そして、分離層１１は前記ｐ
形埋込屑４１と接続され、コレクタが完全に分離される
。次にｎ＋形不純物例えばリンを０．７Ａｍ拡散しロジ
ック素子の出力部２２，２３、接地端子７、縦方向／ゞ
ィポーラトランジス夕のェミッタ１３、コレクタコンタ
クト１４を形成する。

この構成によれば、ロジック素子のチャンネルの制御が
容易となる上に、バィポーラトランジス夕のコレクタ層
が比較的高濃度になるために空乏層の広がりがおさえら
れる。

以上述べた本発明の製造方法によれば、消費電力および
スイッチング速度ともにすぐれた高性能のロジック素子
を形成できる上に、バィポーラトランジスタとほべ同一
の製造法で同時に製造できるため、アナログ回路とも一
体化できお互にそのすぐれた特性を利用した集積回路を
実現できる。

【図面の簡単な説明】

第１図は従来の１１Ｌ素子の構造断面図、第２図は本発
明の一実施例にかかるロジック素子とトランジスタの製
造工程を示し、ａは平面概略図、ｃはａのＸ−Ｘ′線断
面図、ｂは製造途中のＸ−Ｘ′線断面図、第３図は本発
明の他の実施例により作成された装置の構造断面図、第
４図は本発明のさらに他の実施例にかかる同装置の構造
断面図である。 １・・・・・・ｐ形半導体基板、２…・・・ｎ−形ェピ
タキシヤル層、３……ｐ十形ェミツタ（ィンジェクタ）
、１１・・・・・・ｐ＋形分離拡散層、１２・…・・縦
方向トランジスタのベース、１３…・・・同トランジス
タのェミッタ、２１……ｐ十形コレクタ（ゲート）、２
２，２３・・・・・・ｎ＋形領域、３１，３２・・・・
・・ｎ＋形埋込拡散領域、３３，３４・・・・・・ｎ十
形拡散層、４１・…・・ｐ十形拡散層、４２，４３・・
・・・・ｐ形高濃度不純物領域、４４・・・・・・ｎ形
ェピタキシャル領域、Ｔ，．・・・横方向トランジスタ
、Ｓ．・・・・・・スイッチング素子ｃ第１図 第２図 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 １ 第１導電形の半導体基板上に第１の導電形の層をエ
   ピタキシヤル成長させる工程と、このエピタキシヤル層
   の一部よりなるバイポーラ縦形トランジスタのコレクタ
   を分離形成すべく、前記エピタキシヤル層表面より所定
   の位置に第１導電形の不純物を前記半導体基板に到達す
   べく拡散する工程と、前記縦形トランジスタのコレクタ
   および前記エピタキシヤル層の所定部に第１導電形の不
   純物を拡散し、前記縦形トランジスタのコレクタにベー
   スを、前記所定部にバイポーラ横形トランジスタのエミ
   ツタび前記バイポーラ横形トランジスタのコレクタを形
   成するとともに、前記バイポーラ横形トランジスタのコ
   レクタは導電路となる前記エピタキシヤル層の一部をと
   り囲みかつ前記とり囲まれたエピタキシヤル層の一部が
   空乏層により満たされるように形成する工程と、前記縦
   形トランジスタのエミツタ、コレクタコンタクト部分、
   前記横形トランジスタのコレクタ内の導電路の表面にあ
   たる部分および前記横形トランジスタのベースとなる部
   分の所定の位置に第２導電形の不純物を拡散する工程と
   を備えたことを特徴とする半導体装置の製造方法。 ２ エピタキシヤル成長前に、半導体基板に第２の導電
   形の埋込層を選択的に形成し、横形トランジスタのベー
   スの所定部に第２の導電形の不純物を上記埋込層に達す
   るように拡散することを特徴とする特許請求の範囲第１
   項に記載の半導体装置の製造方法。 ３ 第１導電形の半導体基板上に第１の第２導電形の層
   をエピタキシヤル成長させる工程と、バイポーラ縦形ト
   ランジスタのコレクタを分離すべくこの第１のエピタキ
   シヤル層の所定の位置に第１導電形の第１埋込層を前記
   半導体基板に到達すべく拡散する工程と、前記第１のエ
   ピタキシヤル層表面に選択的にバイポーラ横形トランジ
   スタのエミツタの一部及びコレクタの一部を形成すると
   ともに、前記バイポーラ横形トランジスタのコレクタの
   一部は導電路となる前記第１のエピタキシヤル層の一部
   をとり囲みかつ前記とり囲まれた前記第１のエピタキシ
   ヤル層の一部が空乏層で充たされるようにする工程と、
   前記第１のエピタキシヤル成長層の上に第２の第２導電
   形の層をエピタキシヤル成長させる工程と、前記縦形ト
   ランジスタのコレクタを分離すべく所定の位置に第１導
   電形の不純物を前記第１埋込層に到達すべく拡散する工
   程と、前記縦形トランジスタのベースと、前記横形トラ
   ンジスタのエミツタの一部及びコレクタの一部の所定の
   位置に前記エミツタの一部とコレクタの一部に到達すべ
   く第１導電形の不純物を拡散する工程と、前記縦形トラ
   ンジスタのエミツタ、コレクタコンダクト部分、前記横
   形トランジスタのコレクタ内の導電路の表面にあたる部
   分、前記横形トランジスタのベースとなる部分の所定の
   位置に第２導電形の不純物を拡散する工程とを備えたこ
   とを特徴とする半導体装置の製造方法。