JPS608628B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 この発明は、注入論理型半導体集積回路装置（ｌｎｔｅ
乳ａにｄＩｎｊｅｃｔｉｏｎ山ｇｉｃ：１２Ｌ）の改良
に関する。

注入論理型半導体集積回路装置は、所要の論理を構成す
るように入出力が接続された複数のドライバ。

トランジスタと、これら各ドライバ。トランジス外こキ
ャリアを注入する複数のィンジヱクタ‘トランジスタと
を共通の半導体ウェハ内に一体的に形成した半導体集積
回路である。従来、上記ドライバ。トランジスタおよび
上記ィンジェク夕・トランジスタはいずれもバィポーラ
構造に形成されていたため、スイツチング速度、電力損
失さらにはクロツキング等に改善すべき点が多々あつた
。第１図および第２図において、従来の注入論理型半導
体集積回路装置の一例についてさらに説明する。

第１図は、注入論理型半導体集積回路装置の一例の構成
を説明するための電気回路図であり、Ｑｄ，，Ｑｄ２…
はドライバ・トランジスタであって３個のコレクタを有
するＮＰＮ型／ぐィポーラトランジス夕である。これら
ドライバ・トランジスタＱｄ，，Ｑｄ２・・・は、その
ベースが前段のドライバ・トランジスタの所要のコレク
夕に接続される。実際には、前段の複数のドライバ・ト
ランジスタの所要のコレクタのワイヤード・アンド（ｗ
ｉｒｅｄａｎｄ）がとられて後段のドライバ・トランジ
スタのベースに接続される。Ｑｉ，，Ｑｉ２…はィンジ
ェクタ・トランジスタであってＰＮＰ型バイポーラ■ト
ランジスタである。これらインジェク夕・トランジスタ
Ｑｉ，，Ｑｉ２…のコレク夕Ｃは対応するドライバ４ト
ランジスタＱｄ，，Ｑも…のベースＢにそれぞれ接続さ
れる。ここで動作を簡単に説明する。例えばィンジヱク
タ・トランジスタＱｉ，，のィンジェクション電極（ェ
ミツタ電極）１に正電圧がかけられており、ドライバ。
トランジスタＱｄ，，がオフしているとすると、ィンジ
ェク夕・トランジスタＱｊ，のコレクタＣからドライバ
・トランジスタＱｄ２のベースＢにキヤリア（ホール）
が注入され、該ドライバ・トランジスタＱｄ２がオンす
る。ついでドライバ。トランジスタＱｄ，がオンすると
、インジェクタ・トランジスタＱｉ，から注入されるキ
ャリアはオン状態のドライバＱトランジスタＱｄ，に吸
収されるためドライバ。トランジスタＱｄ２はオフする
。以下、各段とも同様に動作する。この注入論理型半導
体集積回路装置のクロツキングは「一般にィンジェク夕
・トランジスタＱｉ，，Ｑｊ２…のィンジェクション電
極１にクロツクパルスを印加することによって実行０さ
れる。ところで、かかる従釆の注入論理型半導体集積回
路装置のスイツチング速度は、ドライバ・トランジスタ
Ｑｄ，，Ｑも…およびィンジェクタ−トランジスタＱｉ
，，Ｑｉ２・・・のスイツチング速度およびィタンジエ
クタ・トランジスタＱｉ，，Ｑｉ２…のキヤリア注入効
率（ベース接地電流増幅率に等しい）Ｑに依存する。

すなわち、ドライバ・トランジスタＱｄ．；ＱＱ・・・
の遮断速度は該ドライバ・トランジスタＱｄ，，Ｑｄ２
・・・がバイポーラ・トランジスタであることからキャ
リア蓄積効果の影響で制限を受ける。またドライバ・ト
ランジスタＱｄ，，Ｑｄ２・・・の導通途度を向上する
には、ィンジヱク夕・トランジスタＱｉ，，Ｑｉ２…か
らドライバ・トランジスタＱｄ，，Ｑも・・・のべ−ス
領域に充分なキャリアを注入する必要があるが、従来の
注入論理型半導体集積回路装置のインジェクタ卑トラン
ジスタＱｉ．，Ｑｉ２…のキャリア注入効率ばは低くか
つ注入電流ｌｉ（インジエクタ・トランジスタＱｉ，，
Ｑｊ２・・・のヱミツタ電流）が１００山Ａ程度以上に
なると急激に低下するため、充分なキャリアを注入する
には電力損失の増大が避けられない。しかも例え充分な
キャリアを注入できたにしても、その結果としてドライ
バ。トランジスタＱｄ，，Ｑｄ２…のキヤリア蓄積効果
による遮断速度の一層の低下が避けられない。さらに、
クロツキングは低インピーダンスのィンジェクション電
極１にクロツクパルスを印加しておこなう関係上から、
クロツキングに相当量の電力を必要とするという問題も
ある。さて、第２図は第１図に示すような回路接続を有
する従来の注入論理型半導体集積回路装置の一部の断面
構造を示す。

第２図において、１川ま半導体ウェハで、この半導体ウ
ェハー川ま低抵抗率のＮ型半導体サブストレート１ １
上に比較的高抵抗率のＮ型半導体層１２を成長させて成
る。Ｎ型半導体層１２には、比較的低抵抗率のＰ型半導
体層１３，１４が選択拡散技術等により形成される。Ｐ
型半導体層１４には、さらに低抵抗率のＮ型半導体層１
５，１６，１７が拡散技術等により形成される。上記半
導体サブストレート１１の下面および各半導体層１３，
１４，１５，１６，１７の表面には、電極１８，１９，
２０，２１，２２，２３がそれぞれ形成される。なお２
４は酸化′膜である。上記半導層１２，１３，１４はそ
れぞれインジエクション・トランジスタＱｉ，のべ一Ｚ
ス、エミツタ、コレクタとなるものであり、また半導体
層１２，１４および１５，１６，１７はそれぞれドライ
バ・トランジスタＱｄ２のェミツタ、ベースおよびコレ
クタとなる。かかる構造から容易に理解できるように、
ドラＺィバ・トランジスタＱｄ２のキャリア蓄積効果を
軽減するためには図上にｔ，，ｔ２で示した半導体層の
厚さを可及的に減らす必要があるが、かかる条件を満た
すことは製造上極めて困難でありまたバラツキもでやす
いし、又電気的特性からの制限もある。

また、インジエクタ・トランジスタＱｉ，のエミツタ１
３から注入されるキャリアの一部はコレタク１４に向か
わず半導体サブストレート１１方向に逃げる。コレクタ
１４に到達するキャリアの割合を増すにはベース幅ＷＢ
を可及的に狭くする必要があるが、ラテラル構造のノベ
ィポーラ・トランジスタではベース幅ＷＢを狭くするこ
とには製造上おのずと限界がある。これが、前述したよ
うにキャリア注入効率Ｑが低い原因となる。また、コレ
クタ１４に向かうキャリア量が増大する程、前段のドラ
イバー・トランジスタがオフしていると、該コレクタ１
４の電位が上がりコレクタからの逆注入が起こり、また
ヱミツタ１３とベース１２間のＰＮ接合が深…項バイア
スされベース抵抗の効果が大きくなるため、半導体サブ
ストレート１１方向に逃げるキャリアの割合が増大する
。これが、前述したように注入電流ｌｉを増すとキャリ
ア注入効率Ｑが急激に低下する原因になる。最近、叙上
の如き従来の注入論理型半導体集積回路装置の欠点を改
善した新規な構造の注入論理型半導体集積回路装置が提
案されている。その半導体集積回路装置はドライバ・ト
ランジスタのスイツチング速度を向上し、充分に大きな
注入電流に対しても高いキャｌｊア注入効率ａを保持す
るィンジェクタ・トランジスタを備えた電力損失の小さ
い注入論理型半導体集積回路装置であり、低い電圧で大
きな注入電流を流すことができるィンジェクタ・トラン
ジスタを有する注入論理型半導体集積回路装置である。

その半導体集積回路装置によれば、ドライバ・トランジ
スタは接合型電界効果トランジスタに構成され、ィンジ
ェクタ・トランジスタは接合型電界効果トランジスタの
ゲートにキャリアを注入して該ゲートの入力状態に応じ
て該ゲートの電位をコントロールするように作用する。

上記の特徴は以下の説明から明らかになるであろう。第
３図はその注入論理型半導体集積回路装置の一態様を説
明するための電気回路図であり、第１図におけると同等
の作用をする部分には同符号が付されている。

すなわち、この実施態様によればドライバ・トランジス
タＱｄ，，Ｑｄ２・・・は３個のドレィンを持つＮチャ
ネルの接合電界効果トランジスタとされる。ドライバ・
トランジスタＱｄ，，Ｑｄ２・・・およびインジエク夕
・トランジスタＱ手，，Ｑｉ２…の接続関係は従来と同
様であってよい。第４図および第５図に、第３図によっ
て示される回路接続を有する注入論理型半導体集積回路
装置の一部の断面構造ならびに各電極の平面配置の一例
を示す。第４図において、５０は半導体ゥェハで、この
半導体ゥェハは低抵抗率のＮ型半導体サブストレート５
１上に比較的高抵抗率のＮ型半導体層５２を成長させて
成る。

勿論、拡散法による半導体ゥェハでもよい。Ｎ型半導体
層５２内には、低抵抗率のＰ型半導体層５３，５４，５
５が選択拡散技術等により形成されている。Ｎ型半導体
層５２のＰ型半導体層５３の間に位置する部分の表面部
に低抵抗率の半導体５６，５７，５８が選択拡散技術等
により形成され、同様にＮ型半導体層５２のＰ型半導体
層５５の間に位置する部分の表面部に低抵抗率のＮ型半
導体層５９，６０，６１が選択拡散技術等により形成さ
れている。上記Ｐ型半導体層５３，５４，５５およびＮ
型半導体層５６，５７，５８，５９，６０，６１上に、
電極６２，６３，６４，６５，６６，６７，６８，６９
，７０，がそれぞれ蒸着技術等により形成されている。
またＮ型半導体サブストレート５１の下面に電極７１が
形成される。なお、７２は酸化膜である。上記のＮ型半
導体サブストレート５１および半導体層５２，５３，５
６，５７，５８はドライバＱドランジスタＱｄ，として
の縦型のＮチャネル接合型電界効果トランジスタを構成
する。

すなわち、Ｐ型半導体層５３はゲート、Ｎ型半導体サブ
ストレート５１およびＮ型半導体層５２のＮ型半導体サ
ブストレート５１に近い部分はソース、Ｎ型半導体層５
２のＰ型半導体層５３によって挟まれた部分はチャネル
、Ｎ型半導体層５６，５７，５８とＮ型半導体層５２の
Ｎ型半導体層５６，５７，５８に近い部分はドレィンと
して作用する。上記Ｎ型半導体サブストレート５１およ
び半導体層５２，５４，５５は、ィンジヱクタ・トラン
ジスタＱｉ，としてのＰＮＰバイポーラトランジスタを
構成するもので、Ｐ型半導体層５４がェミツ夕、Ｐ型半
導体層５５のＰ型半導体層５４に対向部分がコレク夕「
Ｎ型半導体層５２のＰ型半導体層５４とこれに対向す
るＰ型半導体層５５との間に位置する部分がベースとし
て作用する。上記Ｎ型半導体サブストレート５１および
半導体層５２，５５，５９，６０？６１はドライバ・ト
ランジスタＱｉ２としての縦型のＮチャネル接合型電界
効果トランジスタを構成する。

Ｐ型半導体層５５はゲート、Ｎ型半導体サブストレート
５１およびＮ型半導体層５２のＮ型半導体サブストレー
ト５１に近い部分はソース、Ｎ型半導体層５２のＰ型半
導体層５３によって挟まれた部分はチャネル、Ｎ型半導
体層５２のＮ型半導体層５９，６０，６１に近い部分お
よびＮ型半導体層５９，６０．６１はドレインとして作
用する。なお、上記各電極６２，６３，６４，６５，６
６，６７は例えば第５図に示されるような形状と相対的
な配置関係をもつ。

したがって、各電極６２，６３，６４，６５，６６，６
７がオーミツクに接触せしめられている半導体層５３，
５４，５５，５６，５７，５８は、それぞれ対応する電
極に相当する形状と配置関係を持っていてよい。つぎに
、動作を説明する。まず、便宜上、ィンジェクタ・トラ
ンジスタＱｊ，が遮断し、かつ前段のドライバ・トラン
ジスタＱｄ，が遮断している状態を考える。この状態で
は、後段のドライバ・トランジスタＱものゲートから延
びる空乏層がチャネルを閉じている。また前段のドライ
バ・トランジスタＱｄ，のチャネルもそのゲートから延
びる空乏層で閉じられている。かかる状態でィンジヱク
タ。トランジスタＱｉ，のインジェクション電極１に正
極性の電圧がかけられると、該ィンジェクタ。トランジ
スタＱｊ，からドライバ・トランジスタＱｄ２のゲート
にキャリア（ホール）が注入される。その結果、ドライ
バ。トランジスタＱｄ２のゲートの電位が上昇し、該ゲ
ートから延びる空乏層が縮み、チャネルが開かれ、ドレ
ィンとソース５１，５２間が導通する。なお、各ドライ
バ・トランジスタは、そのゲート電位を０ボルトからケ
ー−ト接合のビルトイン電圧（約０．３〜０．７Ｖ）ま
での範囲内で変化することによってチャネルの開閉を行
ないうるように各領域の寸法ならびに不純物濃度が決定
されている。すなわち、第４図の実施例について数値の
一例を示すと以下のようになる。

Ｎ型半導体サブストレート５１の不純物濃度は１び３〜
１ぴ伽「３であり「Ｎ型半導体層５２は２〜ｌｏｗ肌の
厚さを有し、１び２〜１び５伽−３の不純物濃度を有す
る。Ｐ型半導体層５４，５５はそれぞれ１〜３〆仇の深
さを有し、１び３〜１ぴｏ肌‐３の不純物濃度を有する
。Ｎ型半導体層５９，６０。６１はそれぞれ１山肌以下
の深さを有し、１び３〜１ぴ狐‐３の不純物濃度を有す
る。

半導体層５２のうちＰ型半導体層５４と５５とによって
はさまれた部分は第４図の水平方向で、５仏の以下の厚
さを有し、ＰＮＰ／ゞィポーラトランジスタのベースと
して働く。Ｐ型半導体層５５の隣接対間の距離は２〜ｌ
ｏＡｍでドライバ・トランジスタＱｄ２のチャネル幅を
規定している。ゲートとして働らくＰ型半導体層５５間
にはさまれたＮ型半導体層５２のチャネル部は１び２〜
１ぴ５弧‐３の不純物濃度を有する高抵抗のＮ型領域で
あるので、ゲート領域とのＰＮ接合により、生ずる空乏
層はチャネル内に向けて大きく延び、ゲート電圧０の時
にチャネル領域をほとんどもしくは完全に閉じ、ゲート
電圧の上昇と共に縮んでチャネルを開ける。上記の数値
範囲から明らかなように、該数値範囲に入る不純物濃度
と寸法とを有する半導体装置の典型例は静電議導型トラ
ンジスタ（ＳＩＴと略称される）であり、ソースから実
効的ゲート（真にゲートとして働らく半導体内の位置）
までの直列抵抗が小さく非常に遠いスイツチング速度を
有するものである。

ドライバ・トランジスタＱもが導適している状態で、前
段のドライバ・トランジスタＱｄ，のゲート電極６２に
正電圧がかけられ該ドライバ・トランジスタＱｄ，が導
適すると、ィンジェクタ・トランジスタＱｉ，から後段
のドライバ・トランジスタＱｄ２のゲートに注入された
キャリア（ホール）が接続線Ｌを介して前段のドライバ
・トランジスタＱｄ，に吸い出される。

その結果、後段のドライバ・トランジスタＱｄ２のゲー
トの電位は該ドライバ・トランジスタＱｄ２が導通しな
いような低い値に引き下げられ該ドライバ・トランジス
タＱｄ２が遮断する。すなわち、各ドライバ・トランジ
スタは、それが導通したときのドレィンーソース間電圧
が当該ドライバ・トランジスタが遮断状態に保持される
に必要なゲート電圧以下となるような内部抵抗を持つよ
うにつくられている。以上の説明から明らかなように、
その注入論理型半導体集積回路装置のドライバ・トラン
ジスタは接合型電界効果トランジスタであるから、バイ
ポーラ・トランジス外こおけるようなキャリア蓄積効果
が起らないため、動作速度を改善することができる。

しかも、ドライバ・トランジスタをバィポーラ・トラン
ジスタで構成した従来の注入論理型半導体集積回路装置
においては、ドライバ・トランジスタのキャリア蓄積効
果の影響を軽減するためにベースおよびェミツタ部分の
厚さ（第２図におけるち，ｔ２）を小さくする必要があ
って製造上困難を伴っていたが、その注入論理型半導体
集積回路装置はそのような製造上の困難はなくまた製造
工程数も減少する。この場合、縦形接合ＦＥＴは、その
ソース及びドレイン間のインピーダンス状態が高インピ
ーダンス状態と低インピーダンス状態との間で切換わる
いわゆるスイツチング動作を行う。１２Ｌ回路装置の動
作速度を向上させるためには、上記のような縦形接合Ｆ
ＥＴのスイツチング速度を増大させなければならない。

ところで、かようなスイツチングの用途に従来使用され
ているある種の縦形接合ＦＥＴは、ゲ−４トｐｎ接合を
介してチャネル領域に少数キャリアを注入するか否かに
より低インピーダンス状態か高インピーダンス状態かに
それぞれ切換え制御されるようになっているので、その
スイツチング速度（特にターンオフ速度）は当然のこと
ながら少数キャリア蓄積効果により制限を受けていた。
この発明の目的は、少数キャリア蓄積効果を低減してス
イツチング動作の高速化をはかった改良された縦形接合
ＦＥＴを提供することにある。この発明の特徴の１つは
、ゲート領域とソース（又はドレィン）領域との間に従
来存在していた比較的高抵抗率の半導体部分を低抵抗率
のものにした点にある。もう少し具体的にいうと、比効
的低抵抗率のゲート領域と比較的低低抗率のソース（又
はドレィン）領域とを半導体ウェハ内部で接触するよう
に形成した点にある。このような特徴にしたがうと、Ｆ
ＥＴの動作特性を大きく変化させることなく少数キャリ
ア蓄積効果を軽減することができる。何故ならば、ゲー
トソース間に従来存在していた高抵抗率の半導体部分は
、比較的高抵抗率のチャネル領域に連続して形成されて
いたものの実質上ＦＥＴの直流特性に殆んど影響を与え
ず、しかも当該部分を低抵抗率のものにすることにより
そこにおける少数キャリアの寿命を短縮することができ
るからである。この発明の実施にあたっては、金などの
ライフタイムキラーをチャネル領域にドープするか又は
チャネル領域に対して電子線などの高エネルギー粒子を
照射して格子欠陥を導入するなどの手段によりチャネル
領域における少数キャリアの寿命を短縮する方法を併用
してもよい。また、上記したこの発明の特徴にしたがえ
ば、ゲート領域に隣接して低抵抗率の領域が配置される
ことになるため、トランジスタ動作に直接的に関係しな
い領域への不要な少数キャリアの注入が抑制され、それ
によって電流利得（ドレィン電流ＩＤとゲート電流ＩＧ
との比ｌｏ／ＩＧ）が増大されるという作用効果もある
。

なお、この発明の目的を達成するためには、ゲート領域
とソース領域（又はドレィン領域）との間に従来存在し
ていた比較的高抵抗率の半導体部分を全体的に低抵抗率
のものにすることは必ずしも必要でなく、少なくとも前
記ゲート領域に隣接する部分において低抵抗率となるよ
うにすればよいことは自明である。

第６図は、この発明による注入論理型半導体集積回路装
置の一部の縦断面図である。

この発明においては、低抵抗率のＮ型半導体ゥェハ１５
１内に、低抵抗率のＰ型半導体層１５３，１５４，１５
５が選択拡散技術により形成される。ついで、イオン。
インプランテーション技術によりＰ型不純物をＮ型半導
体ウェハ１５１の上面から選択的に打ち込み、高抵抗率
のＮ型半導体層１５６，１５７，１５８，１５９，官６
０， 亀６１を形成する。上記Ｐ型半導体層１５３，１
５４，１５５の上面Ｎ型半導体ウェハ１５１の下面、お
よびＮ型半導体ウェハ１５１のＰ型半導体層１５３，亀
５５とＮ型半導体層１５６，１５７？ 亀５８， １５
９，１６０，１６１とによってそれぞれ囲まれた部分１
６２，ｇ６３，１６４，１６５，１６６，１６７の上面
に、電極１６８，１６９，１７０電極１７４，電極ｉ７
１，１７２，１７３，１７５，１７６，１７７が蒸着技
術等によって形成される。なお「 １７８は酸化膜であ
る。上記Ｐ型半導体層１５３「低抵抗率Ｎ型半導体層１
６２，亀６３，１６４高抵抗率Ｎ型半導体層１５６，１
５７，１５８は、それぞれドライバ。

トランジスタＱｄ，としての接合型電界効果トランジス
タのゲート、ドレィン、チャネルとして働く。またＮ型
半導体ウェハ８５１の残りの部分がドライバ。トランジ
スタＱｄ，のソースとなる。上記Ｐ型半導体層１５４、
Ｐ型半導体層翼５５のＰ型半導体層１５４１こ対向する
部分ならびに当該Ｐ型半導体層１５５と１５４との間に
位置するＮ型半導体ウェハ１５１部分は、ィンジヱクタ
＆トランジスタＱｉ，のエミツタ母コレクタならびにべ
−スとして作用する。上記Ｐ型半導体層１５５、低抵抗
率のＮ型半導体層１６５，亀６６，１６７、高抵抗率の
Ｎ型半導体層１５９，１６０，亀６蔓、Ｎ型半導体ウェ
ハ１５１の残り部分は「ドライバ。トランジスタＱｄ２
のゲート、ドレイン「 チャネル、ソースとしてそれぞ
れ作用する。この発明の動作は第４図に示したものと全
く同様であるが、この発明は第４図に示した実施例に比
し製造工程が簡略である。

半導体集積回路の製造における困難な工程の１つである
高精度のマスク合せ工程の数を減らし得る利点がある。
以上の説明から明らかなように、この発明による１２Ｌ
回路装置においては、ドライバＱトランジスタは改良さ
れた縦形接合ＦＥＴで構成されているので、少数キャリ
ア蓄積効果が極めて小さく、装置全体としての動作速度
を大幅に改善することができる。

以上に述べたように、この発明によれば従来技術におけ
る問題点を改善した極めて優れた動作特性を有し、かつ
製造も容易な注入論理型半導体集積回路装置を実現でき
るものであり、その効果は絶大である。

前記各実施例の回路は、種々の論理回路を構成するよう
に使用できる。

ドライバ・トランジスタの複数個のドレィンは互に独立
した複数個の出力となるのでこれらを別々の後段回路に
接続することが可能であり、各ドライバ・トランジスタ
から１ドレィンづつ、複数個のドレィンを第１１図に示
すようにワィアドＧＡＮＤ型に接続すると、第１２図で
示されるような等価論理回路を有する論理回路が形成さ
れる。すなわちＮＯＲ論理が形成される。なお、この発
明は前記各実施例の構成に限定されるものではなく、種
々の変形を許すものである。

例えば「前記各実施例における各半導体層の導電型を全
く逆にするのは勿論許される。更にオーミツクに接触さ
れれば低抵抗層を設けることなくドレインを形成できる
し、又逆に高抵抗層を利用してドレィン電極をショツト
キー接合とし、論理電圧振中を基本動作の許容する範囲
内で小さくし、より一層の高速化を計ることもできる。
又集積化する場合個々の接合型電界効果トランジスタの
ゲート領域のアィソレーションが必要とされれば「別途
、アィソレーション層を設けたり「ィンジェク夕。トラ
ンジスタのェミツ夕領域、を接合型電界効果トランジス
タのゲート領域をとり囲む構造とすることもできる。

【図面の簡単な説明】

第１図は従来の注入論理型半導体集積回路装置の一例を
説明するための電気回路図、第２図は第量図に示される
回路接続の従来の注入論理型半導体集積回路装置の構造
例を示す部分縦断面図〜第３図は既に提案されている注
入論理型半導体集積回路装置の一態様を説明するための
電気回路図「第４図は第３図に示される回路接続を有す
る注入論理型半導体集積回路装置の構造例を示すための
部分縦断面図「第５図は第４図に示される注入論理型半
導体集積回路装置の各電極の平面形状ならびに配置を示
すための図、第６図はこの発明の注入論理型半導体集積
回路装置の構造例を示すための部分縦断面図である。 Ｑｉ，，Ｑｉ２……インジエクタ・トランジスタ、Ｑｄ
，，Ｑｄ２・・・・・・ドライバ・トランジスタ、１
０，５０，１５１…・・・半導体ウェハ。 第１図 第２図 第３図 第４図 第５図 第６図

Claims (1)

1. 【特許請求の範囲】 １ 一主表面を有する半導体ウエハと、前記一主表面に
   形成された比較的低抵抗率の第１の一導電型領域と、こ
   の第１の一導電型領域の側部に隣接して前記一主表面に
   形成された第１の反対導電型領域と、この第１の反対導
   電型領域の前記第１の一導電型領域に隣接する方とは反
   対側の側部に隣接して前記一主表面に形成された比較的
   低抵抗率の第２の一導電型領域と、この第２の一導電型
   領域にはさまれるように前記一主表面に形成された比較
   的高抵抗率の第２の反対導電型領域と、前記第１及び第
   ２の一導電型領域並びに前記第１及び第２の反対導電型
   領域の下方で前記一主表面にほぼ平行して延長するよう
   に前記半導体ウエハの内部に形成された比較的低抵抗率
   の第３の反対導電型領型とをそなえ、前記第１の一導電
   型領域、前記第１の反対導電型領域及び前記第２の一導
   電型領域をそれぞれエミツタ、ベース及びコレクタとす
   るバイポーラ・トランジスタを構成し、前記第２の一導
   電型領域、前記第２の反対導電型領域及び前記第３の反
   対導電型領域をそれぞれゲート、チヤンネル及びソース
   とする接合型電界効果トランジスタであつてゲートから
   チヤンネルへの少数キヤリアの注入に応じてチヤンネル
   導通を制御するものを構成し、前記半導体ウエハの内部
   で前記第１の反対導電型領域と前記第３の反対導電型領
   域とを接続して成る半導体集積回路装置において、 前
   記第２の一導電型領域と前記第３の反対導電型領域とを
   前記半導体ウエハの内部で接触させたことを特徴とする
   半導体集積回路装置。 ２ 特許請求の範囲第１項に記載の半導体集積回路装置
   において、 前記接合型電界効果トランジスタは、ゲー
   ト・ソース間にバイアス電圧を印加しない状態で、ゲー
   トから延びる空乏層がチヤンネルを閉じてソース・ドレ
   イン間が非導通となり、ゲート・ソース間に順バイアス
   電圧を印加した状態でゲートから延びる空乏層が縮みチ
   ヤンネルを開いてソース・ドレイン間が導通となること
   を特徴とする半導体集積回路装置。 ３ 特許請求の範囲第１項に記載の半導体集積回路装置
   において、 前記バイポーラ、トランジスタのエミツタ
   に電源を接続し、前記接合型電界効果トランジスタのゲ
   ートに入力信号源を接続し、前記バイポーラ・トランジ
   スタのベースと前記接合型電界効果トランジスタのソー
   スとを基準電位にし、前記接合型電界効果トランジスタ
   のドレインを出力端子としたことを特徴とする半導体集
   積回路装置。