JPH03254159A - 伝導度変調型ｍｏｓｆｅｔ - Google Patents
伝導度変調型ｍｏｓｆｅｔInfo
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- JPH03254159A JPH03254159A JP5306390A JP5306390A JPH03254159A JP H03254159 A JPH03254159 A JP H03254159A JP 5306390 A JP5306390 A JP 5306390A JP 5306390 A JP5306390 A JP 5306390A JP H03254159 A JPH03254159 A JP H03254159A
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- 238000002347 injection Methods 0.000 abstract description 8
- 239000007924 injection Substances 0.000 abstract description 8
- 239000000969 carrier Substances 0.000 abstract description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
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- Thyristors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、スイッチング速度を向上するための、いわゆ
るアノード・シッートあるいはカソード・シッート構造
を有する伝導度変調型ＭＯＳ Ｆ ＥＴに関する。
るアノード・シッートあるいはカソード・シッート構造
を有する伝導度変調型ＭＯＳ Ｆ ＥＴに関する。
伝導度変調型ＭＯ３ＦＥＴは、バイポーラトランジスタ
のベース電流をＭＯＳＦＥＴにより供給することによっ
て電圧駆動を可能にしたもので、絶縁ゲート型バイポー
ラトランジスタとも呼ばれるので以下、Ｉ ＧＢＴと略
記する。第２図は従来のｎチャネルＩ ＧＢＴの構造を
示す、この構造は、ｐ′″層６となるｐ型シリコン基板
上にｎ０層５ｎ−層４を順次エピタキシャル成長させ、
ｎ−層４表面部にｐウェル２、その表面部にｎ型ソース
領域３を形成し、ソース領域３の間の表面上に図示しな
いゲート絶縁膜を介してゲート端子Ｇに接続されるゲー
ト電極ｌを通常のたて型ＭＯ３ＦＥＴの製造プロセスと
同様にして設ける。そして、ｐウェル２内のｐ“層２１
とソース領域３にエミッタ端子Ｅに接続される工５ ＋
７タ電極７、ｐ” 層６にコレクタ端子Ｃに接続される
コレクタ電極８を接触させることにより作成される。
のベース電流をＭＯＳＦＥＴにより供給することによっ
て電圧駆動を可能にしたもので、絶縁ゲート型バイポー
ラトランジスタとも呼ばれるので以下、Ｉ ＧＢＴと略
記する。第２図は従来のｎチャネルＩ ＧＢＴの構造を
示す、この構造は、ｐ′″層６となるｐ型シリコン基板
上にｎ０層５ｎ−層４を順次エピタキシャル成長させ、
ｎ−層４表面部にｐウェル２、その表面部にｎ型ソース
領域３を形成し、ソース領域３の間の表面上に図示しな
いゲート絶縁膜を介してゲート端子Ｇに接続されるゲー
ト電極ｌを通常のたて型ＭＯ３ＦＥＴの製造プロセスと
同様にして設ける。そして、ｐウェル２内のｐ“層２１
とソース領域３にエミッタ端子Ｅに接続される工５ ＋
７タ電極７、ｐ” 層６にコレクタ端子Ｃに接続される
コレクタ電極８を接触させることにより作成される。
このＩ ＧＢＴの動作は、まずゲート電極ｌに正のゲー
ト電圧を印加し、ゲート電極直下のｐウェル２の表面を
反転させ、チャネルを形成する。エミンタ電極７を接地
し、コレクタ電極８に正の電圧を印加すると、ソース領
域３から電子がチャネルを逼ってｎ−層４に流れ込む、
またｐ°層からｎ゛層６＋ ｎ−層４に注入される少
数キャリアの正孔により、ｎ−層４に伝導度変調が銹起
される。
ト電圧を印加し、ゲート電極直下のｐウェル２の表面を
反転させ、チャネルを形成する。エミンタ電極７を接地
し、コレクタ電極８に正の電圧を印加すると、ソース領
域３から電子がチャネルを逼ってｎ−層４に流れ込む、
またｐ°層からｎ゛層６＋ ｎ−層４に注入される少
数キャリアの正孔により、ｎ−層４に伝導度変調が銹起
される。
この伝導度変調により、ｎ−層４が低抵抗となるため、
高耐圧素子にもかかわらず、コレクタ、工ξツタ間飽和
電圧ｖ０゜、１を低くすることができる０例えば耐圧１
２００Ｖ、 コレクタ電流密度４６Ａ／−のときに３
ｖの■□（１，） が得られる。
高耐圧素子にもかかわらず、コレクタ、工ξツタ間飽和
電圧ｖ０゜、１を低くすることができる０例えば耐圧１
２００Ｖ、 コレクタ電流密度４６Ａ／−のときに３
ｖの■□（１，） が得られる。
しかし、第２図に示す構造のＩＧＢＴでは、ターンオフ
時にｎ−層に入った電子が正孔の注入により消滅するま
で、コレクタ電流が流れるのでスイッチング時間が長く
なるという欠点がある。ライフタイムキラーを導入し、
高速スイッチングと低飽和電圧の双方を再現性よく達成
することは、製造プロセス上の制御が難しく、歩留の低
下をまねく、また、高耐圧を達成するために、ｎ−層４
を１００−と厚く積まなければならないのでコストアッ
プとなるという欠点がある。
時にｎ−層に入った電子が正孔の注入により消滅するま
で、コレクタ電流が流れるのでスイッチング時間が長く
なるという欠点がある。ライフタイムキラーを導入し、
高速スイッチングと低飽和電圧の双方を再現性よく達成
することは、製造プロセス上の制御が難しく、歩留の低
下をまねく、また、高耐圧を達成するために、ｎ−層４
を１００−と厚く積まなければならないのでコストアッ
プとなるという欠点がある。
この対策として、スイッチング特性と飽和電圧の関係を
再現性よくし、かつコストダウンを図るために、第３図
に示すような構造をもつ、いわゆるアノード・シッート
型のＩ ＧＢＴがある。このＩ ＧＢＴの製造には、厚
さ２００−程度のｎ−基板を用いることができるので安
価にできる。そして、通常のＭＯ３ＦＥＴ製造工程のほ
かに、コレクタ電極８の設けられる側にｎ゛層５ｐ゛層
６板面方向に隣接するよう、反転マスクを用いてのイオ
ン注入とアニールにより形成する。この製造工程はライ
フタイムキラー導入に比して安定であり、工程増による
コストアップはわずかである。この構造では、ｐ°層６
とｎ−層４が接するため、正孔の注入効率は高いので、
低飽和電圧が確保でき、また、ターンオフ時には、ｎ−
層４中の電子がｎ゛層５遣ってすばやくコレクタ電極８
へ引き出されるので高速スイッチングが期待される。ｐ
チャネルＩ ＧＢＴにおいても同様な構造によってカソ
ード・シッート型にすることにより、同様な効果が期待
できる。
再現性よくし、かつコストダウンを図るために、第３図
に示すような構造をもつ、いわゆるアノード・シッート
型のＩ ＧＢＴがある。このＩ ＧＢＴの製造には、厚
さ２００−程度のｎ−基板を用いることができるので安
価にできる。そして、通常のＭＯ３ＦＥＴ製造工程のほ
かに、コレクタ電極８の設けられる側にｎ゛層５ｐ゛層
６板面方向に隣接するよう、反転マスクを用いてのイオ
ン注入とアニールにより形成する。この製造工程はライ
フタイムキラー導入に比して安定であり、工程増による
コストアップはわずかである。この構造では、ｐ°層６
とｎ−層４が接するため、正孔の注入効率は高いので、
低飽和電圧が確保でき、また、ターンオフ時には、ｎ−
層４中の電子がｎ゛層５遣ってすばやくコレクタ電極８
へ引き出されるので高速スイッチングが期待される。ｐ
チャネルＩ ＧＢＴにおいても同様な構造によってカソ
ード・シッート型にすることにより、同様な効果が期待
できる。
上記のようなアノード・シッート型のＩ ＧＢＴの飽和
電圧■。（１，）および１２５℃におけるターンオフ時
間のアノード・シッート率依存性を第４第５図に示す、
アノード・シッート率はｎ′″層５の面積のコレクタ電
極８の全接触面積に対する割合である。すなわち、第２
図に示したＩ ＧＢＴではアノードシ四−ト率０、ｐ゛
層６ないたで型ＭＯＳ Ｆ ＥＴではアノード・シッー
ト率１００％である。第４．第５図かられかるように、
アノード・シッート型Ｉ ＧＢＴでは飽和電圧が電力素
子の評価の基準となる３ｖの場合にターンオフ時間が２
．１ μｓｅｃとまだ遅いという欠点がある。
電圧■。（１，）および１２５℃におけるターンオフ時
間のアノード・シッート率依存性を第４第５図に示す、
アノード・シッート率はｎ′″層５の面積のコレクタ電
極８の全接触面積に対する割合である。すなわち、第２
図に示したＩ ＧＢＴではアノードシ四−ト率０、ｐ゛
層６ないたで型ＭＯＳ Ｆ ＥＴではアノード・シッー
ト率１００％である。第４．第５図かられかるように、
アノード・シッート型Ｉ ＧＢＴでは飽和電圧が電力素
子の評価の基準となる３ｖの場合にターンオフ時間が２
．１ μｓｅｃとまだ遅いという欠点がある。
本発明の目的は、この欠点を除き、低い飽和電圧でター
ンオフ時間を短くしたＩＧＢＴを提供することにある。
ンオフ時間を短くしたＩＧＢＴを提供することにある。
上記の目的を達成するために、低不純物濃度で第一導電
型の第一領域、その第一領域の表面部に選択的に形成さ
れた第二導電型の第二領域、その第二領域の表面部に選
択的に形成された第一導電型の第三領域、第二領域の第
一領域および第三領域にはさまれた表面領域上にゲート
絶縁膜を介して設けられたゲート電極、第二領域および
第三領域に共通に接触するエミッタ電極ならびに第一領
域の他側に隣接するそれぞれ複数の第一導電型および第
二導電型で高不純物濃度の第四、第五領域に共通に接触
するコレクタ電極を備えたＩＧＢＴにおいて、一部の第
五領域の面積が他の第五領域の面積に比して大きくされ
たものとする。
型の第一領域、その第一領域の表面部に選択的に形成さ
れた第二導電型の第二領域、その第二領域の表面部に選
択的に形成された第一導電型の第三領域、第二領域の第
一領域および第三領域にはさまれた表面領域上にゲート
絶縁膜を介して設けられたゲート電極、第二領域および
第三領域に共通に接触するエミッタ電極ならびに第一領
域の他側に隣接するそれぞれ複数の第一導電型および第
二導電型で高不純物濃度の第四、第五領域に共通に接触
するコレクタ電極を備えたＩＧＢＴにおいて、一部の第
五領域の面積が他の第五領域の面積に比して大きくされ
たものとする。
オン時に第一領域、第二領域、第三領域およびゲート電
極によって構成されるＭＯ３構造によって第一導電型の
第一領域に供給される多数キャリアの電流は、一部広く
した第二導電型の第五領域に沿って低不純物濃度の第一
領域から第一導電型高不純物濃度の第四領域へ流れるの
で、第五領域と第一領域の間に電位差が生し、それによ
り第五領域から第一領域への第一領域の少数キャリアの
注入効率が高められる。従って、短いターンオフ時間を
得るためアノード・ショート率を高くしても、従来のア
ノード・シタートあるいはカソード・シッート構造より
低い飽和電圧を達成することができる。
極によって構成されるＭＯ３構造によって第一導電型の
第一領域に供給される多数キャリアの電流は、一部広く
した第二導電型の第五領域に沿って低不純物濃度の第一
領域から第一導電型高不純物濃度の第四領域へ流れるの
で、第五領域と第一領域の間に電位差が生し、それによ
り第五領域から第一領域への第一領域の少数キャリアの
注入効率が高められる。従って、短いターンオフ時間を
得るためアノード・ショート率を高くしても、従来のア
ノード・シタートあるいはカソード・シッート構造より
低い飽和電圧を達成することができる。
これを図を用いてｎチャネルＩＧＥＴについて説明する
。第６図はｐ゛層６交互に同じ幅で条状に形成されたア
ノード・シーット率５０％のＩＧＢＴのコレクタ電極側
を示す、第７図はコレクタ電極８と接触する条状のｐ゛
層が一部は第６図のｐ°層６より幅の広いｐ′″層６層
上１て、他は幅の狭いｐ゛層６２として形成され、全体
としてアノード・ショート率を５０％とした本発明に基
づ＜ＩＧＢＴのコレクタ電極側を示す、いずれの場合も
、ｎ−層４内の電子電流ｌＯには、ｎ゛層５通ってコレ
クタ電極８に流れるものと、ｐ゛層６．６１．６２から
注入される正孔電流１１と再結合するものがある。第６
図の場合は、９０層６の面方向に沿って流れる電子電流
ｌＯの移動距離が短いため、十分な伝導度変調を起こす
に足る正孔を注入させるようなｐ”−ｎ−間の電位差が
生しないので、第４図に示したように飽和電圧が上昇し
てしまう、しかるに、第７図の場合は、ｐ′″層６層上
１って流れる電子電流１０の移動距離が長くなるので、
ｐ・層６１とｎ−層４の間に十分な電位差が生し、伝導
度変調が効果的に働く、他の９３層６２の領域は幅が狭
くなるが、正孔の注入はわずかな電位差の相違で指数函
数的に変化するので、全体的には正孔の注入が増加する
。この効果は数値針軍によっても確認できた。これによ
り、アノード・ショート率を下げなくても、すなわち、
第５図に示すようにターンオフ時間を長くしなくても、
飽和電圧を低くすることができる。
。第６図はｐ゛層６交互に同じ幅で条状に形成されたア
ノード・シーット率５０％のＩＧＢＴのコレクタ電極側
を示す、第７図はコレクタ電極８と接触する条状のｐ゛
層が一部は第６図のｐ°層６より幅の広いｐ′″層６層
上１て、他は幅の狭いｐ゛層６２として形成され、全体
としてアノード・ショート率を５０％とした本発明に基
づ＜ＩＧＢＴのコレクタ電極側を示す、いずれの場合も
、ｎ−層４内の電子電流ｌＯには、ｎ゛層５通ってコレ
クタ電極８に流れるものと、ｐ゛層６．６１．６２から
注入される正孔電流１１と再結合するものがある。第６
図の場合は、９０層６の面方向に沿って流れる電子電流
ｌＯの移動距離が短いため、十分な伝導度変調を起こす
に足る正孔を注入させるようなｐ”−ｎ−間の電位差が
生しないので、第４図に示したように飽和電圧が上昇し
てしまう、しかるに、第７図の場合は、ｐ′″層６層上
１って流れる電子電流１０の移動距離が長くなるので、
ｐ・層６１とｎ−層４の間に十分な電位差が生し、伝導
度変調が効果的に働く、他の９３層６２の領域は幅が狭
くなるが、正孔の注入はわずかな電位差の相違で指数函
数的に変化するので、全体的には正孔の注入が増加する
。この効果は数値針軍によっても確認できた。これによ
り、アノード・ショート率を下げなくても、すなわち、
第５図に示すようにターンオフ時間を長くしなくても、
飽和電圧を低くすることができる。
第１図は、本発明の一実施例のＩ ＧＥＴの断面構造を
示し、第２．第３．第６．第７図と共道の部分には同一
の符号が付されている。このＩＧＢＴのエミンタ電極、
ゲート電極側の構造は第３図と同様でｎ−層４ （第一
領域）の−例にｐウェル２ （第二領域）が形成され、
ｐウェル２の表面部にｎソース領域３ （第三領域）お
よびｐ・コンタクト層２１が形成されている。ｐ４層２
１およびソース領域３にはエミッタ電極７が接触し、二
つのソース領域３にはさまれた部分の表面上には、図示
しないゲート絶縁膜を介してゲート電極１が設けられて
いる。ｎ−層４の他側には条状のｐ°層（第五領域）と
ｎ°層 （第四領域）が交互に設けられ、それにコレク
タ電極が接触するアノード・シッート構造を有するが、
ｐ゛層には幅の広いｐ。
示し、第２．第３．第６．第７図と共道の部分には同一
の符号が付されている。このＩＧＢＴのエミンタ電極、
ゲート電極側の構造は第３図と同様でｎ−層４ （第一
領域）の−例にｐウェル２ （第二領域）が形成され、
ｐウェル２の表面部にｎソース領域３ （第三領域）お
よびｐ・コンタクト層２１が形成されている。ｐ４層２
１およびソース領域３にはエミッタ電極７が接触し、二
つのソース領域３にはさまれた部分の表面上には、図示
しないゲート絶縁膜を介してゲート電極１が設けられて
いる。ｎ−層４の他側には条状のｐ°層（第五領域）と
ｎ°層 （第四領域）が交互に設けられ、それにコレク
タ電極が接触するアノード・シッート構造を有するが、
ｐ゛層には幅の広いｐ。
層６１と幅の狭いｐ°層６２がある。ｐ゛層６１の位置
およびその幅については、上面のＭＯ３構造のパターン
との整合性を取らなければならないのは当然であり、い
ろいろな場合が考えられる０図に示した実施例ではアノ
ード・ショート率５０％において、ｐ゛層６１はゲート
電極ｌの中央の直下に位置し、その幅は３３ｎである。
およびその幅については、上面のＭＯ３構造のパターン
との整合性を取らなければならないのは当然であり、い
ろいろな場合が考えられる０図に示した実施例ではアノ
ード・ショート率５０％において、ｐ゛層６１はゲート
電極ｌの中央の直下に位置し、その幅は３３ｎである。
ｐ゛層６１の幅は１５７１１１で、６．２５μの幅のｎ
０層５をはさんで設けられている。
０層５をはさんで設けられている。
このようなコレクタ電極側の構造を形成する工程は第３
図の場合と同様であり、ｎ゛層５ｐ°層６１．６２を形
成するためのマスクパターンを変更するだけである。こ
れによって、ｐ゛層６１とｎ−層４の間に伝導度変調が
十分に起こり得る電位差約０．７■を発生させることが
できた。この結果、定格１２００Ｖ 、 ２５Ａ （７
）７ ／−ド・シッート型Ｉ ＧＢＴにおいて、アノー
ド・ショート率を５０％にして、ターンオフ時間１．５
μｓｅｃで飽和電圧Ｖ ｅｌ ｌ□１）を従来のアノー
ド・シッート構造の３．７■から３Ｖに低くすることが
できた。
図の場合と同様であり、ｎ゛層５ｐ°層６１．６２を形
成するためのマスクパターンを変更するだけである。こ
れによって、ｐ゛層６１とｎ−層４の間に伝導度変調が
十分に起こり得る電位差約０．７■を発生させることが
できた。この結果、定格１２００Ｖ 、 ２５Ａ （７
）７ ／−ド・シッート型Ｉ ＧＢＴにおいて、アノー
ド・ショート率を５０％にして、ターンオフ時間１．５
μｓｅｃで飽和電圧Ｖ ｅｌ ｌ□１）を従来のアノー
ド・シッート構造の３．７■から３Ｖに低くすることが
できた。
同様なカソード・シッート構造をとることにより、ｐチ
ャネルＩＧＥＴでも短いターンオフ時間で低い飽和電圧
を実現することができる。
ャネルＩＧＥＴでも短いターンオフ時間で低い飽和電圧
を実現することができる。
本発明によれば、ライフタイムキラー導入に比して安定
した製造工程でスイッチング時間を短くできるアノード
・シ雪−トまたはカソード・シ雪−ト構造で、内部の低
抵抗層と異なる導電型の接触層の一部の幅を拡げるだけ
で、低抵抗層への少数キャリアの注入効率を高め、伝導
度変調が十分に起こり得るようにすることができ、ショ
ート率を高めてターンオフ時間を短くしても、低いオン
電圧をもつＩ ＧＢＴを得ることができた。
した製造工程でスイッチング時間を短くできるアノード
・シ雪−トまたはカソード・シ雪−ト構造で、内部の低
抵抗層と異なる導電型の接触層の一部の幅を拡げるだけ
で、低抵抗層への少数キャリアの注入効率を高め、伝導
度変調が十分に起こり得るようにすることができ、ショ
ート率を高めてターンオフ時間を短くしても、低いオン
電圧をもつＩ ＧＢＴを得ることができた。
第１図は本発明の一実施例のＩＧＢＴの断面図、第２図
は従来のｒ ＧＢＴの断面図、第３回は従来のアノード
・シ茸−ト型ＩＧＢＴの断面図、第４図は飽和電圧とア
ノード・ショート率の関係線図、第５図はターンオフ時
間とアノード・ショート率の関係線図、第６図は従来の
アノード・シッート型ＩＧＢＴのキャリアの流れを示す
断面図、第７図は本発明によるアノード・シッート型Ｉ
ＧＢＴのキャリアの流れを示す断面図である。 ｌ：ゲート電極、２：ｐウェル、３：ｎソース領域、４
：ｎ−層、５：ｎ°層、６ｔ、ｓ２：ｐ”層、７：エミ
ッタ電極、８：コレクタ電極。
は従来のｒ ＧＢＴの断面図、第３回は従来のアノード
・シ茸−ト型ＩＧＢＴの断面図、第４図は飽和電圧とア
ノード・ショート率の関係線図、第５図はターンオフ時
間とアノード・ショート率の関係線図、第６図は従来の
アノード・シッート型ＩＧＢＴのキャリアの流れを示す
断面図、第７図は本発明によるアノード・シッート型Ｉ
ＧＢＴのキャリアの流れを示す断面図である。 ｌ：ゲート電極、２：ｐウェル、３：ｎソース領域、４
：ｎ−層、５：ｎ°層、６ｔ、ｓ２：ｐ”層、７：エミ
ッタ電極、８：コレクタ電極。
Claims (1)
- １）低不純物濃度で第一導電型の第一領域、その第一領
域の一側の表面部に選択的に形成された第二導電型の第
二領域、その第二領域の表面部に選択的に形成された第
三領域、第二領域の第一領域および第三領域にはさまれ
た表面領域上にゲート絶縁膜を介して設けられたゲート
電極、第二領域および第三領域に共通に接触するエミッ
タ電極ならびに第一領域の他側に隣接するそれぞれ複数
の第一導電型および第二導電型で高不純物濃度の第四、
第五領域に共通に接触するコレクタ電極を備えたものに
おいて、一部の第五領域の面積が他の第五領域の面積に
比して大きくされたことを特徴とする伝導度変調型ＭＯ
ＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2053063A JP2864629B2 (ja) | 1990-03-05 | 1990-03-05 | 伝導度変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2053063A JP2864629B2 (ja) | 1990-03-05 | 1990-03-05 | 伝導度変調型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03254159A true JPH03254159A (ja) | 1991-11-13 |
| JP2864629B2 JP2864629B2 (ja) | 1999-03-03 |
Family
ID=12932381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2053063A Expired - Lifetime JP2864629B2 (ja) | 1990-03-05 | 1990-03-05 | 伝導度変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2864629B2 (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005057235A (ja) * | 2003-07-24 | 2005-03-03 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ及びその製造方法、並びに、インバータ回路 |
| DE102005019178A1 (de) * | 2005-04-25 | 2006-11-02 | Infineon Technologies Ag | Halbleiterbauelement, insbesondere rückwärts leitender IGBT |
| JP2009246050A (ja) * | 2008-03-28 | 2009-10-22 | Shindengen Electric Mfg Co Ltd | Ｉｇｂｔの製造方法 |
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