JPH0414264A - 伝導度変調型ｍｏｓｆｅｔ - Google Patents
伝導度変調型ｍｏｓｆｅｔInfo
- Publication number
- JPH0414264A JPH0414264A JP11718690A JP11718690A JPH0414264A JP H0414264 A JPH0414264 A JP H0414264A JP 11718690 A JP11718690 A JP 11718690A JP 11718690 A JP11718690 A JP 11718690A JP H0414264 A JPH0414264 A JP H0414264A
- Authority
- JP
- Japan
- Prior art keywords
- region
- layers
- layer
- anode
- short
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000012535 impurity Substances 0.000 claims abstract description 7
- 238000005468 ion implantation Methods 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 3
- 238000009792 diffusion process Methods 0.000 abstract 2
- 238000004519 manufacturing process Methods 0.000 description 6
- 239000000969 carrier Substances 0.000 description 5
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、スイッチング速度を向上するための、いわゆ
るアノード・ショートあるいはカソード・ショート構造
を有する伝導度変調型ＭＯ５ＦＥＴに関する。
るアノード・ショートあるいはカソード・ショート構造
を有する伝導度変調型ＭＯ５ＦＥＴに関する。
伝導度変調型ＭＯ３ＦＥＴは、バイポーラトランジスタ
のベースｆ流をＭＯＳＦＥＴにより供給することによっ
て電圧駆動を可能にしたもので、ｗＡ録ゲート型バイポ
ーラトランジスタとも呼ばれるので以下、Ｉ ＧＢＴと
略記する。第２図は従来のｎチャフルＩＧＢＴの構造を
示す。この構造は、ｐ゛層６なるｐ型シリコン基板上に
ｎ゛層５ｎ−層４を順次エピタキシャル成長させ、ｎ−
層４表面部シこｐウェル２、その表面部にｎ型ソース領
域３を形成し、ソース領域３の間の表面上に図示しない
ゲート絶縁膜を介してゲート端子Ｇに接続されるゲート
電極ｌを通常のたで型ＭＯ３ＦＥＴの製造プロセスと同
様にして設ける。そ巳て、ｐウェル２内のｐ゛層２１と
ソース領域３にエミッタ端子Ｅに接続されるエミッタ電
極７、ｐ゛層６コレクタ端子Ｃに接続されるコレクタ電
８ｉ８を接触させることにより作成される。
のベースｆ流をＭＯＳＦＥＴにより供給することによっ
て電圧駆動を可能にしたもので、ｗＡ録ゲート型バイポ
ーラトランジスタとも呼ばれるので以下、Ｉ ＧＢＴと
略記する。第２図は従来のｎチャフルＩＧＢＴの構造を
示す。この構造は、ｐ゛層６なるｐ型シリコン基板上に
ｎ゛層５ｎ−層４を順次エピタキシャル成長させ、ｎ−
層４表面部シこｐウェル２、その表面部にｎ型ソース領
域３を形成し、ソース領域３の間の表面上に図示しない
ゲート絶縁膜を介してゲート端子Ｇに接続されるゲート
電極ｌを通常のたで型ＭＯ３ＦＥＴの製造プロセスと同
様にして設ける。そ巳て、ｐウェル２内のｐ゛層２１と
ソース領域３にエミッタ端子Ｅに接続されるエミッタ電
極７、ｐ゛層６コレクタ端子Ｃに接続されるコレクタ電
８ｉ８を接触させることにより作成される。
このＩＧＢＴの動作−よ、まずゲート１臘１に正のゲー
ト電圧を印加し、ゲートを極直下のｐウェル２の表面を
反転させ、チセネルを形成する。エミッタ電極７を接地
し、コレクタ電極８に正の電ｎ゛層ジ、ｎ−層４に注入
される少数キャリアの正孔により、ｎ−層４に伝導度変
調が誘起される。
ト電圧を印加し、ゲートを極直下のｐウェル２の表面を
反転させ、チセネルを形成する。エミッタ電極７を接地
し、コレクタ電極８に正の電ｎ゛層ジ、ｎ−層４に注入
される少数キャリアの正孔により、ｎ−層４に伝導度変
調が誘起される。
この伝導度変調により、ｎ−層４が低抵抗となるため、
高耐圧素子にもかかわらず、コレクタ、エミッタ間飽和
電圧Ｖ ＣＥ １ａｔｌ を低くすることができる。例
えば耐圧１２００ ｖ 、コレクタ電流密度４６Ａ／−
のときに３ｖのＶ ＣＥ （＊ ａＬｌ が得られる。
高耐圧素子にもかかわらず、コレクタ、エミッタ間飽和
電圧Ｖ ＣＥ １ａｔｌ を低くすることができる。例
えば耐圧１２００ ｖ 、コレクタ電流密度４６Ａ／−
のときに３ｖのＶ ＣＥ （＊ ａＬｌ が得られる。
しかし、第２図に示す構造のＩ ＧＢＴでは、ターンオ
フ時にｎ−層に入った電子が正孔の注入により消滅する
まで、コレクタを流が流れるのでスイッチング時間が長
くなるという欠点がある。ライフタイムキラーを導入し
、高速スイッチングと低飽和電圧の双方を再現性よく達
成することは、製造プロセス上の割面が難じく、歩留の
低下をまねく、また、高耐圧を達成するために、ｎ−層
４を１００μと厚く積まなければならないのでコストア
ップとなるという欠点がある。
フ時にｎ−層に入った電子が正孔の注入により消滅する
まで、コレクタを流が流れるのでスイッチング時間が長
くなるという欠点がある。ライフタイムキラーを導入し
、高速スイッチングと低飽和電圧の双方を再現性よく達
成することは、製造プロセス上の割面が難じく、歩留の
低下をまねく、また、高耐圧を達成するために、ｎ−層
４を１００μと厚く積まなければならないのでコストア
ップとなるという欠点がある。
この対策として、スイッチング特性と飽和電圧の関係を
再現性よくし、かつコストダウンを図るために、第３図
に示すような構造をもつ、いわゆるアノード・ショート
型のＩＧＢＴがある。このＴ ＧＢＴの製造には、厚さ
２００−程度の■一基板を用いることができるので安価
にできる６そして、ｉ！常（７）ＭＯ３ＦＥＴ製造工程
のほかに、コレクタ電極８の設けられる側にｎ″層５ｐ
°層６が板面方向Ｉ、：ｒａ接するよう、反転マスクを
用いてのイオン注入とアニールにより形成する。この製
造工程はライフタイムキラー導入に比して安定であり、
工程増によるコストアンプはわずかである。この構造で
は、ｐ゛層６ｎ−層４が接するため、正孔の注入効率は
高いので、低飽和電圧が確保でき、また、ターンオフ時
には、ｎ−層４中の電子が０層５を遣ってすばやくコレ
クタ電８ｉ８へ引き出されるので高速スイッチングが期
待される。ｐチャネルＩＧＢＴにおいても同様なＩ！に
よってカソード・ノヨーＩ・型にすることにより、同様
な効果が′ｉＡ待できる。
再現性よくし、かつコストダウンを図るために、第３図
に示すような構造をもつ、いわゆるアノード・ショート
型のＩＧＢＴがある。このＴ ＧＢＴの製造には、厚さ
２００−程度の■一基板を用いることができるので安価
にできる６そして、ｉ！常（７）ＭＯ３ＦＥＴ製造工程
のほかに、コレクタ電極８の設けられる側にｎ″層５ｐ
°層６が板面方向Ｉ、：ｒａ接するよう、反転マスクを
用いてのイオン注入とアニールにより形成する。この製
造工程はライフタイムキラー導入に比して安定であり、
工程増によるコストアンプはわずかである。この構造で
は、ｐ゛層６ｎ−層４が接するため、正孔の注入効率は
高いので、低飽和電圧が確保でき、また、ターンオフ時
には、ｎ−層４中の電子が０層５を遣ってすばやくコレ
クタ電８ｉ８へ引き出されるので高速スイッチングが期
待される。ｐチャネルＩＧＢＴにおいても同様なＩ！に
よってカソード・ノヨーＩ・型にすることにより、同様
な効果が′ｉＡ待できる。
（発明が解決じようとする課題〕
上記のような７ノード・ショート型のＩＧＢＴの抱相電
圧ＶＣ１（＊ａ。および１２５℃におけるターンオフ時
間のアノード・ショート率依存性を第４第５図に示す。
圧ＶＣ１（＊ａ。および１２５℃におけるターンオフ時
間のアノード・ショート率依存性を第４第５図に示す。
アノード・ショート率はｎ゛層５面積のコレクタ１ｔｉ
ａの全接触面積に対する割合である。すなわち、第２図
に示したｒＧＢＴではアノードショート率ｏ、ｐ”層６
のないだて型Ｍ ＯＳ Ｆ Ｅ Ｔではアノード・ンヨ
ート率１００％である。第４．第５間に示される関係は
再現性良く得られるが、第４．第５図かられかるように
、アノード・ショート型ｊ Ｇ Ｂ Ｔでは飽和電圧が
電力素子の評価の基準となる３■の場合にターンオフ時
間が２．１ μｓｅｃとまだ遅いという欠点がある。
ａの全接触面積に対する割合である。すなわち、第２図
に示したｒＧＢＴではアノードショート率ｏ、ｐ”層６
のないだて型Ｍ ＯＳ Ｆ Ｅ Ｔではアノード・ンヨ
ート率１００％である。第４．第５間に示される関係は
再現性良く得られるが、第４．第５図かられかるように
、アノード・ショート型ｊ Ｇ Ｂ Ｔでは飽和電圧が
電力素子の評価の基準となる３■の場合にターンオフ時
間が２．１ μｓｅｃとまだ遅いという欠点がある。
本発明の目的は、この欠点を除き、低い飽和電圧でター
ンオフ時間を短くしたＩ ＧＢＴを提供することにある
。
ンオフ時間を短くしたＩ ＧＢＴを提供することにある
。
（４１題を解決するための手段〕
上記の目的をｓｅ、するために、本発明は、低不純物・
贋度で第〜″Ｘ電型の第一領域、その第一領域の表面部
に選択的に形成された第二導電型の第三領域、その第三
領域の表面部に選択的に形成された第一導電型の第三領
域、第二領域の第一領域および第三Ｎ誠にはさまれた表
面領域上にゲート絶縁膜を介して設けられスニゲート電
極、第二領域および第三領域に共通に接触するエミッタ
電極ならびに第一領域の他側に隣接するそれぞれ複数の
第一導電型および第二導電型で高不純物濃度の第四第五
領域に共通に接触するコレクタ電極を備えたＩ ＧＢＴ
において、第五領域の深さが第四領域の深さより深くさ
れたものとする。
贋度で第〜″Ｘ電型の第一領域、その第一領域の表面部
に選択的に形成された第二導電型の第三領域、その第三
領域の表面部に選択的に形成された第一導電型の第三領
域、第二領域の第一領域および第三Ｎ誠にはさまれた表
面領域上にゲート絶縁膜を介して設けられスニゲート電
極、第二領域および第三領域に共通に接触するエミッタ
電極ならびに第一領域の他側に隣接するそれぞれ複数の
第一導電型および第二導電型で高不純物濃度の第四第五
領域に共通に接触するコレクタ電極を備えたＩ ＧＢＴ
において、第五領域の深さが第四領域の深さより深くさ
れたものとする。
〔作用Ｃ
オン時に第一領域、第二領域、第三領域およびゲート電
極によって構成されるＭＯ５構造によって第一導電型の
第一領域に供給される多数キャリアのｔ流は、深い第二
導電型の第五領域に沿って第一導電型で低不純物濃度の
第−領域から高不純物濃度の第四領域へ流れるので、第
五領域と第一領域の間に電位差が生し、それにより第五
領域から第一領域への第一領域の少数キャリアの注入効
率が高められる。従って、短いターンオフ時間を得るた
めアノード・ショート率を高くしても、従来のアノード
・ショートあるいはカソード・ショート構造より低い飽
和電圧を達成することができる。
極によって構成されるＭＯ５構造によって第一導電型の
第一領域に供給される多数キャリアのｔ流は、深い第二
導電型の第五領域に沿って第一導電型で低不純物濃度の
第−領域から高不純物濃度の第四領域へ流れるので、第
五領域と第一領域の間に電位差が生し、それにより第五
領域から第一領域への第一領域の少数キャリアの注入効
率が高められる。従って、短いターンオフ時間を得るた
めアノード・ショート率を高くしても、従来のアノード
・ショートあるいはカソード・ショート構造より低い飽
和電圧を達成することができる。
これを図を用いてｎチャ享ルＩＧ、ＢＴについて説明す
る。第６図はｐ゛層６交互に同じ幅と同じ深さで条状に
形成されたアノード・シーヨト率５０％のＩ ＧＢＴの
コレクタ電８ｉ側を示す。第７図はコレクタｉ！８ｉ８
と接触する条状のｐ゛層６ｎ゛層５り深い層として形成
され、アノード・ショート率は５０％である本発明に基
づ（ＩＧＢＴのコレクタ電極側を示す。いずれの場合も
、ｎ−層４内の電子電流１０には、ｎ゛層５遣ってコレ
クタ電極８に流れるものと、ｐ゛層６ろ注入される正孔
電流１１と再結合するものがある。第６図の場合は、ｐ
″眉６面方向に沿って流れる電子電流ｌＯの移動距離が
短いため、十分な伝導度変調を起こすに足る正孔を注入
させるようなｐ”−ｎ−間の電位差が生しないので、第
４図に示したように飽和電圧が上昇してしまう。巳かる
；こ、第７図の場合は、深いｐ゛層６沿って流れる電子
を流１０の移動距離が長くなるので、ｐ゛層６ｎ−層４
の間に十分な電位差が生し、伝導度変調が効果的に働く
。アノード・ショート率は変らないのでターンオフ時間
は第６図の場合と変らない。これにより、アノード・シ
ョート率を下げなくても、すなわち、第５図に示すよう
にターンオフ時間を長くしなくても、飽和電圧を低くす
ることができる。
る。第６図はｐ゛層６交互に同じ幅と同じ深さで条状に
形成されたアノード・シーヨト率５０％のＩ ＧＢＴの
コレクタ電８ｉ側を示す。第７図はコレクタｉ！８ｉ８
と接触する条状のｐ゛層６ｎ゛層５り深い層として形成
され、アノード・ショート率は５０％である本発明に基
づ（ＩＧＢＴのコレクタ電極側を示す。いずれの場合も
、ｎ−層４内の電子電流１０には、ｎ゛層５遣ってコレ
クタ電極８に流れるものと、ｐ゛層６ろ注入される正孔
電流１１と再結合するものがある。第６図の場合は、ｐ
″眉６面方向に沿って流れる電子電流ｌＯの移動距離が
短いため、十分な伝導度変調を起こすに足る正孔を注入
させるようなｐ”−ｎ−間の電位差が生しないので、第
４図に示したように飽和電圧が上昇してしまう。巳かる
；こ、第７図の場合は、深いｐ゛層６沿って流れる電子
を流１０の移動距離が長くなるので、ｐ゛層６ｎ−層４
の間に十分な電位差が生し、伝導度変調が効果的に働く
。アノード・ショート率は変らないのでターンオフ時間
は第６図の場合と変らない。これにより、アノード・シ
ョート率を下げなくても、すなわち、第５図に示すよう
にターンオフ時間を長くしなくても、飽和電圧を低くす
ることができる。
］実施例〕
第１図は、本発明の一実施例のＩＧＢＴの断面構造を示
し、第２．第３．第６．第７図と共通の部分には同一の
符号が付されている。このＩＧＢＴのエミッタ電極、ゲ
ート電橋側の構造は第３図ト同様でｎ−層４ （第一領
域）の−側にｐウェル２ （第二領域）が形成され、ｐ
ウェル２の表面部にｎソース領域３ （第三領域）およ
びｐ゛コンタクＮ２１が形成されている。ｐ゛層２１３
よびソース領域３にはエミッタ電極７が接触し、二つの
ソース領域３にはさまれた部分の表面上には、図示しな
いゲート絶縁膜を介してゲート電８ｉ１が設けられてい
る。ｎ−層４の他側には条状のｎ −、’ｉ ５（第四
領域）とｐ°層 （第五領域）が交互に設けられ、それ
にコレクタｔｔｉが接触するアノードショート構造を有
する。このｒｃＢＴ８製作する工程は従来のアノード・
ショート型Ｉ ＧＢＴの場合と同しであるが、先にｐ゛
層６マスク等を用いて選択的にイオン注入し、高温で拡
散して形成する。次に反転マスクを用い、イオン注入後
低温で拡散することにより、０．０５μの深さのｎ°層
５を形成する。これに対し、ｐ゛層６深さは３−である
。ＭＯＳＦＥＴ部のパターンとアノード・ショートのパ
ターンとの整合性をとらなければならないことは当然で
ある。しかし、ｎ゛層５ｐ゛層６幅を微細化することで
、ＭＯＳＦＥＴ部のパターンとの整合性の要求をゆるく
することができる。図に示した実施例では、ｐ゛層６ｎ
−層４の間に伝導度変調が十分に起こり得る電位差約０
．７ Ｖを発生させることができた。この結果、定格！
２００Ｖ、 ２５Ａのアノード・ノヨート型Ｉ ＧＢＴ
において、アノード・ショート率を５０％に巳で、ター
ンオフ時間１．５μｓｅｃで飽和電圧ＶＣｔ。１を従来
のアノード・ショート構造の３．７■か；ｌＩ３■に低
くすることができた。
し、第２．第３．第６．第７図と共通の部分には同一の
符号が付されている。このＩＧＢＴのエミッタ電極、ゲ
ート電橋側の構造は第３図ト同様でｎ−層４ （第一領
域）の−側にｐウェル２ （第二領域）が形成され、ｐ
ウェル２の表面部にｎソース領域３ （第三領域）およ
びｐ゛コンタクＮ２１が形成されている。ｐ゛層２１３
よびソース領域３にはエミッタ電極７が接触し、二つの
ソース領域３にはさまれた部分の表面上には、図示しな
いゲート絶縁膜を介してゲート電８ｉ１が設けられてい
る。ｎ−層４の他側には条状のｎ −、’ｉ ５（第四
領域）とｐ°層 （第五領域）が交互に設けられ、それ
にコレクタｔｔｉが接触するアノードショート構造を有
する。このｒｃＢＴ８製作する工程は従来のアノード・
ショート型Ｉ ＧＢＴの場合と同しであるが、先にｐ゛
層６マスク等を用いて選択的にイオン注入し、高温で拡
散して形成する。次に反転マスクを用い、イオン注入後
低温で拡散することにより、０．０５μの深さのｎ°層
５を形成する。これに対し、ｐ゛層６深さは３−である
。ＭＯＳＦＥＴ部のパターンとアノード・ショートのパ
ターンとの整合性をとらなければならないことは当然で
ある。しかし、ｎ゛層５ｐ゛層６幅を微細化することで
、ＭＯＳＦＥＴ部のパターンとの整合性の要求をゆるく
することができる。図に示した実施例では、ｐ゛層６ｎ
−層４の間に伝導度変調が十分に起こり得る電位差約０
．７ Ｖを発生させることができた。この結果、定格！
２００Ｖ、 ２５Ａのアノード・ノヨート型Ｉ ＧＢＴ
において、アノード・ショート率を５０％に巳で、ター
ンオフ時間１．５μｓｅｃで飽和電圧ＶＣｔ。１を従来
のアノード・ショート構造の３．７■か；ｌＩ３■に低
くすることができた。
開襟なカソード・ショート構造をとることにより、ｐチ
島ネルＩ ＣＢＴでも短いターンオフ時間で低い飽和電
圧を実現することができる。
島ネルＩ ＣＢＴでも短いターンオフ時間で低い飽和電
圧を実現することができる。
本発明によれば、ライフタイムキラー導入に比して安定
した製造工程でスイッチング時間を短くできるアノード
・ショートまたはカソード・ンヨート構造で、内部の低
抵抗層と異なる導電型の接触層を深くするだけで、低抵
抗層への少数キャ°ノアの注入効率を高め、伝導度変調
が十分に起こり得るようにすることができ、ショート率
を高めてターンオフ時間を短くしても、低いオン電圧を
もつＩ ＧＢＴを得ることができた。
した製造工程でスイッチング時間を短くできるアノード
・ショートまたはカソード・ンヨート構造で、内部の低
抵抗層と異なる導電型の接触層を深くするだけで、低抵
抗層への少数キャ°ノアの注入効率を高め、伝導度変調
が十分に起こり得るようにすることができ、ショート率
を高めてターンオフ時間を短くしても、低いオン電圧を
もつＩ ＧＢＴを得ることができた。
第１図は本発明の一実施例のＩＣＢＴの断面図第２図は
従来のＩＧＢＴの断面図、第３図は従来のアノード・シ
ョート型Ｉ ＧＢＴの断面図、第４図：よ飽和電圧とア
、７−ド・ショート率の関係線図第５図はターンオフ時
間とアノード・ショート率の関係線図、第６図は従来の
アノード・シ５−ト型Ｉ ＧＢＴのキャリアの流れを示
す断面図、第７図は本発明によるアノード・ショート型
Ｉ ＧＢＴのキャリアの流れを示す断面図である。 １：ゲート電極、２：ｐウェル、３：ｎソース領域、４
：ｎ−層、５：ｎ゛層、６：ｐ″層、７：エミッタ電極
、８：コレクタ電極。 代理人”・シナ 山 口 ＪＬ、。 第 図 し 第 図 １ケート電、ｂｈ 第４図 了ノート ショート↓ 第５図
従来のＩＧＢＴの断面図、第３図は従来のアノード・シ
ョート型Ｉ ＧＢＴの断面図、第４図：よ飽和電圧とア
、７−ド・ショート率の関係線図第５図はターンオフ時
間とアノード・ショート率の関係線図、第６図は従来の
アノード・シ５−ト型Ｉ ＧＢＴのキャリアの流れを示
す断面図、第７図は本発明によるアノード・ショート型
Ｉ ＧＢＴのキャリアの流れを示す断面図である。 １：ゲート電極、２：ｐウェル、３：ｎソース領域、４
：ｎ−層、５：ｎ゛層、６：ｐ″層、７：エミッタ電極
、８：コレクタ電極。 代理人”・シナ 山 口 ＪＬ、。 第 図 し 第 図 １ケート電、ｂｈ 第４図 了ノート ショート↓ 第５図
Claims (1)
- １）低不純物濃度で第一導電型の第一領域、その第一領
域の一側の表面部に選択的に形成された第二導電型の第
二領域、その第二領域の表面部に選択的に形成された第
一導電型の第三領域、第二領域の第一領域および第三領
域にはさまれた表面領域上にゲート絶縁膜を介して設け
られたゲート電極、第二領域および第三領域に共通に接
触するエミッタ電極ならびに第一領域の他側に隣接する
それぞれ複数の第一導電型および第二導電型で高不純物
濃度の第四第五領域に共通に接触するコレクタ電極を備
えたものにおいて、第五領域の深さが第四領域の深さよ
り深くされたことを特徴とする伝導度変調型ＭＯＳＦＥ
Ｔ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11718690A JPH0414264A (ja) | 1990-05-07 | 1990-05-07 | 伝導度変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11718690A JPH0414264A (ja) | 1990-05-07 | 1990-05-07 | 伝導度変調型ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0414264A true JPH0414264A (ja) | 1992-01-20 |
Family
ID=14705538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11718690A Pending JPH0414264A (ja) | 1990-05-07 | 1990-05-07 | 伝導度変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0414264A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005057235A (ja) * | 2003-07-24 | 2005-03-03 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ及びその製造方法、並びに、インバータ回路 |
| JP2016162780A (ja) * | 2015-02-26 | 2016-09-05 | サンケン電気株式会社 | 半導体装置 |
-
1990
- 1990-05-07 JP JP11718690A patent/JPH0414264A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005057235A (ja) * | 2003-07-24 | 2005-03-03 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ及びその製造方法、並びに、インバータ回路 |
| JP2016162780A (ja) * | 2015-02-26 | 2016-09-05 | サンケン電気株式会社 | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02126682A (ja) | 半導体装置およびその製造方法 | |
| JP3182262B2 (ja) | 半導体装置 | |
| US7250639B1 (en) | Insulated gate bipolar transistor | |
| US11393901B2 (en) | Cell layouts for MOS-gated devices for improved forward voltage | |
| US20070063269A1 (en) | Trench IGBT with increased short circuit capability | |
| JPH02307274A (ja) | 半導体装置 | |
| JP2864629B2 (ja) | 伝導度変調型ｍｏｓｆｅｔ | |
| JPH09186323A (ja) | 電力用絶縁ゲートバイポーラトランジスタ | |
| JPH0512868B2 (ja) | ||
| JP2000243756A (ja) | 水平バイポーラ型電界効果トランジスタ及びその製造方法 | |
| JPS62150769A (ja) | 半導体装置 | |
| JP2513640B2 (ja) | 導電変調型ｍｏｓｆｅｔ | |
| JPH0414264A (ja) | 伝導度変調型ｍｏｓｆｅｔ | |
| JP5292157B2 (ja) | 横型絶縁ゲートバイポーラトランジスタおよびその製造方法 | |
| KR0135589B1 (ko) | 반도체장치 | |
| JP2808882B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JPH04180680A (ja) | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 | |
| JPH10229192A (ja) | 半導体スイッチ素子 | |
| JP2003332577A (ja) | 半導体装置及びその製造方法 | |
| JP3353529B2 (ja) | 横型絶縁ゲートバイポーラトランジスタ | |
| KR940011477B1 (ko) | 반도체장치의 제조방법 | |
| JP2000114518A (ja) | 半導体装置 | |
| JP2000114544A (ja) | 静電誘導トランジスタ | |
| JP2718911B2 (ja) | 導電変調型ｍｏｓｆｅｔ | |
| JPH0541524A (ja) | 絶縁ゲート型バイポーラトランジスタ |