JPH0541524A - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
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- JPH0541524A JPH0541524A JP3195592A JP19559291A JPH0541524A JP H0541524 A JPH0541524 A JP H0541524A JP 3195592 A JP3195592 A JP 3195592A JP 19559291 A JP19559291 A JP 19559291A JP H0541524 A JPH0541524 A JP H0541524A
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- 239000010410 layer Substances 0.000 claims description 68
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
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-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】ＩＧＢＴのオン電圧とターンオフ時間のトレー
ドオフ関係を克服し、オン電圧を大きくしないでスイッ
チング時間を改善する。 【構成】ｎチャネルＩＧＢＴのライフタイム制御処理を
しないでドレイン電極の接触するｐ+ 層の不純物濃度を
1.０×1016cm-3以上で1.０×1017cm-3以下とし、隣接ｎ
+ バッファ層の不純物濃度をそのｐ+ 層の不純物濃度以
下とすることにより、ターンオフ時の拡散電流成分を低
く抑えてターンオフ時間を短くすることができる。
ドオフ関係を克服し、オン電圧を大きくしないでスイッ
チング時間を改善する。 【構成】ｎチャネルＩＧＢＴのライフタイム制御処理を
しないでドレイン電極の接触するｐ+ 層の不純物濃度を
1.０×1016cm-3以上で1.０×1017cm-3以下とし、隣接ｎ
+ バッファ層の不純物濃度をそのｐ+ 層の不純物濃度以
下とすることにより、ターンオフ時の拡散電流成分を低
く抑えてターンオフ時間を短くすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、電力用スイッチング素
子として用いられる絶縁ゲート型バイポーラトランジス
タ (以下ＩＧＢＴと記す) に関する。
子として用いられる絶縁ゲート型バイポーラトランジス
タ (以下ＩＧＢＴと記す) に関する。
【０００２】
【従来の技術】近年、電力用スイッチング素子としてＩ
ＧＢＴが一般に使われ始めているが、これは縦型ＭＯＳ
ＦＥＴのドレイン領域のドレイン電極側に逆導電型の層
を付け加えた構成を有している。すなわち、図２に一つ
のセルについて示すように、ｐ + 層１の上に低抵抗のｎ
+ 層２を介して高抵抗のｎ- 層３が形成され、そのｎ-
層３の表面層内にｐ+ 領域４、さらにそのｐ+ 領域４の
表面層内にｎ+ 領域５がそれぞれ選択的に形成されてい
る。そして、ｐ+ 領域４のうちのｎ- 層３とｎ+領域５
にはさまれた表面部をチャネル領域としてその上にゲー
ト絶縁膜６を介してゲート端子Ｇに接続されたゲート電
極７が設けられている。また、ｐ+ 領域４とｎ+ 領域５
の表面にはゲート電極７と絶縁膜10によって絶縁されソ
ース端子Ｓに接続されたソース電極８が、ｐ+ 層１の表
面にはドレイン端子Ｄに接続されたドレイン電極９がそ
れぞれ接触している。
ＧＢＴが一般に使われ始めているが、これは縦型ＭＯＳ
ＦＥＴのドレイン領域のドレイン電極側に逆導電型の層
を付け加えた構成を有している。すなわち、図２に一つ
のセルについて示すように、ｐ + 層１の上に低抵抗のｎ
+ 層２を介して高抵抗のｎ- 層３が形成され、そのｎ-
層３の表面層内にｐ+ 領域４、さらにそのｐ+ 領域４の
表面層内にｎ+ 領域５がそれぞれ選択的に形成されてい
る。そして、ｐ+ 領域４のうちのｎ- 層３とｎ+領域５
にはさまれた表面部をチャネル領域としてその上にゲー
ト絶縁膜６を介してゲート端子Ｇに接続されたゲート電
極７が設けられている。また、ｐ+ 領域４とｎ+ 領域５
の表面にはゲート電極７と絶縁膜10によって絶縁されソ
ース端子Ｓに接続されたソース電極８が、ｐ+ 層１の表
面にはドレイン端子Ｄに接続されたドレイン電極９がそ
れぞれ接触している。
【０００３】このＩＧＢＴは、ソース端子Ｓを接地し、
ゲート端子Ｇとドレイン端子Ｄに正の電圧を与えると、
ｎ+ 層２およびｎ- 層３, ｐ+ 領域４, ｎ+ 領域５なら
びにゲート電極７およびソース電極８から構成されるＭ
ＯＳＦＥＴがオンし、前記チャネル領域を介してｎ- 層
３に電子が流れ込む。ｐ+ 基板１からｎ- 層３には、ｎ
+ 層２を介してその電子流入に対応した正孔の注入がお
こり、ｎ- 層３では伝導度変調が生ずることにより、こ
の領域の抵抗が低くなり、低いオン抵抗が導通する。
ゲート端子Ｇとドレイン端子Ｄに正の電圧を与えると、
ｎ+ 層２およびｎ- 層３, ｐ+ 領域４, ｎ+ 領域５なら
びにゲート電極７およびソース電極８から構成されるＭ
ＯＳＦＥＴがオンし、前記チャネル領域を介してｎ- 層
３に電子が流れ込む。ｐ+ 基板１からｎ- 層３には、ｎ
+ 層２を介してその電子流入に対応した正孔の注入がお
こり、ｎ- 層３では伝導度変調が生ずることにより、こ
の領域の抵抗が低くなり、低いオン抵抗が導通する。
【０００４】
【発明が解決しようとする課題】上記の従来のＩＧＢＴ
は、オン電圧は小さくなるが、ｎ- 層３における電子と
正孔の再結合率が低いため、スイッチング時間が長いと
いう問題がある。この問題を解決するために、電子と正
孔の再結合率を高める目的で、シリコン素体に電子線を
照射したり、金の拡散を行ってライフタイムを短くする
方法がある。しかし、これらの方法を実行すると、逆に
オン電圧が大きくなってしまう。すなわち、オン電圧と
スイッチング時間はトレードオフの関係にあり、両特性
を同時に改善することは非常に難しい。
は、オン電圧は小さくなるが、ｎ- 層３における電子と
正孔の再結合率が低いため、スイッチング時間が長いと
いう問題がある。この問題を解決するために、電子と正
孔の再結合率を高める目的で、シリコン素体に電子線を
照射したり、金の拡散を行ってライフタイムを短くする
方法がある。しかし、これらの方法を実行すると、逆に
オン電圧が大きくなってしまう。すなわち、オン電圧と
スイッチング時間はトレードオフの関係にあり、両特性
を同時に改善することは非常に難しい。
【０００５】本発明は、上記のトレードオフ関係を克服
してオン電圧を大きくしないでスイッチング時間を改善
することが可能なＩＧＢＴを提供することにある。
してオン電圧を大きくしないでスイッチング時間を改善
することが可能なＩＧＢＴを提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、半導体素体が、ｎ型の第一層、その第
一層の一面側の表面層内に選択的に形成されたｐ型の第
一領域、その第一領域の表面層内に選択的に形成された
ｎ型の第二領域および第一層の他面側にｎ型で第一層よ
り高不純物濃度の第二層を介して形成されたｐ型の第三
層を有し、その半導体素体の第一層と第二領域とにはさ
まれた第一領域表面上に絶縁膜を介してゲート電極が設
けられ、第一領域表面および第二領域表面に共通にソー
ス電極が、第三層表面にドレイン電極がそれぞれ接触す
るＩＧＢＴにおいて、半導体素体はライフタイム制御処
理を施されず、第三層の不純物濃度が1.０×1016cm-3以
上で1.０×1017cm-3以下であり、第二層の不純物濃度が
第三層の不純物濃度より低いものとする。そして第二
層, 第一層が第三層を基板としたエピタキシャル成長法
により積層された層であること、第一領域および第二領
域がゲート電極をマスクとしてのイオン注入により形成
された領域であることが有効である。
めに、本発明は、半導体素体が、ｎ型の第一層、その第
一層の一面側の表面層内に選択的に形成されたｐ型の第
一領域、その第一領域の表面層内に選択的に形成された
ｎ型の第二領域および第一層の他面側にｎ型で第一層よ
り高不純物濃度の第二層を介して形成されたｐ型の第三
層を有し、その半導体素体の第一層と第二領域とにはさ
まれた第一領域表面上に絶縁膜を介してゲート電極が設
けられ、第一領域表面および第二領域表面に共通にソー
ス電極が、第三層表面にドレイン電極がそれぞれ接触す
るＩＧＢＴにおいて、半導体素体はライフタイム制御処
理を施されず、第三層の不純物濃度が1.０×1016cm-3以
上で1.０×1017cm-3以下であり、第二層の不純物濃度が
第三層の不純物濃度より低いものとする。そして第二
層, 第一層が第三層を基板としたエピタキシャル成長法
により積層された層であること、第一領域および第二領
域がゲート電極をマスクとしてのイオン注入により形成
された領域であることが有効である。
【０００７】
【作用】第三層の不純物濃度を1.０×1017cm-3以下と
し、第二層の不純物濃度をそれ以下とすると、オン状態
において、第一層, 第二層のキャリア (電子および正
孔)の濃度分布が平坦になる。それ故、ターンオフ時に
キャリア濃度の傾きによって流れる拡散電流成分を低く
抑えることができる。従って、第一層の濃度の下限をオ
ン電圧が上昇する前の1.０×1016cm-3とすることによ
り、オン電圧を大きくすることなくターンオフ時間を短
くすることができる。
し、第二層の不純物濃度をそれ以下とすると、オン状態
において、第一層, 第二層のキャリア (電子および正
孔)の濃度分布が平坦になる。それ故、ターンオフ時に
キャリア濃度の傾きによって流れる拡散電流成分を低く
抑えることができる。従って、第一層の濃度の下限をオ
ン電圧が上昇する前の1.０×1016cm-3とすることによ
り、オン電圧を大きくすることなくターンオフ時間を短
くすることができる。
【０００８】
【実施例】以下図を引用して本発明の根拠となるデータ
を含めて本発明の実施例について述べる。図２に示すＩ
ＧＢＴを次の工程で製作した。まず、第三層に相当する
ｐ + 層１に種々の不純物濃度を有するシリコン基板を用
い、その表面にエピタキシャル成長法でｐ+ 基板１より
不純物濃度の低いｎ+ バッファ層 (第二層) ２およびｎ
- 層 (第一層) ３を積層した。次に第一層３の表面上に
酸化膜を介して多結晶シリコンを堆積したのち、フォト
リソグラフィ法により多結晶シリコンからなるゲート電
極７およびゲート酸化膜６を形成し、そのゲート電極７
をマスクに用いてアクセプタイオンの注入を行った。そ
して、熱拡散により同時にｐ+ 層４ (第一領域) を形成
した。つづいて、ゲート電極７をマスクの一部に用いて
ドナーイオンの注入と熱拡散によりｎ+ 層５ (第二領
域) を形成した。このあと、絶縁膜10を介してソース電
極８をｐ+ 層４およびｎ+ 層５に接触させ、ｐ+ 基板１
にドレイン電極９を接触させることによりこのＩＧＢＴ
を完成した。ライフタイムキラーの導入あるいは電子線
照射は行わなかった。図に示したのは一つのセルで幅20
μｍの大きさであり、このようなセルが１つのシリコン
素体に多数形成される。
を含めて本発明の実施例について述べる。図２に示すＩ
ＧＢＴを次の工程で製作した。まず、第三層に相当する
ｐ + 層１に種々の不純物濃度を有するシリコン基板を用
い、その表面にエピタキシャル成長法でｐ+ 基板１より
不純物濃度の低いｎ+ バッファ層 (第二層) ２およびｎ
- 層 (第一層) ３を積層した。次に第一層３の表面上に
酸化膜を介して多結晶シリコンを堆積したのち、フォト
リソグラフィ法により多結晶シリコンからなるゲート電
極７およびゲート酸化膜６を形成し、そのゲート電極７
をマスクに用いてアクセプタイオンの注入を行った。そ
して、熱拡散により同時にｐ+ 層４ (第一領域) を形成
した。つづいて、ゲート電極７をマスクの一部に用いて
ドナーイオンの注入と熱拡散によりｎ+ 層５ (第二領
域) を形成した。このあと、絶縁膜10を介してソース電
極８をｐ+ 層４およびｎ+ 層５に接触させ、ｐ+ 基板１
にドレイン電極９を接触させることによりこのＩＧＢＴ
を完成した。ライフタイムキラーの導入あるいは電子線
照射は行わなかった。図に示したのは一つのセルで幅20
μｍの大きさであり、このようなセルが１つのシリコン
素体に多数形成される。
【０００９】図１は600 Ｖ／100 Ａの定格のＩＧＢＴに
おいて、ｐ+ 基板１の不純物濃度に対するオン電圧およ
びターンオフ時間を示した図である。ｎ- 層３の厚さは
約50μｍでその不純物濃度を1.０×1014cm-3とした。図
から明らかなように、ｐ+ 基板１の濃度が1.０×1016cm
-3未満になるとオン電圧が急激に上昇し、また1.０×10
17cm-3を越えるとターンオフ時間が急激に増加すること
がわかる。なお、オン電圧は定格電流100 Ａを流すのに
必要なソース端子Ｓ, 導入端子Ｄ間の電圧を、またター
ンオフ時間は誘導負荷接続時に導入電流がオン定常状態
の90％から10％に低下するまでの時間を意味する。
おいて、ｐ+ 基板１の不純物濃度に対するオン電圧およ
びターンオフ時間を示した図である。ｎ- 層３の厚さは
約50μｍでその不純物濃度を1.０×1014cm-3とした。図
から明らかなように、ｐ+ 基板１の濃度が1.０×1016cm
-3未満になるとオン電圧が急激に上昇し、また1.０×10
17cm-3を越えるとターンオフ時間が急激に増加すること
がわかる。なお、オン電圧は定格電流100 Ａを流すのに
必要なソース端子Ｓ, 導入端子Ｄ間の電圧を、またター
ンオフ時間は誘導負荷接続時に導入電流がオン定常状態
の90％から10％に低下するまでの時間を意味する。
【００１０】図３は、ｎ- 層３の不純物濃度は1.０×10
14cm-3であるが、厚さが約100 μｍの定格1200Ｖ／50Ａ
ＩＧＢＴ素子におけるオン電圧およびターンオフ時間の
ｐ+基板不純物濃度依存性を示す。図１と同様、ｐ+ 基
板１の不純物濃度が1.０×10 16cm-3と1.０×1017cm-3の
間でオン電圧, ターンオフ時間とも悪化しないことを示
している。
14cm-3であるが、厚さが約100 μｍの定格1200Ｖ／50Ａ
ＩＧＢＴ素子におけるオン電圧およびターンオフ時間の
ｐ+基板不純物濃度依存性を示す。図１と同様、ｐ+ 基
板１の不純物濃度が1.０×10 16cm-3と1.０×1017cm-3の
間でオン電圧, ターンオフ時間とも悪化しないことを示
している。
【００１１】図４は600 Ｖ／100 Ａ定格のＩＧＢＴ素子
において、ｐ+ 基板１の不純物濃度を1.０×1017cm-3と
し、ライフタイム制御処理の有無によるオン電圧および
ターンオフ時間の変化の様子を示している。図４からわ
かるように、電子線照射や金拡散などのライフタイム制
御処理を行った素子は、ターンオフ時間は多少速くなる
が、オン電圧が急激に上昇していることがわかる。
において、ｐ+ 基板１の不純物濃度を1.０×1017cm-3と
し、ライフタイム制御処理の有無によるオン電圧および
ターンオフ時間の変化の様子を示している。図４からわ
かるように、電子線照射や金拡散などのライフタイム制
御処理を行った素子は、ターンオフ時間は多少速くなる
が、オン電圧が急激に上昇していることがわかる。
【００１２】
【発明の効果】以上の説明からわかるように、ライフタ
イム制御処理をしないでｎ+ バッファ層の下のｐ+ 層の
不純物濃度範囲を規定することのみにより、オン電圧を
上昇させることなくターンオフ時間の短いＩＧＢＴを得
ることができ、ライフタイム制御処理が不要になるの
で、得られる効果は極めて大きい。
イム制御処理をしないでｎ+ バッファ層の下のｐ+ 層の
不純物濃度範囲を規定することのみにより、オン電圧を
上昇させることなくターンオフ時間の短いＩＧＢＴを得
ることができ、ライフタイム制御処理が不要になるの
で、得られる効果は極めて大きい。
【図１】600 Ｖ／100 Ａ定格ＩＧＢＴのオン電圧および
ターンオフ時間とｐ+ 基板不純物濃度との関係線図
ターンオフ時間とｐ+ 基板不純物濃度との関係線図
【図２】本発明の実施されるＩＧＢＴの断面図
【図３】1200Ｖ／50Ａ定格ＩＧＢＴのオン電圧およびタ
ーンオフ時間とｐ+ 基板不純物濃度との関係線図
ーンオフ時間とｐ+ 基板不純物濃度との関係線図
【図４】ライフタイム制御処理の有無とＩＧＢＴのオン
電圧およびターンオフ時間との関係線図
電圧およびターンオフ時間との関係線図
１ ｐ+ 基板 (第三層) ２ ｎ+ 層 (第二層) ３ ｎ- 層 (第一層) ４ ｐ+ 領域 (第一領域) ５ ｎ+ 領域 (第二領域) ６ ゲート酸化膜 ７ ゲート電極 ８ ソース電極 ９ ドレイン電極 １０ 絶縁膜
Claims (3)
- 【請求項１】半導体素体が、ｎ型の第一層、その第一層
の一面側の表面層内に選択的に形成されたｐ型の第一領
域、その第一領域の表面層内に選択的に形成されたｎ型
の第二領域および第一層の他面側にｎ型で第一層より高
不純物濃度の第二層を介して形成されたｐ型の第三層を
有し、その半導体素体の第一層と第二領域にはさまれた
第一領域表面上に絶縁膜を介してゲート電極が設けら
れ、第一領域表面および第二領域表面に共通にソース電
極が、第三層表面にドレイン電極がそれぞれ接触するも
のにおいて、半導体素体はライフタイム制御処理が施さ
れず、第三層の不純物濃度が1.０×1016cm-3以上で1.０
×1017cm-3以下であり、第二層の不純物濃度が第三層の
不純物濃度より低いことを特徴とする絶縁ゲート型バイ
ポーラトランジスタ。 - 【請求項２】第二層, 第一層が第三層を基板としたエピ
タキシャル成長法により積層された層である請求項１記
載の絶縁ゲート型バイポーラトランジスタ。 - 【請求項３】第一領域および第二領域がゲート電極をマ
スクとしてのイオン注入により形成された領域である請
求項１あるいは２記載の絶縁ゲート型バイポーラトラン
ジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3195592A JPH0541524A (ja) | 1991-08-06 | 1991-08-06 | 絶縁ゲート型バイポーラトランジスタ |
| GB9216139A GB2258564B (en) | 1991-08-06 | 1992-07-29 | Insulated gate bipolar transistor |
| DE19924225738 DE4225738A1 (de) | 1991-08-06 | 1992-08-04 | Bipolartransistor mit isolierter gate-elektrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3195592A JPH0541524A (ja) | 1991-08-06 | 1991-08-06 | 絶縁ゲート型バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541524A true JPH0541524A (ja) | 1993-02-19 |
Family
ID=16343715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3195592A Pending JPH0541524A (ja) | 1991-08-06 | 1991-08-06 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH0541524A (ja) |
| DE (1) | DE4225738A1 (ja) |
| GB (1) | GB2258564B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010010401A (ja) * | 2008-06-27 | 2010-01-14 | Hitachi Ltd | 横型ｉｇｂｔとそれを用いたモータ制御装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09172167A (ja) * | 1995-12-19 | 1997-06-30 | Toshiba Corp | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2150753B (en) * | 1983-11-30 | 1987-04-01 | Toshiba Kk | Semiconductor device |
| JPH07107935B2 (ja) * | 1988-02-04 | 1995-11-15 | 株式会社東芝 | 半導体装置 |
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Also Published As
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