KR20040071722A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR20040071722A
KR20040071722A KR10-2004-7009188A KR20047009188A KR20040071722A KR 20040071722 A KR20040071722 A KR 20040071722A KR 20047009188 A KR20047009188 A KR 20047009188A KR 20040071722 A KR20040071722 A KR 20040071722A
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semiconductor
silicon
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드로브니스미론
힐마틴제이
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

국한된, 감소된 수명 영역(1, 25, 41)이 실질적으로 실리콘으로 이루어진 반도체 디바이스에 제공된다. 미리 정해진 농도의 탄소가 이 영역에 제공되며, 이 바디를 가열해서, 실질적으로 탄소 영역 내에 수명 제어 불순물을 포함시킨다. 실리콘 격자 구역 상에서의 불순물 이온(M+)과 탄소 원자(C) 사이의 조합이 큰 캡쳐 단면을 가진 C-M+복합체를 생성한다. 탄소를 실리콘 재료의 에피텍셜 성장 동안, 실리콘의 대량 성장 동안 첨가에 의해, 혹은 주입 및/또는 확산에 의해 제공할 수 있다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICES WITH LOCALIZED REDUCED LIFETIME REGIONS AND THEIR MANUFACTURE}
많은 타입의 반도체 디바이스에서, 디바이스의 국한된 영역에만 짧은 캐리어 수명을 제공하는 것이 바람직하다. 이는 재결합 중심의 도입(introduction of recombination centres)에 의해 달성될 수 있다. 통상적으로 금 또는 백금과 같은 수명 제어 불순물의 확산 및 고 에너지 입자 방사의 두가지 방법이 사용된다. 그러나, 금 또는 백금의 확산에 의해 획득되는 재결합 중심의 분포를 제어하는 것이 어렵기 때문에, 구조체에서 깊은 재결합 중심은 거의 존재하지 않아서, 최적의 "배스 터브(bath tub)" 농도 프로파일보다 낮게 된다. 방사를 사용해서 생성된 재결합 중심은 주로 디바이스의 표면 영역으로 한정된다. 또한 깊은 재결합 중심을 생성하는 데 필요한 고 에너지 방사에 의해 야기된 격자 데미지는 낮은 온도에서도후속하는 가열에 의해서 어닐링되기 쉬우며, 이는 디바이스의 장기간 안정성을 감소시킨다. 따라서, 표면 이하에서 잘 국한된 짧은 캐리어 수명 영역은 어느 한 방법을 사용해서 획득하기는 어렵다. 또한, 확산 동안의 반드시 수반되는 측부 스프레드 때문에, 그리고 실리콘에 깊이 침투할 정도의 에너지를 가진 방사는 마스킹하기 어렵기 때문에 어떤 방법도 측부 마스킹에 적합하지 않다. 이러한 재결합 중심의 측부의 제한은 어떤 공정에서도 문제가 된다.
재결합의 중심의 국부적인 분포가 특히 유익한 디바이스의 예가 P-i-N 정류기이다. 이러한 디바이스는 B.Jayant Baliga의 "Power Semiconductor Devices" (1995)의 153페이지에서 182페이지에 설명되어 있으며(이하 "Baliga"라 함), 그 내용은 이하 참고 자료로서 포함된다. 그 중 수명 제어는 175페이지에서 177페이지에 개시되어 있으며, 재결합 중심의 좁은 분포가 개선된 순방향 강하 및 역방향 회복 속도 사이의 개선된 절충점을 제공한다는 것에 주목한다. 그러나, 위에 설명된 방법을 사용해서 이러한 분포를 달성하기는 어렵다는 것은 알려져 있다. 이러한 문제에 대한 실제 사용가능한 솔루션에는 오랬동안 생각되어 온 조건이 존재했다.
문헌 the Proceedings of the Third International Symposium on Silicon Materials Science and Technology of the Electrochemical Society, 1977, Vol. 77-2의 715페이지에서 725페이지에 개재된 M.J.Hill(본 발명자 중 한 명)와 P.M.Van Iseghem의 "Influence of Carbon Concentration on Gold Diffusion in Silicon"에서는 전력 디바이스용 두꺼운 실리콘 슬라이스에서 금 확산의 균일성을 연구했다. 확산된 금의 분포는 실리콘의 소스를 포함한, 많은 요인에 따라 달라진다는 것이 발견되었다. 이 문헌에서, 실리콘에 대한 탄소의 농노 변화가 금 분포에 영향을 미치고, 동일한 등급의 FZ 실리콘 내에서도, 그리고 제조 업체가 다른 실리콘 사이에서도 탄소의 레벨이 변한다는 것이 설명되었다.
본 발명은 반도체 디바이스 및 그 제조에 관한 것이고, 더 상세하게는 반도체 전력 디바이스에 전하 캐리어 수명 제어 불순물을 포함시키는 것에 관한 것이다.
본 발명의 일 실시예가 예로서, 첨부된 도면을 참조로 설명될 것이다.
도 1은 본 발명에 따른 반도체 바디의 정류기 영역의 단면도,
도 2는 도 1의 정류기 영역의 수직 도핑 프로파일,
도 3은 본 발명의 다른 실시예에 따른, 도 2의 다른 정류기 도필 프로파일,
도 4는 본 발명에 따른 트라이액의 단면도,
도 5는 본 발명에 따른 바이폴라 트랜지스터의 일부의 단면도.
본 발명의 목적은 수명 제어 불순물을 반도체 디바이스에 포함시키는 것에 대한 개선된 제어를 제공하는 것이다.
본 발명은 실질적으로 실리콘으로 이루어진 반도체 바디를 가진 반도체 디바이스를 제공하되, 이 바디는 디바이스가 동작하는 동안 전하 캐리어가 흐르는 활성 디바이스 영역 및 미리 정해진 농도의 탄소 가진 영역을 포함하는 활성 디바이스 영역을 포함하며, 탄소 영역에 위치된 바디에는 수명 제어 불순물을 제공한다. 본 발명자는 캐리어 수명이 감소될 필요가 있는 디바이스의 활성 영역 중 국부적인 영역에 미리 정해진 농도의 탄소를 도입함으로써 수명 제어 불순물의 분포를 정밀하게 제어할 수 있고, 따라서 미리 정한 위치로 제한할 수 있다는 사실을 우연히 발견했다. 이는 디바이스의 서로 다른 영역의 캐리어 수명 및 그에 따른 동작 특성 및 균질성을 더 크게 제어하는 것을 가능하게 한다.
탄소 원자가 반도체 바디의 실리콘 내의 격자 구역을 차지하고 있다. 이 원자가 전기적으로 중성일지라도, 본 발명자는 금 또는 백금과 같은 더 큰 불순물 원자가 도입되면 이들 불순물이 더 작은 탄소 원자와 인접한 격자 구역을 차지해서 국부적인 격자 응력을 감소시키는 것이 매우 바람직하다고 믿는다. 이 불순물은미리 정한 탄소 농도만큼 결합되게 된다. 본 발명자는 실리콘 격자 구역 상의 불순물 이온(M+)과 탄소 원자(C) 사이의 조합이 큰 캡쳐 단면을 가진 C-M+복합체를 생성한다고 생각한다.
전형적으로 탄소 영역의 불순물 농도 프로파일은 실질적으로 미리 정해져서 제어되는 탄소의 농도 프로파일에 대응한다. 따라서, 특정 디바이스 구성의 조건에 따라서 불순물에 특정 프로파일을 부과하는 데 탄소를 사용한다. 불순물이 탄소 영역에 의해 취해지는 범위는 제조 시에 디바이스가 노출되는 온도를 정밀하게 제어함으로써 제어할 수 있다. 수명 제어 불순물의 확산에 통상적으로 사용되는 온도보다 낮은 온도로도 탄소 원자와 불순물 사이의 관계에 따른 원하는 결과를 충분히 달성할 수 있다. 감소된 온도는 전체 불순물 분포를 더 제한할 수 있다.
탄소는 실질적으로 반도체 바디 내에서 측방향 및/또는 수직방향으로 제한될 수 있다.
본 발명은 또한 실질적으로 실리콘으로 이루어진 반도체 바디를 가진 반도체 디바이스를 제조하는 방법을 제공하되, 이 바디는 디바이스가 동작하는 동안 전하 캐리어가 흐르는 활성 디바이스 영역을 포함하며, 이 방법은 활성 디바이스 영역 내에 미리 정해진 농도의 탄소를 가진 영역을 제공하는 단계와, 이 바디 내의 수명 제어 불순물이 탄소 영역 내에 위치되도록 바디를 가열하는 단계를 포함한다.
탄소 영역은 일 이상의 수명 제어 불순물을 보유할 수 있다. 일반적으로 고온 로에 제공되는(예컨대, 내벽으로부터 확산되는) 일 이상의 불순물의 "백그라운드" 레벨을 통해서, 탄소의 농도를 사용해서 원하는 정도의 국부적인 수명 제어를 충분히 제공할 수 있다. 즉, 본 방법은 가열 단계 이전에 바디에 수명 제어 불순물을 능동적으로 도입하는 단계를 포함할 수 있다.
가열 단계를 수행해서 특히 불순물을 탄소 영역에 결합시킬 수 있고, 혹은 디바이스의 제조 이후에 다른 공정의 일부를 수행할 수 있다.
탄소 원자는 다양한 방법으로 디바이스의 반도체 바디에 제공할 수 있다. 예컨대, 이들을 다른 고온 공정 동안 및/또는 그 전후에 바디에 주입시키거나 확산시킬 수 있다. 마스크는 주입을 측방향으로 한정하거나 불순물이 바디로 확산되는 동안 노출되는 표면 영역을 한정하는데 사용한다. 바람직하게는, 실리콘의 에피텍셜 층의 성장 동안 도입한다. 이러한 접근 방안은 비교적 저렴하고, 첨가된 탄소의 수직 방향 및 적절하다면 측방향 분포(즉, 농도)를 정확하게 제어할 수 있어서, 잘 정의된 분할 영역 또는 영역들로 제한 할 수 있다. 다른 기술에서, 탄소를 실리콘 기판의 대량 성장 동안 균일하게 도입한다. 이로써, 후속하는 수명 제어 불순물의 확산 및 이에 따른 분포에 대한 더 큰 제어를 제공할 수 있다.
따라서, 여기서 설명되는 기술을 사용함으로써, 미리 정해진 그리고 제어된 방식으로 디바이스의 반도체 바디에 탄소를 도입해서, 디바이스의 활성 영역 중 국한된 영역에 원하는 탄소 농도 프로파일을 생성할 수 있다. 불순물의 피닝(pinning)이 이후의 가열에 의한 운동에 대한 민감성(susceptibility)을 감소시킬지라도, 제조 순서 중 상대적으로 늦게 불순물을 첨가함으로써, 후속하는 공정에 의한 분포의 변경을 최소화하는 것이 바람직할 수 있다.
도면은 도식적인 것으로 정확한 축적이 아니라는 것에 주의한다. 도면을 분명하게 하고 간단하게 하기 위해서, 도면의 일부의 상대적인 치수 및 비율은 크기가 확대되거나 축소되어 도시되었다. 전체적으로, 수정된 혹은 다른 실시예에서 동일한 혹은 유사한 특징부에는 동일한 참조 번호를 붙였다.
도 1은 본 발명을 구현하는 전력 정류기를 도시한다. 저농도 도핑된 제 1 도전형(이 예에서는 n형)의 에피텍셜 실리콘 층(11)을, 역시 제 1 도전형인 고농도 도핑된 단결정 실리콘 기판(13) 상에 제공한다. 층(16)을 반대인, 제 2 도전형의(여기서는 p형)의 도펀트로 고농도 도핑해서, p-n 접합부(17)를 형성한다. 반도체 바디(18)의 위 밑 아래에 있는, 상부 및 하부 주 표면(19a, 19b) 상에는 각각 전극을 제공하되, 이 실시예에서 이 전극(21)은 캐소드를 형성하고, 전극(23)은 애노드를 형성한다.
정류기의 나머지 영역보다 고농도로 탄소 및 금 원자를 함유하고 있는, 측부 연장 영역 또는 층(25)을 p-n 접합부(17)의 아래에 이격해서 제공한다. p-n 접합부에 인접한 저 수명 영역은, 실질적으로 균일한 금 분포에 미치지 못하게 디바이스의 순방향 전압 강하를 수행하는 동안, 턴 오프 시에 재결합 공정을 가속시키는 역할을 한다.
전형적으로, 영역(25)의 탄소 농도는 1012내지 1016원자/㎤ 정도이다. 금 원자를 예컨대 1011내지 1013원자/㎤의 농도로 이 영역에 제공한다.
도 1의 디바이스 제조 방법이 설명될 것이다. 층(11)을 기판(13) 상에 에피텍셜 성장시킨다. 그 두께는 디바이스의 역방향 전압 레이팅에 따라 달라지며, 5 내지 100미크론 이상의 범위에 있는 것이 전형적이다. 이 공정 동안, 일단 층(11)의 두께가 기판 상의 거리 d에 이르면, 그 성장 과정에 따라서 층(11)의 두께가 t까지 증가할 때까지 탄소 원자를 이 층에 포함시킨다. 두께 t는 예컨대 약 5미크론이 될 수 있다. 이로써 탄소를 첨가하지 않고도 반도체 바디(19)의 형성이 완료된다. 상부 주 표면(19a)에 제 2 도전형의 도펀트를 반도체 바디(19)에 확산시킴으로써 층(16)을 형성할 수 있다. p-n 접합부(17)와 탄소 영역(25) 사이의 거리는 전형적으로 약 0 내지 10미크론이다.
후속해서, 금 원자를 반도체 바디(19) 내로 확산시킨다. 다른 방안으로, 금 확산은 제 2 도전형 도펀트의 확산과 동시에 수행할 수도 있다. 바디 내에 제공된 탄소 원자는 금이 실질적으로 미리 정해진 깊이 영역 위로 국한되도록, 영역(25)내의 금원자를 "피닝"시킨다. 마지막으로, 기존의 기술을 사용해서 전극(21, 23)을 상부 및 하부 주 표면(19a, 19b) 상에 각각 형성한다.
도 2는 도 1의 전력 정류기의 반도체 바디(19) 전체의 수직인 도핑 프로파일을 개략적으로 도시하고 있으며, 상부 주 표면(19a) 상에서 수직 거리, X에 대한 단위 체적 당 순수 도펀트 원자의 수, N이 도시되어 있다. 영역(25)의 위치는 도 2에서 에피텍셜 성장된 실리콘 층의 저농도 도핑된 n 부분 내의 채색된 영역(27)으로 표시되어 있다. 영역(27)은 바디 내의 탄소 원자의 농도를 나타낸다.
도 3은 도 2와 유사한 도핑 프로파일을 도시하고 있으며, 탄소 원자로 도핑된 채색된 영역(27')의 프로파일이 다르다. 이 실시예에서, 탄소 및 금 원자를 모두 반도체 바디(19)의 상부 주 표면(19a)으로부터 확산시킨다. 영역(27')을 상부 주 표면부터 디바이스의 p-n 접합부 아래의 깊이까지 연장시킨다.
위에 설명된 정류기가 n형 트리프트 영역 상부에 p형 영역을 갖고 있지만, 서로 도전형을 바꿔서 이 디바이스를 제조할 수도 있다. 그러나, 더 높은 전자의 이동성으로 인해서, n형 드리프트 영역이 일반적으로 더 양호한 순방향 회복 특성을 제공하는 것이 바람직하다.
여기 설명된 기술이, 낮은 캐리어 수명의 국한된 영역이 필요한 다양한 다른 디바이스에 적용될 수 있다는 것이 이해될 것이다. 예컨대, 트라이액 및 수명 제어가, Baliga의 322 페이지에서 331페이지에 개시되어 있으며, 이 내용은 본 발명의 참고 자료로 포함된다. 330 페이지에서, 트라이액의 동작 주파수는 선택적인 수명 감소에 의해 증가시킬 수 있다. 적절한 영역을 한정하기 위해서 마스킹된 전자 방사를 사용하는 것이 제안되었지만, 본 발명은 표준 포토리소그래피 및 주입 기술을 사용할 수도 있는 다른 접근 방안도 제공한다. 전자 방사는 비교적 높은 에너지를 포함할 수 있으며, 이는 더 고가이며 마스킹하기 어렵다. 낮은 수명 영역을 포함하는 트라이액이 도 4에 도시되어 있으며, 그 구성은 Baliga의 도 6.55에 도시된 디바이스에 대응한다. 따라서 그 구조는 역기서 상세하게 설명되지 않을 것이다. 요약하며, 이 트라이액 구성은 단일 구조로 반도체 바디(34)에 백 투 백으로 집적된 2개의 사이리스터(31, 33)를 포함하는 것을 알 수 있다. 전형적으로, 단자(35)를 기준(접지) 단자로 사용하고, 단자(37)를 부하에 접속시키며, 단자(39)는 게이트 전극(43)으로의 접속을 제공한다.
탄소 및 금 원자로 도핑된 저 수명 영역을 영역(41)의 형태로 제공한다. 이는 게이트 전극(43) 아래로, 사이리스터(31, 33) 사이에 수직 방향으로 연장하고 있다. 이 영역은 반도체 바디(34)의 각각의 상부 및 하부 주 표면(34a, 34b) 중 하나에, 혹은 모두에 탄소 및 금 원자를 확산 또는 주입함으로써 형성할 수 있다. 이 공정을 반도체 바디의 금속화 이전에 수행함으로써 디바이스의 전극을 형성한다. 탄소 및 금의 도입을 기존의 기술을 사용해서 마스킹하여 반도체 바디 내에서 측방향으로 원자를 한정시킨다. 두 종의 통합에도 동일한 마스크를 사용한다.
본 발명의 다른 애플리케이션은 트랜지스터 및 사이리스터와 같은 바이폴라 반도체 디바이스이다. 더 짧은 수명 영역을 이들 디바이스에 포함시켜서 2차 항복의 발생을 감소시키는 것은 US-A-4754315(당소 참조 번호 PHB33139)에 개시되어 있으며, 그 내용은 본 발명에 참고 자료로서 포함된다. 본 발명의 도 5는 실질적으로 US-A-4754315의 도 1을 재구성한 것으로, 이는 여기에 개시된 이러한 디바이스에 포함된 더 짧은 수명 영역(1)의 예들 중 하나이다. 본 발명의 기술이 사용되어서 더 짧은 수명 영역을 제공함으로써 US-A 4754315에 개시된 이점을 획득한다.
도 5에 도시된 바이폴라 트랜지스터는 잘 알려진 서로 엇갈려 끼워진(interdigitated) 에미터 및 베이스 영역(2, 4)의 구조를 갖고 있으며, 이 도면은 에미터 영역(2)의 하나의 핑거에 대해 우각인 부분과 엇갈려 끼워진 주변 베이스 영역(4)을 도시하고 있다. 절연 산화층(15)을 에미터 전극(3)과 베이스 전극(14) 사이에 제공한다. 컬렉터 전극(6A)을 통해서 컬렉터 영역(6)을 접속시킨다.
도 5의 구성의 제조 방법은 US-A-4754315에 상세하게 설명되어 있으므로, 본 발명에서는 포함시키지 않을 것이다. 아르곤 이온 주입을 통해서 캐리어 재결합 중심을 생성함으로써 영역(1)을 형성하는 것이 개시되어 있다. 이는 제 1 에피텍셜층(4A)을 증착한 후, 제 2 에피텍셜 층(4B)을 증착하기 전에 수행한다. 본 발명에 따라서, 탄소 및 금 원자의 주입 혹은 확산은 적절한 마스크를 사용해서 그 영역을 최종 에미터(3)의 위치 아래가 되도록 측방향으로 한정하면서, 아르곤 주입 단계 대신에 이 단계에서 행한다.
트랜지스터가 온 상태 일 때, 에미터 영역의 활성 에지는 베이스 전극(14)에 인접한 에지(20)이다. 에미터 영역 활성 에지로부터 컬렉터 전극(6A)으로의 전류 경로의 경계가 점선(21)으로 표시되어 있다. 트랜지스터가 턴 오프되어 있을 때, 화살표(E)로 표시된 방향으로의, 베이스 전극을 통한 베이스 영역으로부터의 캐리어의 추출은 컬렉터 내의 전류 경로에 대한 결과적인 핀치 효과를 가지고, 에미터 영역의 중심을 향해서 과도 전류(a transient current)가 흐를 수 있는 베이스 영역의 일부를 핀치하며, 핀치된 전류 경로가 점선(22)으로 표시되어 있다.
영역(1)은 디바이스가 턴 오프되어 있는 동안 나타나는 전류 경로 내에 위치하고 있으며, 컬렉터 영역(6)으로부터 에미터 영역(2)을 격리시키기 위해 캐리어의 재결합을 야기시킴으로써 동작하며, 이로써 과도 전류를 차단해서 제 2 항복의 발생에 대항한다는 것을 알 수 있다. 영역(1)의 깊이 및 이 영역 내의 재결합 중심의 농도는 영역(1)의 영향을 디바이스 구조의 일부에서 2차 항복의 발생 가능성에 맞추도록 변화될 수 있다.
여기 설명된 기술은 트렌치 게이트 전력 트랜지스터의 제조에도 유익하게 사용될 수 있다. 함께 계류 중이며, 그 내용이 본 발명에 참고 자료로 포함되는 (본 출원인의) 영국 특허 출원 제 0127478.4 호에 개시된 바와 같이, 트렌치의 하부에서 트렌치의 바닥부로부터 실질적으로 드레인 드리프트 영역을 지나서 드레인 접촉 영역을 향해서 연장하는, 실질적으로 진성인 영역을 포함시킴으로써 트렌치 스위칭 손실이 감소된다. 이러한 실질적으로 진성인 영역은 디바이스를 제조하는 동안 트렌치가 디바이스의 반도체 바디 내로 에칭된 후에, 그러나 트렌치에 게이트 전극을 형성하기 전에 생성할 수 있다. 이 단계에서, 원자가 주입되는 기판의 나머지 영역을 적절한 마스크를 사용해서 차폐하면서, 탄소 및 금 원자를 트렌치의 베이스에 주입 및/또는 확산함으로써, 실질적으로 측방향으로 국한되고 트렌치 아래로 한정된 재결합 중심의 영역을 제공한다.
캐리어 수명이 감소된, 국한된 영역을 제공하기 위해서 본 발명을 사용하는 반도체 디바이스의 다른 실시예가 DE-A-10014659 및 EP-A-1098371에 개시되어 있으며, 그 내용이 본 발명에 참고 자료로 포함된다.
본 개시물을 판독함으로써, 다른 수정 및 변형이 당업자에게는 자명할 것이다. 이러한 수정 및 변형은 이미 알려진, 그리고 여기서 설명된 특징부 대신에 혹은 이에 추가해서 사용될 수 있는 동등물 및 다른 특성을 포함할 수 있다.
예컨대, 수명 제어 불순물로서 금 혹은 백금 원자를 사용하는 것을 기준으로 했으며, 이는 이러한 방식에서 널리 사용된다. 그러나 당업계에 알려진 다른 많은 불순물을 캐리어 수명을 제어하는데 사용할 수 있다는 것을 이해할 것이다.
이 출원에서 특징들의 특정 조합으로 청구항이 구성되었지만, 임의의 청구항에서 청구되는 동일한 발명에 관계되는 지 여부 및 본 발명과 같이 기술적인 문제의 일부 혹은 전체를 완화시키는 지 여부에 관계없이, 본 발명의 개시물의 범주는 직간접적으로 혹은 종합적으로 개시된 임의의 개선된 특징 혹은 개선된 특징의 조합을 포함한다는 것을 이해할 것이다.
출원인은 본 출원 혹은 임의의 다른 출원의 절차 중에 특징 및/또는 특징의 조합에 맞게 새로운 청구항이 구성될 수 있다는 점도 강조하고 있다.

Claims (14)

  1. 실질적으로 실리콘으로 이루어진 반도체 바디를 구비한 반도체 디바이스에 있어서,
    상기 바디는, 상기 디바이스가 동작하는 동안 전하 캐리어가 흐르고, 미리 정해진 농도의 탄소를 가진 영역을 포함하는 활성 디바이스 영역을 포함하며,
    상기 바디 중 실질적으로 상기 탄소 영역 내에 위치된 부분에 수명 제어 불순물(a lifetime controlling impurity)이 제공되는
    반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 탄소 영역 내의 불순물의 농도 프로파일은 실질적으로 상기 탄소의 농도 프로파일에 대응하는
    반도체 디바이스.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 탄소는 실질적으로 횡방향으로 한정되는(laterally confined)
    반도체 디바이스.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 탄소는 실질적으로 종방향으로 한정된는
    반도체 디바이스.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 탄소 영역은 에피텍셜 층 내에 위치하는
    반도체 디바이스.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    제 2 도전형인 부분 위에 제 1 도전형인 부분을 포함하는 전력 정류기를 포함하며,
    상기 부분들 사이에는 접합부가 형성되어 있는
    반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 탄소 영역은 상기 접합부의 적어도 일부를 포함하는
    반도체 디바이스.
  8. 제 6 항에 있어서,
    상기 탄소 영역은 상기 접합부의 아래에 위치하는
    반도체 디바이스.
  9. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    2개의 사이리스터(thyristors)를 포함하는 트라이액(a triac)을 포함하되,
    상기 사이리스터 사이에는 상기 탄소 영역이 연장하고 있는
    반도체 디바이스.
  10. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    바이폴라 반도체 디바이스를 포함하되,
    상기 반도체 바디는 에미터 영역 및 베이스 영역을 포함하고,
    상기 탄소 영역은 상기 베이스 영역 내에, 실질적으로는 상기 에미터 영역 아래에 제공되는
    반도체 디바이스.
  11. 실질적으로 실리콘으로 이루어진 반도체 바디를 가진 반도체 디바이스를 제조하는 방법에 있어서 - 상기 바디는 상기 디바이스가 동작하는 동안, 전하 캐리어가 흐르는 활성 디바이스 영역을 포함함 - ,
    상기 활성 디바이스 영역 내에 미리 정해진 농도의 탄소를 가진 영역을 제공하는 단계와,
    상기 바디 내의 수명 제어 불순물이 실질적으로 상기 탄소 영역 내에 위치되도록 상기 바디를 가열하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  12. 제 11 항에 있어서,
    상기 가열 단계 이전에 상기 바디에 상기 수명 제어 불순물을 도입하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 탄소는 실리콘의 에피텍셜 층의 성장 동안 도입되는
    반도체 디바이스 제조 방법.
  14. 제 11 항 또는 제 12 항에 있어서,
    상기 탄소는 상기 반도체 바디 부분의 적어도 일부를 형성하는 실리콘 기판의 대량 성장 동안 도입되는
    반도체 디바이스 제조 방법.
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