JP3895402B2 - 半導体デバイス - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体デバイスに関する。
【０００２】
【従来の技術】
半導体デバイスは一般にドリフト領域としてのｎまたはｐの導電形の半導体基板領域およびドリフト領域に作動電圧を印加するための２つの電極を有する少なくとも１つの能動的半導体範囲ならびに一般にデバイス特有の半導体構造を形成するための別の半導体領域を含んでいる。デバイスの導通状態でドリフト領域は両電極の間の電荷キャリアの電流を運ぶ。それに対して、デバイスの阻止状態ではドリフト領域はドリフト領域により形成されたｐｎ接合または阻止性の金属‐半導体接触部（ショットキ接触部）のディプレッション領域を受け入れる。このディプレッション領域はその後に印加されかつ導通状態と比較して高い作動電圧の結果として生成するものである。ディプレッション領域はしばしば空間電荷領域とも障壁層とも呼ばれる。ユニポーラな能動的半導体範囲とバイポーラな能動的半導体範囲とが区別されている。ユニポーラな能動的半導体範囲ではただ１つの種類の電荷キャリア、すなわち電子または正孔が機能を決定し、他方、バイポーラな能動的半導体範囲では両電荷キャリア形式、すなわち電子および正孔が機能に寄与する。
【０００３】
阻止状態ではデバイスの表面に比較的高い電界が生ずる。従って、表面におけるこれらの電界が安定に、デバイスの周囲の媒体のブレークダウン電界強度よりも明らかに低い最大の電界強度を有する媒体に移行するように注意しなければならない。その際に周囲の媒体は絶縁および／またはパッシベーションのための誘電体の層であってよいし、周囲の気体、一般に空気であってもよい。デバイスの表面における高い電界強度の問題は特にパワーエレクトロニクスにおける応用の際のように高い阻止電圧の際に、また高い電界線湾曲または半導体領域の高いドーピング濃度を有する小さい寸法の際に生ずる。デバイスの表面における電界強度を減ずるため、デバイスの表面に形成されまたデバイスの能動的範囲を囲むいわゆる周縁端が使用される。周縁端の機能は外方への能動的半導体範囲の電気的遮蔽とならんで、半導体デバイス内の表面に近い範囲内の電界過上昇を減ずるため、能動的半導体範囲の周りに電界線湾曲が生ずることにある。
【０００４】
文献「最近のパワーデバイス（Modern Power Devices) 」ビー・ジェイ・バリガ（B.J.Baliga) 著、１９８７年、ション・ウイリー・アンド・ソンズ（John Wiley and Sons ）（米国）出版、第７９〜１２９頁からパワーエレクトロニクス用のシリコンベース上の半導体デバイスにおけるｐｎ接合に対する周縁端（接合終端）の種々の実施形態が知られている。このようなｐｎ接合は通常、ドリフト領域としてのシリコン層の表面にドーピング物質を拡散することにより形成され、その際に拡散される領域はシリコン層と反対の導電形である。拡散された領域の縁に電界線湾曲のゆえにこの領域の深さに関係して平坦なｐｎ接合と比較して電界の過上昇が生ずる。
【０００５】
周縁端として第１の公知の実施形態では、シリコン層のｐｎ接合の拡散された領域の周りに同じく拡散により形成されているいわゆる電界リング（浮動電界リング）を設けることができる。この電界リングはｐｎ接合の拡散された領域と等しい導電形であり、また逆極性にドープされたシリコン層により拡散された領域からそれぞれ互いに隔てられている。１つまたはそれ以上の電界リングを設けることもできる。
【０００６】
周縁端を得る第２の実施形態は、機械的除去またはエッチング（“エッジを斜めに切られた終端”または“エッチ輪郭終端”）によりｐｎ接合の周縁の材料を、従ってまた電荷を除去することにある。それにより周縁端としてのメサ構造が得られる。
【０００７】
ｐｎ接合に対する第３の公知の周縁端はいわゆる電界プレート（field plate)である。そのためにｐｎ接合の周りの周縁範囲の上に酸化物層が、またその上に金属層が電界プレートとして被覆される。この金属層に、ｐｎ接合の周縁における表面電位を変更する電界が与えられる。それにより同じくｐｎ接合のディプレッション領域が、従ってまた電界が幅を広げられる。電界プレートは、ｐｎ接合に作動電圧を与えるために対応付けられかつまたｐｎ接合の周りの周縁範囲を酸化物層により覆われている電極層により形成することもできる。周縁端は電界リングおよび電界プレートの組み合わせにより形成することもできる（「最近のパワーデバイス」第１１９頁参照）。
【０００８】
周縁端の第４の公知の実施形態では、制御された逆極性の電荷がドリフト領域として設けられているシリコン層の表面にイオン注入により入れられる。このような周縁端は“接合終端延長(junction termination extension)”と呼ばれる。植え込まれた領域はｐｎ接合の拡散された半導体領域と等しい導電形であり、従ってまたドリフト領域と逆極性にドープされており、また拡散された領域よりも低いドーピング濃度を有する。ドリフト領域に拡散により入れられた領域によるほかに、この第４の実施形態のｐｎ接合は、ドリフト領域の表面の上に配置されかつドリフト領域と逆極性にドープされているシリコン層により形成することもできる。周縁端のイオン注入が次いでｐｎ接合を形成するシリコン層の縁において行われる。ｐｎ接合はこの“接合終端延長”周縁端により実質上拡大され、電界が幅を広げられ、また電界湾曲が減ぜられる。デバイスのブレークダウン耐性がそれにより高められる。
【０００９】
“接合終端延長”周縁端と比較可能な別の周縁端がスイス特許６５９５４２号明細書から公知であり、またこの明細書では障壁層延長範囲と呼ばれている。この周縁端はｐｎ接合に対して半導体デバイスのバイポーラに能動的な半導体範囲として設けられており、またイオン注入またはエピタキシャル成長により形成される。障壁層延長範囲の横方向の広がり（ＷJER ）はｐｎ接合のわずかにドープされた側のディプレッション幅（Ｗid）の半分よりも若干大きく設定される。ディプレッション幅（Ｗid）の２倍を越える横方向の広がり（ＷJER ）に対する値では、この公知の周縁端ではもはや改善が得られない。
【００１０】
「最近のパワーデバイス」第１２８頁ではバイポーラトランジスタ（ＢＪＴ）、電界効果トランジスタ（ＭＯＳＦＥＴ）およびサイリスタ（ＳＣＲ＝シリコン制御整流器）に対する“接合終端延長”周縁端が提案される。しかし、この周縁端により追加的な寄生的ダイオードが作られるので、デバイスの阻止状態でのバイポーラな漏れ電流およびデバイスの作動中の高い蓄積電荷が生じ、これらが特にユニポーラなシリコンＭＯＳＦＥＴにおいて大きな問題に通ずる。これらの漏れ電流および蓄積電荷は、周縁端が大きくされると、一層著しく増大する。なぜならば、寄生的ダイオードの電荷キャリア注入が周縁端の面積と共に増大するからである。
【００１１】
【発明が解決しようとする課題】
本発明の課題は、特別な周縁端を有するシリコンベース上の半導体デバイスを提供することにある。ユニポーラなデバイスでは特に周縁端によりデバイスの導通作動中の蓄積電荷が著しく高められてはならない。
【００１２】
【課題を解決するための手段】
この課題は、本発明によれば、請求項１の特徴または請求項２の特徴により解決される。半導体デバイスは、デバイスの能動的範囲において能動的範囲への逆電圧の印加の際にディプレッション領域を受け入れる第１の導電形のシリコンから成る少なくとも１つの半導体領域を含んでいる。能動的範囲に対する周縁端は、ディプレッション領域を受け入れる半導体領域と逆の導電形のシリコンにより形成されており、また能動的範囲の周りにこの半導体領域の表面にまたはそのなかに配置されている。この周縁端に対して、少なくとも約０．１ｅＶ（１００ｍｅＶ）の低い不純物エネルギー準位を有するドーピング物質（ドーパント）がドープされている。請求項１によるｐ導電形の周縁端ではドーピング物質はアクセプタであり、またそのエネルギー準位はシリコン結晶の価電子帯に対して相対的に示されるアクセプタ準位である。請求項９によるｎ導電形の周縁端ではドーピング物質はドナーであり、またそのエネルギー準位はシリコン結晶の導電帯に対して相対的に示されるドナー準位である。
【００１３】
本発明は、周縁端内のドーピング物質原子（不純物原子、原子状格子欠陥）がその低いエネルギー準位に基づいて、半導体デバイスの導通作動中のたとえば最高で５Ｖの比較的低い導通電圧ではシリコンに対して許容される作動温度範囲内で実質的にイオン化されておらず、それに対して、半導体デバイスの阻止状態でのたとえば１００Ｖないし５０００Ｖの高い阻止電圧では少なくとも広範囲にイオン化されているという考察に基づいている。半導体デバイスの導通状態では能動的範囲の電圧降下は周縁端および逆極性にドープされた半導体領域により形成される寄生的なｐｎダイオードの電圧降下以下にとどまり、また周縁端は電荷キャリアを殆ど放出しない。周縁端によりこうして実質的に追加的な蓄積電荷は発生されない。このことは、たとえば０．０４５ｅＶのアクセプタ準位を有するホウ素（Ｂ）、０．０４５ｅＶのドナー準位を有するリン（Ｐ）または０．０５４ｅＶのドナー準位を有するヒ素（Ａｓ）のような比較的平坦なエネルギー準位を有するドーピング物質によりドープされるシリコン中の従来公知の周縁端にくらべての重要な利点である。それに対して、半導体デバイスの阻止作動中は比較的高い阻止電圧に基づいてはるかに高い電界が周縁端に生じている。これらの電界により周縁端のシリコン中の低い不純物は少なくとも広範囲にイオン化され、またそれらの空間的分布に従って固定的な空間電荷を発生する。この空間電荷は外部の電界および電荷に対しても半導体デバイスの能動的範囲の電気的遮蔽を行う。
【００１４】
本発明による半導体デバイスの有利な実施態様は請求項１および請求項９にそれぞれ従属する請求項にあげられている。
【００１５】
それによれば、周縁端に対するアクセプタとして好ましくは、０．１７ｅＶのアクセプタ準位を有するベリリウム（Ｂｅ）、０．２６ｅＶのアクセプタ準位を有する亜鉛（Ｚｎ）、０．２３ｅＶのアクセプタ準位を有するニッケル（Ｎｉ）、０．３５ｅＶのアクセプタ準位を有するコバルト（Ｃｏ）、０．１７ｅＶのアクセプタ準位を有するマグネシウム（Ｍｇ）、０．２７ｅＶのアクセプタ準位を有する錫（Ｓｎ）、および／または０．１６ｅＶのアクセプタ準位を有するインジウム（Ｉｎ）が用いられる。ドナーとしては好ましくは、０．２６ｅＶのドナー準位を有する硫黄（Ｓ）、０．２５ｅＶのドナー準位を有するセレン（Ｓｅ）および／または０．２１ｅＶのドナー準位を有するチタン（Ｔｉ）が用いられる。
【００１６】
周縁端は電界リングの形態で形成することができる。
【００１７】
半導体デバイスの特に有利な実施態様では、能動的範囲のディプレッション領域を受け入れるためのシリコン半導体領域はたとえばシリコンエピタキシャル層として少なくとも１つの横方向に優先的に広げられており、またディプレッション領域の垂直方向の広がりは能動的範囲に与えられる阻止電圧に関係する。周縁端は少なくとも１つの横方向に、垂直方向のディプレッション領域の最大垂直広がり（最大ディプレッション領域深さ）よりも大きく広げられている。この場合の横方向とはシリコン半導体領域の表面に対してほぼ平行に延びている方向を云い、また垂直方向とはシリコン半導体領域の表面に対してほぼ垂直に延びている方向を云う。こうして半導体デバイスのなかに、周縁端と半導体領域との間に形成される比較的面積の大きいｐｎ接合が組み込まれる。この組み込まれたｐｎ接合の空間電荷領域から電荷キャリアが溢れ出るので、ドリフト領域の表面の範囲内の電界が幅を広げられ、また同時に半導体デバイスの能動的範囲が外部の電荷および電界に対してほぼ完全に遮蔽される。アバランシブレークダウンは半導体領域の表面から離れて確実にバルク内で行われる。ディプレッション領域の垂直方向の最大の広がりにくらべての周縁端の横方向の広がりが大きいことによる特別な利点は、半導体デバイスのブレークダウン電圧が周縁端内のドーピングまたは一般的に電荷キャリア濃度の変動に対して明らかに不感であることにある。好ましくは周縁端はこの実施態様では直接に能動的範囲に境を接している。
【００１８】
周縁端の横方向広がりおよび／または垂直方向広がりおよび／またはドーピングプロフィルの調整により、周縁端および半導体領域により形成されるｐｎ接合のディプレッション領域の広がり、従ってまた特に半導体領域の表面における電界の幅の広がりが、半導体デバイスのブレークダウン耐性および調整許容差をなお一層高めるため、一層適合させられ得る。
【００１９】
好ましくは、周縁端の横方向広がりは半導体領域により受け入れられる空間電荷領域の最大垂直広がりよりも３倍大きく設定される。
【００２０】
特別な実施態様では周縁端は相い異なるドーピングを有する少なくとも２つの半導体範囲を含んでいる。それにより電界の幅のソフトな、すなわち滑らかな広がりを得ることができる。半導体デバイスはこのような多段にドープされた周縁端により製造許容差に対して特に強靱である。少なくとも２つの半導体範囲は垂直方向に重なり合って、または横方向に並び合って配置させることができる。
【００２１】
別の実施態様では、半導体デバイスの能動的範囲に対応付けられている電気的接触部が少なくとも部分的に周縁端に重なっていてもよい。それにより周縁端は定められた電位に置くことができる。
【００２２】
周縁端はドリフト領域として設けられている半導体領域の表面上にエピタキシャル成長させることもできるし、半導体領域中に拡散またはイオン注入により形成することもできる。
【００２３】
半導体デバイスは好ましくはたとえばＭＩＳＦＥＴ構造またはショットキダイオード構造の少なくともユニポーラな能動的範囲を有する。しかし、半導体デバイスはたとえばｐｎダイオード、ＩＧＢＴ、ＧＴＯまたはサイリスタ構造のような少なくとも１つのバイポーラな能動的範囲を有することもできる。
【００２４】
【実施例】
以下、図面を参照して本発明を説明する。互いに相当する部分には同一の符号が付されている。
【００２５】
図１には半導体領域が符号２を付して、電子的に能動的な範囲が符号３を付して、この能動的範囲３に対する周縁端が符号４を付して、半導体領域２の表面が符号２０を付して、半導体領域２のなかに形成された能動的範囲３のディプレッション領域が符号２１を付して示されている。半導体領域２は半導体デバイスのドリフト領域を形成し、また半導体デバイスの阻止状態で能動的範囲３のディプレッション領域２１を受け入れる。このディプレッション領域２１は、能動的範囲３において半導体領域２により形成される互いに逆の導電形の２つの半導体の間のｐｎ接合の空間電荷領域であってもよいし、金属と半導体との間のショットキ接触部の障壁層であってもよい。図示されている半導体デバイスは縦形構造であり、導通作動中の電流がほぼ垂直方向に、すなわち表面２０に対してほぼ垂直に流れる。パワーエレクトロニクスでは主としてこのような縦形半導体デバイスが使用される。しかし、原理的には、本発明による周縁端は横方向、すなわち表面２０に対してほぼ平行な電流の流れを有する（プレーナ構造の）横形半導体デバイスにも使用され得る。
【００２６】
ディプレッション領域２１の垂直方向の広がりは、能動的範囲３に相応の（図示されていない）電極を介して与えられる阻止電圧に関係している。ディプレッション領域２１の予め定められた阻止電圧に相応する最大垂直広がりは符号Ｔを付して示されている。半導体領域２は少なくとも１つの横方向に、また好ましくはすべての横方向に垂直方向よりも強く広げられている。好ましくは半導体領域２は、図示されていない基板の上に配置されたとえばエピタキシャル成長させられかつ一般に基板よりも低い濃度にドープされているシリコン層である。
【００２７】
半導体デバイスの能動的範囲に対する周縁端４は半導体領域２の表面２０またはそのなかに配置されている。周縁端４は横方向にすべての能動的範囲を囲んでいる。さらに周縁端４は半導体領域２とは逆の導電形のシリコンにより形成されている。図示されている実施例では、半導体領域２はｎ導電形であり、また周縁端４はｐ導電形である。それに対して、ｐ導電形の半導体領域２ではｎ導電形の周縁端４を設ける必要がある。好ましくは、周縁端４はシリコン半導体領域２の表面２０へのドーピング物質粒子の拡散またはイオン注入により、または半導体領域２の表面２０の上にシリコンからの相応にドープすべきエピタキシャル層の成長により形成されている。
【００２８】
図１に示されている実施例では、周縁端４は好ましくは能動的範囲３と接触している。それに対して、周縁端として少なくとも１つの電界リングを有するたとえば図５に示されている実施例では、周縁端は半導体領域２により能動的範囲３から隔てられている。
【００２９】
周縁端４の符号Ｗを付されている横方向の広がりは好ましくは半導体領域２のディプレッション領域２１の最大垂直広がりＴよりも大きい。好ましくは、周縁端４の横方向広がりＷはディプレッション領域２１の最大垂直広がりＴよりも少なくとも３倍大きい。たとえばディプレッション領域２１の広がりＴが１０μｍであれば、周縁端４の横方向広がりＷは好ましくは５０μｍと１５０μｍとの間に設定されている。周縁端４の垂直広がりｄは好ましくはほぼ一定である。周縁端４の垂直広がりｄを実験的に決定可能な値に設定することにより、半導体デバイスは周縁端４のドーピングの際の製造許容差に対して特に強靱にされ得る。周縁端４の垂直広がりｄの値はたとえば０．１μｍと５μｍとの間である。
【００３０】
このような周縁端４により半導体デバイス中に半導体領域２の表面２０の範囲内に比較的面積の大きいｐｎ接合が組み込まれる。このｐｎ接合に半導体デバイスの阻止状態で生ずる空間電荷領域は一方では能動的範囲３および半導体領域２をデバイスの外部からの電界および電荷に対して遮蔽し、また他方では表面２０の範囲内での電界の拡幅に通ずる。それによってデバイスのブレークダウン耐性が高められ、また能動的範囲３により高い阻止電圧が与えられ得る。
【００３１】
いま周縁端４に対して、少なくとも約０．１ｅＶ（１００ｍｅＶ）の少なくとも１種の低い不純物エネルギー準位を有するドーピング物質（ドーパント）がドープされている。シリコン結晶格子中に組み込まれる周縁端４内のドーピング物質原子はその低いエネルギー準位に基づいて、半導体デバイスの導通作動中のたとえば最高５Ｖの比較的低い導通電圧ではシリコンに対して許容される作動温度範囲内で実際上イオン化されていない。従って、半導体デバイスの導通状態では能動的範囲３の上の電圧降下は周縁端４および逆極性にドープされている半導体領域２により形成されている寄生的ｐｎダイオードの電圧降下以下にとどまり、また周縁端４は殆ど電荷キャリアを放出しない。こうして周縁端４により特にユニポーラな半導体デバイスでは実質上、追加的な蓄積電荷が発生されない。
【００３２】
それに対して、半導体デバイスの阻止状態でのたとえば１００Ｖないし５０００Ｖの高い阻止電圧では高い電界が周縁端４に与えられている。半導体デバイスの阻止状態でのこの電界により周縁端４内のドーピング物質原子がその低い不純物準位にもかかわらず少なくとも広範囲にイオン化され、またそれらの空間的分布に従って固定的な空間電荷を発生する。この空間電荷は周縁端４による半導体デバイスの能動的範囲３の電気的遮蔽を行わせる。
【００３３】
ｐ導電形の周縁端４に対して、シリコン中でアクセプタとして作用するドーピング物質が選ばれる。周縁端４に対する好ましいアクセプタは、０．１７ｅＶのアクセプタ準位を有するベリリウム（Ｂｅ）、０．２６ｅＶのアクセプタ準位を有する亜鉛（Ｚｎ）、０．２３ｅＶのアクセプタ準位を有するニッケル（Ｎｉ）、０．３５ｅＶのアクセプタ準位を有するコバルト（Ｃｏ）、０．１７ｅＶのアクセプタ準位を有するマグネシウム（Ｍｇ）、０．２７ｅＶのアクセプタ準位を有する錫（Ｓｎ）、および／または０．１６ｅＶのアクセプタ準位を有するインジウム（Ｉｎ）である。
【００３４】
それに対して、ｎ導電形の周縁端４に対しては、シリコン中でドナーとして作用するドーピング物質が選ばれる。ドナーとしては好ましくは、０．２６ｅＶのドナー準位を有する硫黄（Ｓ）、０．２５ｅＶのドナー準位を有するセレン（Ｓｅ）、および／または０．２１ｅＶのドナー準位を有するチタン（Ｔｉ）が用いられる。
【００３５】
すべての前記のドーピング物質はエピタキシャルプロセスでも拡散プロセスでもイオン注入プロセスでもシリコン中に組み込むことができる。周縁端４のシリコンは１種またはそれ以上のドーピング物質によりドープされ得る。
【００３６】
ドーピング物質濃度は特に周縁端４の垂直方向の広がりに関係して選ばれ、また一般に１０13ｃｍ-3と１０16ｃｍ-3との間、好ましくは１・１０15ｃｍ-3と５・１０15ｃｍ-3との間である。
【００３７】
図２にはユニポーラな能動的範囲として少なくとも１つのショットキダイオード構造３３を有する半導体デバイスの実施例の一部が断面図で示されている。ｎドープされた半導体、好ましくはシリコンから成る基板９の上に同じくｎドープされたエピタキシャルに成長させられたシリコン層が半導体領域２として配置されている。ショットキダイオード構造３３は半導体領域２の上に配置された一般に金属の接触部２５をショットキ接触部として含んでいる。半導体領域２の接触部２５の下側に阻止電圧の印加の際に生ずるショットキダイオード構造３３の障壁層は半導体デバイスの能動的範囲にディプレッション領域２１を形成する。接触部２５にすぐ続いて半導体領域２の上にエピタキシャルに成長させられたｐドープされた半導体層が周縁端４として配置されている。周縁端４を形成する半導体層はその層平面（横方向の広がりＷ）において、半導体領域２の層厚み、従ってまたディプレッション領域２１の最大垂直広がりＴよりも明らかに大きく広げられている。周縁端４は半導体領域２の縁まで延びていてよい。接触部２５は好ましくは周縁端４の一部の上にも配置されている（重なる接触部）。さらに、半導体領域２および周縁端４はそれらの能動的範囲と反対側の外縁に凹み２３、たとえばベベルド‐エッチ（beveled-etch) 縁を設けられていてもよい。導通作動中、接触部２５とショットキダイオード構造３３内の別の（図示されていない）電極との間の電圧降下は周縁端４と半導体領域２との間の寄生的ｐｎダイオードの電圧降下以下にとどまる。それによりユニポーラなデバイスのほぼ蓄積電荷なしの作動が保証される。
【００３８】
図３にはバイポーラな能動的範囲として少なくとも１つのｐｎダイオード構造３６を有する半導体デバイスの一部が断面図で示されている。半導体領域２はエピタキシャルに半導体基板９の上に成長させられており、また基板９と等しい導電形（ｎ導電形）である。ｐｎダイオード構造３６のｐｎ接合はｎ導電形の半導体領域２と、半導体領域２の表面２０の上に配置されている好ましくはエピタキシャルに成長させられたｐ導電形の半導体領域２６とにより形成されている。このｐ導電形の半導体領域２６の上にオーム性接触部２７が配置されている。ｐｎダイオード構造３６のｐｎ接合の空間電荷領域はここに能動的範囲のディプレッション領域２１を形成する。ｐｎダイオード構造３６に対する周縁端４として、好ましくは半導体領域２の表面２０の上にエピタキシャルに成長させられたｐ導電形のシリコン層が設けられている。周縁端４のこのシリコン層はｐｎダイオード構造３６のｐ導電形の半導体領域２６に直接に境を接している。オーム性接触部２７は周縁端４を部分的に覆っている。さらに凹み２３が半導体領域２の縁に設けられていてもよい。エピタキシャルに成長させられた半導体領域の代わりに、もちろんイオン注入された半導体領域が設けられていてもよい。すべての半導体領域は好ましくはシリコンにより形成されている。
【００３９】
図４にはユニポーラな能動的範囲を有する半導体デバイスの別の実施例として少なくともＭＩＳＦＥＴ構造３７を有する半導体デバイスが示されている。ｎドープされた基板９の上に配置されているｎドープされた半導体領域２はＭＩＳＦＥＴ構造３７のドリフト領域である。ＭＩＳＦＥＴ構造３７は半導体領域２の表面２０にイオン注入または拡散により形成された少なくとも１つのｐドープされたベース領域５０と、ベース領域５０のなかに同じくイオン注入または拡散により形成された少なくとも１つのソース領域５１と、ソース領域５１とベース領域５０との間を電気的に短絡するソースＳの少なくとも１つのソース電極５２と、絶縁層５３を介して電気的に絶縁されてソース領域５１および半導体領域２を接続するベース領域５０のチャネル領域の上に配置されているゲートＧ（絶縁されたゲート）のゲート電極５４と、基板９の半導体領域２とは反対側の面の上に配置されているドレインＤのドレイン電極５５とを含んでいる。ベース領域５０と半導体領域２との間に形成されるｐｎ接合の、半導体領域２により受け入れられるディプレッション領域２１は概要を示されている。ＭＩＳＦＥＴ構造３７は特に、図４中に示されているように、それぞれ１つのベース領域５０と、対応付けられているソース電極５２を有する少なくとも１つのソース領域５１とを有する個々のセルと、個々のセルを橋絡する絶縁されたゲート電極５４とから構成することができる。このようなセル設計はそれ自体はさまざまな形態で知られている。ＭＩＳＦＥＴ構造３７に対する周縁端４はＭＩＳＦＥＴ構造３７の外縁に位置するベース領域５０に直接につながっており、またベース領域５０と同じく半導体領域２に対して逆極性にドープされている。好ましくは周縁端４は半導体領域２の表面２０にドーピング物質粒子をイオン注入することにより形成されている。しかし、周縁端４および／またはＭＩＳＦＥＴ構造３７のベース領域５０はエピタキシャル層であってもよい。
【００４０】
図４に示されている有利な実施例では、周縁端４は少なくとも２つの相い異なってドープされた半導体領域４１および４２から構成されている。これらの両半導体領域４１および４２は横方向に並び合って半導体領域２の表面２０に配置されており、また好ましくは共に注入または拡散により、もしくは共にエピタキシャル成長により形成されている。その際に好ましくは両半導体領域４１および４２はほぼ等しい垂直方向の広がりを有する。ＭＩＳＦＥＴ構造３７に直接に隣接する半導体領域４１はＭＩＳＦＥＴ構造３７のベース領域５０よりも低い濃度にドープ（ｐ- ）されており、またこのベース領域５０と反対側の面の上に横方向に続くｐ--ドープされた半導体領域４２よりも高い濃度にドープされている。こうして、段階付きのドーピングを有する周縁端４が得られる。有利な実施例では第１の半導体領域４１の横方向の広がりＷ１は第２の半導体領域４２の横方向の広がりＷ２よりも小さく設定されている。周縁端４の全横方向広がりＷはその際に両半導体領域４１および４２の個々の広がりＷ１およびＷ２の和として生ずる。周縁端４のこの全横方向広がりＷはＭＩＳＦＥＴ構造３７のディプレッション領域２１の最大垂直広がりＴよりも大きく設定されている。
【００４１】
両半導体領域４１および４２は、図示されていない実施例においては垂直に重なり合って配置されていてもよい。このような垂直構成はたとえば相い異なる侵入深さを有するイオン注入または拡散により、または半導体領域の次々と重なり合ったエピタキシャル成長により形成できる。その場合に好ましくは下に配置される半導体領域は好ましくは、上に配置される半導体領域よりも低い濃度にドープされている。その場合に周縁端の横方向の広がりＷは、垂直に重なり合って配置される個々の半導体領域の最大の横方向広がりによりほぼ決定されている。好ましくは、すべての半導体領域の横方向の広がりＷは少なくとも近似的に等しい大きさである。
【００４２】
さらに、周縁端は、それぞれ相い異なってドープされた２つよりも多い半導体領域から成っていてもよく、その際にドーピングは好ましくは横方向に外方に、または垂直方向に下方に減少する。
【００４３】
このような多段の周縁端はＭＩＳＦＥＴ構造を有する半導体デバイスに限らず、すべての他の半導体デバイスに設けることができる。この多段にドープされた周縁端は、半導体領域２の表面２０の範囲内の電界が能動的範囲から外方へソフトに変化するという利点を有する。
【００４４】
上記のすべての実施例において、すべての半導体領域の導電形がそれぞれ交換され得ることは理解されよう。
【００４５】
図５には周縁端４として電界リング構造を有する半導体デバイスの実施例が示されている。互いに間隔をおいて半導体デバイスの能動的範囲３のまわりに配置されている３つの電界リング４３、４４および４５が示されている。最も内側の電界リング４３は能動的範囲３から半導体領域２により隔てられている。個々の電界リング４３、４４および４５は互いに半導体領域２により隔てられており、また好ましくはシリコン半導体領域２の表面２０に拡散により形成されている。電界リング構造の電界リングの数および電界リングの間隔により半導体領域２の表面２０の範囲内の電界線分布が設定され得る。
【００４６】
図６および図７には、本発明による周縁端を有する半導体デバイスの計算機による数値的シミュレーションの結果が示されている。計算は半導体デバイスに対する半導体材料としてのシリコンに基づいている。周縁端４に対するドーピング物質としては５・１０15ｃｍ-3のドーピング濃度を有するニッケル（Ｎｉ）が選ばれた。周縁端４の深さは１μｍであり、また横方向の広がりは半導体領域２の垂直方向の広がりの５倍である。
【００４７】
図６には、本発明による周縁端４により可能な電位分布がショトキ‐ダイオード構造３３を有する半導体デバイスの例について示されている。等電位線は符号ＰＬを付して示されている。
【００４８】
図７には、ショトキ‐ダイオード構造３３および本発明による周縁端４を有する半導体デバイスにおける８０°Ｃの作動温度における電流の流れが示されている。電流流れ線はそれぞれ符号ＩＬを付して示されている。
【００４９】
すべての実施例において、周縁端４とならんで、誘電性または半絶縁性の材料から成る追加的なパッシベーション層を設けることもできる。パッシベーション層は特に無定形のＳｉＣ、すなわち無定形のシリコン（Ｓｉ）または無定形の炭素（Ｃ）から成っていてよい。
【図面の簡単な説明】
【図１】周縁端を有する半導体デバイスの原理的構成を示す図。
【図２】ショトキ‐ダイオード構造に対する周縁端を有する半導体デバイスの一部断面図。
【図３】ｐｎダイオード構造に対する周縁端を有する半導体デバイスの一部断面図。
【図４】ＭＩＳＦＥＴ構造に対する２つの相い異なってドープされた半導体範囲を有する周縁端を有する半導体デバイスの一部断面図。
【図５】周縁端として電界リング構造を有する半導体デバイスの一部断面図。
【図６】ショトキ‐ダイオード構造を有する半導体デバイスにおける電界分布図。
【図７】ショトキ‐ダイオード構造を有する半導体デバイスにおける電流の流れを示す図。
【符号の説明】
２ 半導体領域
３ 能動的範囲
４ 周縁端
９ 基板
２０ 半導体領域の表面
２１ ディプレッション領域
２３ 凹み
２５ 接触部
２６ 半導体領域
２７ 接触部
３３ ショトキ‐ダイオード構造
３６ ｐｎ接合構造
３７ ＭＩＳＦＥＴ構造
４１、４２ 半導体領域
４３〜４５ 電界リング
５０ ベース領域
５１ ソース領域
５２ ソース電極
５３ 絶縁層
５４ ゲート電極
Ｗ、Ｗ１、Ｗ２ 横方向広がり
Ｔ、ｄ 垂直方向広がり
Ｓ ソース
Ｇ ゲート
Ｄ ドレイン
ＰＬ 等電位線
ＩＬ 電流流れ線

Claims (24)

  1. ａ）能動的範囲（３）にこの能動的範囲（３）への逆電圧の印加の際にディプレッション領域（２１）を受け入れるｎ導電形のシリコンから成る少なくとも１つの半導体領域（２）と、
    ｂ）前記能動的範囲（３）に対する周縁端（４）であって、
    ｂ１）能動的範囲（３）の周りに、前記半導体領域（２）の表面（２０） にまたはそのなかに配置されており、
    ｂ２）前記シリコン中に少なくとも０．１ｅＶのアクセプタレベルを有する少なくとも１種のドーピング物質でドープされているｐ導電形のシリコンから成る
    周縁端（４）とを含んでいることを特徴とする半導体デバイス。
  2. 前記周縁端（４）に対する前記ドーピング物質としてベリリウム（Ｂｅ）が用いられることを特徴とする請求項１記載の半導体デバイス。
  3. 前記周縁端（４）に対する前記ドーピング物質として亜鉛（Ｚｎ）が用いられることを特徴とする請求項１記載の半導体デバイス。
  4. 前記周縁端（４）に対する前記ドーピング物質としてニッケル（Ｎｉ）が用いられることを特徴とする請求項１記載の半導体デバイス。
  5. 前記周縁端（４）に対する前記ドーピング物質としてコバルト（Ｃｏ）が用いられることを特徴とする請求項１記載の半導体デバイス。
  6. 前記周縁端（４）に対する前記ドーピング物質としてマグネシウム（Ｍｇ）が用いられることを特徴とする請求項１記載の半導体デバイス 。
  7. 前記周縁端（４）に対する前記ドーピング物質として錫（Ｓｎ）が用いられることを特徴とする請求項１記載の半導体デバイス。
  8. 前記周縁端（４）に対する前記ドーピング物質としてインジウム（Ｉｎ）が用いられることを特徴とする請求項１記載の半導体デバイス。
  9. ａ）能動的範囲（３）にこの能動的範囲（３）への逆電圧の印加の際にディプレッション領域（２１）を受け入れるｐ導電形のシリコンから成る少なくとも１つの半導体領域（２）と、
    ｂ）前記能動的範囲（３）に対する周縁端（４）であって、
    ｂ１）前記能動的範囲（３）の周りに、前記半導体領域（２）の表面（２０）にまたはそのなかに配置されており、
    ｂ２）前記シリコン中に少なくとも０．１ｅＶのドナーレベルを有する少なくとも１種のドーピング物質でドープされているｎ導電形のシリコンから成る前記周縁端（４）とを含んでいることを特徴とする半導体デバイス。
  10. 前記周縁端（４）に対する前記ドーピング物質として硫黄（Ｓ）が用いられることを特徴とする請求項９記載の半導体デバイス。
  11. 前記周縁端（４）に対する前記ドーピング物質としてセレン（Ｓｅ）が用いられることを特徴とする請求項９記載の半導体デバイス。
  12. 前記周縁端（４）に対する前記ドーピング物質としてチタン（Ｔｉ）が用いられることを特徴とする請求項９記載の半導体デバイス。
  13. ａ）前記半導体領域（２）がこの半導体領域（２）の表面（２０）に対して平行に延びている少なくとも１つの横方向に、前記半導体領域（２）の表面（２０）に対して垂直に延びている垂直方向よりも大きく広げられており、
    ｂ）前記ディプレッション領域（２１）の垂直方向の広がりが前記能動的範囲（３）に印加される逆電圧に関係しており、
    ｃ）前記周縁端（４）の横方向の広がり（Ｗ）が、前記半導体領域（２）により受け入れられる前記ディプレッション領域（２１）の最大の垂直方向の広がり（Ｔ）よりも大きいことを特徴とする請求項１ないし１２の１つに記載の半導体デバイス。
  14. 前記周縁端（４）の横方向の広がり（Ｗ）が、前記半導体領域（２）により受け入れられる前記ディプレッション領域（２１）の最大の垂直方向の広がり（Ｔ）の少なくとも３倍の大きさであることを特徴とする請求項１３記載の半導体デバイス。
  15. 前記周縁端（４）が相異なるドーピング濃度を有する少なくとも２つの半導体範囲（４１、４２）を含んでいることを特徴とする請求項１３または１４記載の半導体デバイス。
  16. 前記両半導体範囲（４１、４２）が横に並び合って配置されていることを特徴とする請求項１５記載の半導体デバイス。
  17. 前記両半導体範囲が垂直方向に重なり合って配置されていることを特徴とする請求項１５記載の半導体デバイス。
  18. 前記能動的範囲（３）に接触する電極（２５）が少なくとも部分的に前記周縁端（４）を覆っていることを特徴とする請求項１３ないし１７の１つに記載の半導体デバイス。
  19. 前記周縁端（４）が電界リング構造として形成されていることを特徴とする請求項１ないし１２の１つに記載の半導体デバイス。
  20. 前記周縁端（４）がエピタキシャルに前記半導体領域（２）の上に成長させられていることを特徴とする請求項１ないし１９の１つに記載の半導体デバイス。
  21. 前記周縁端（４）がイオン注入法により形成されていることを特徴とする請求項１ないし１９の１つに記載の半導体デバイス。
  22. 前記周縁端（４）が拡散法により形成されていることを特徴とする請求項１ないし１９の１つに記載の半導体デバイス。
  23. 前記能動的範囲（３）がユニポーラな能動的範囲（３３）を有することを特徴とする請求項１ないし２２の１つに記載の半導体デバイス。
  24. 前記能動的範囲（３）がバイポーラな能動的範囲（３３）を有することを特徴とする請求項１ないし２２の１つに記載の半導体デバイス。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100442462B1 (ko) * 1998-07-17 2004-07-30 인피니언 테크놀로지스 아게 전면에 차단층이 배치된 에미터 영역을 가지는 전력용반도체 소자
DE59909045D1 (de) 1998-07-17 2004-05-06 Infineon Technologies Ag Leistungshalbleiterbauelement für hohe sperrspannungen
US6974766B1 (en) * 1998-10-01 2005-12-13 Applied Materials, Inc. In situ deposition of a low κ dielectric layer, barrier layer, etch stop, and anti-reflective coating for damascene application
JP2002528913A (ja) * 1998-10-23 2002-09-03 インフィネオン テクノロジース アクチエンゲゼルシャフト 電力用半導体及び製造方法
EP1818980A3 (de) * 1999-06-22 2010-08-11 Infineon Technologies AG Substrat für Hochspannungsmodule
DE19942679C1 (de) * 1999-09-07 2001-04-05 Infineon Technologies Ag Verfahren zum Herstellen eines hochvolttauglichen Randabschlusses bei einem nach dem Prinzip der lateralen Ladungskompensation vorgefertigten Grundmaterialwafer
DE19964214C2 (de) * 1999-09-07 2002-01-17 Infineon Technologies Ag Verfahren zur Herstellung einer Driftzone eines Kompensationsbauelements
EP1162664A1 (en) * 2000-06-09 2001-12-12 Motorola, Inc. Lateral semiconductor device with low on-resistance and method of making the same
DE10047152B4 (de) * 2000-09-22 2006-07-06 eupec Europäische Gesellschaft für Leistungshalbleiter mbH & Co. KG Hochvolt-Diode und Verfahren zu deren Herstellung
DE10051909B4 (de) * 2000-10-19 2007-03-22 Infineon Technologies Ag Randabschluss für Hochvolt-Halbleiterbauelement und Verfahren zum Herstellen eines Isolationstrenches in einem Halbleiterkörper für solchen Randabschluss
US7033950B2 (en) * 2001-12-19 2006-04-25 Auburn University Graded junction termination extensions for electronic devices
JP4463482B2 (ja) * 2002-07-11 2010-05-19 パナソニック株式会社 Ｍｉｓｆｅｔ及びその製造方法
DE102004012884B4 (de) 2004-03-16 2011-07-21 IXYS Semiconductor GmbH, 68623 Leistungs-Halbleiterbauelement in Planartechnik
DE102004037153B4 (de) * 2004-07-30 2011-09-15 Infineon Technologies Ag Verfahren zum Herstellen eines Leistungshalbleiterbauteils
DE102005063332B4 (de) * 2005-05-24 2009-04-02 Infineon Technologies Ag Hochschwindigkeitsdiode und Verfahren zu ihrer Herstellung
US7795661B2 (en) * 2006-03-07 2010-09-14 International Business Machines Corporation Vertical SOI transistor memory cell
DE102006011697B4 (de) * 2006-03-14 2012-01-26 Infineon Technologies Austria Ag Integrierte Halbleiterbauelementeanordnung und Verfahren zu deren Herstellung
DE102007017788A1 (de) * 2007-04-16 2008-10-30 Infineon Technologies Ag Verfahren zur Herstellung einer Dotierungszone in einem Halbleiterkörper sowie damit hergestelltes Halbleiterbauelement
DE102007063786B3 (de) 2007-04-16 2022-09-15 Infineon Technologies Ag Verfahren zur Herstellung einer Dotierungszone in einem Halbleiterkörper
US8415654B2 (en) * 2008-03-27 2013-04-09 Nitek, Inc. Low resistance ultraviolet light emitting device and method of fabricating the same
US8106487B2 (en) 2008-12-23 2012-01-31 Pratt & Whitney Rocketdyne, Inc. Semiconductor device having an inorganic coating layer applied over a junction termination extension

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE856170C (de) * 1948-10-01 1952-11-20 Siemens Ag Detektor
US2765245A (en) * 1952-08-22 1956-10-02 Gen Electric Method of making p-n junction semiconductor units
NL201235A (ja) * 1954-10-18
US2827436A (en) * 1956-01-16 1958-03-18 Bell Telephone Labor Inc Method of improving the minority carrier lifetime in a single crystal silicon body
US2809165A (en) * 1956-03-15 1957-10-08 Rca Corp Semi-conductor materials
US2954308A (en) * 1956-05-21 1960-09-27 Ibm Semiconductor impurity diffusion
DE1037015B (de) * 1956-05-21 1958-08-21 Ibm Deutschland Stoerstellenhalbleiter vom N-Typ fuer Transistoren od. dgl.
DE1160548B (de) * 1957-12-18 1964-01-02 Siemens Ag Verfahren zum Dotieren von halbleitendem Germanium oder Silizium mit Schwefel
DE1190918B (de) * 1960-06-24 1965-04-15 Wacker Chemie Gmbh Verfahren zur gezielten Dotierung von stabfoermigen Koerpern waehrend des Zonenschmelzens
NL270339A (ja) * 1960-10-20
DE1171536B (de) * 1961-08-25 1964-06-04 Siemens Ag Halbleiteranordnung mit durch Dotierung herabgesetzter Traegerlebensdauer
US4242690A (en) * 1978-06-06 1980-12-30 General Electric Company High breakdown voltage semiconductor device
FR2480035A1 (fr) * 1980-04-04 1981-10-09 Thomson Csf Diode schottky de puissance et son procede de fabrication
FR2497405A1 (fr) * 1980-12-29 1982-07-02 Thomson Csf Diode schottky a anneau de garde et son procede de fabrication
DE3225991A1 (de) * 1982-07-12 1984-01-12 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Verfahren zur reduzierung der spannungsabhaengigkeit des spezifischen flaechenwiderstandes von si-zonen, welche sperrspannung aufnehmende pn-uebergaenge bilden
CH668505A5 (de) * 1985-03-20 1988-12-30 Bbc Brown Boveri & Cie Halbleiterbauelement.
GB8817886D0 (en) * 1988-07-27 1988-09-01 British Telecomm Avalanche photodiode structure
JP3417013B2 (ja) * 1993-10-18 2003-06-16 株式会社デンソー 絶縁ゲート型バイポーラトランジスタ
US5345101A (en) * 1993-06-28 1994-09-06 Motorola, Inc. High voltage semiconductor structure and method
TW286435B (ja) * 1994-07-27 1996-09-21 Siemens Ag

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