JP2002528913A - 電力用半導体及び製造方法 - Google Patents
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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Abstract
(57)【要約】
本発明は、上部及び下部のいずれかに配置されたアノード並びに他方の上部及び下部に配置されたカソード並びに上部に設けた終端部を備えた電力用半導体に関する。本発明による電力用半導体は、上部の終端部の少なくとも１つの領域がオーム接続のために下部の半導体領域へと延び、その半導体領域は硫黄ドーピングされていることを特徴としている。
Description
【０００１】 本発明は独立請求項である装置に関する請求項の上位概念に記載の電力用半導
体及び電力用半導体の製造の方法に関する。
体及び電力用半導体の製造の方法に関する。
【０００２】 電力用半導体では、典型的には大電力と一緒に現れる電圧に耐えることの出来
るよう、素子を形成することが必要とされる。電力用素子に順方向電流が流れて
いないときには、この電圧は完全に半導体を介して低減し、それに応じて阻止さ
れなければならない。この際、それぞれ異なるドーピングされた領域間、特に半
導体の周辺部、では非常に大きな電界強度が発生し、そこには阻止状態のｐｎ接
合の終端部がある。 単に実例であるが、このような終端部の構造に関してはUS-
PS 4.672.738.を参照されたい。
るよう、素子を形成することが必要とされる。電力用素子に順方向電流が流れて
いないときには、この電圧は完全に半導体を介して低減し、それに応じて阻止さ
れなければならない。この際、それぞれ異なるドーピングされた領域間、特に半
導体の周辺部、では非常に大きな電界強度が発生し、そこには阻止状態のｐｎ接
合の終端部がある。 単に実例であるが、このような終端部の構造に関してはUS-
PS 4.672.738.を参照されたい。
【０００３】 電力用半導体が順方向においても逆方向においても阻止されるべきならば、そ
れぞれ適合した終端部が順阻止状態のｐｎ接合のためにも逆阻止状態の接合のた
めにも設けられなければならない。これらは非常に面積の広い電力用半導体では
機械的な処理によって実現できる。その目的で、例えばいわゆるポジティブベベ
ルまたはネガティブベベルを作るために素子を研磨したり、サンドブラストをか
けることができ、それらのベベルは阻止方向電圧が加わったとき、空間電荷領域
の拡張により電界強度の降下を周辺の領域で発生させる。
れぞれ適合した終端部が順阻止状態のｐｎ接合のためにも逆阻止状態の接合のた
めにも設けられなければならない。これらは非常に面積の広い電力用半導体では
機械的な処理によって実現できる。その目的で、例えばいわゆるポジティブベベ
ルまたはネガティブベベルを作るために素子を研磨したり、サンドブラストをか
けることができ、それらのベベルは阻止方向電圧が加わったとき、空間電荷領域
の拡張により電界強度の降下を周辺の領域で発生させる。
【０００４】 小さい素子ではこのような機械的な終端部は有用ではない、なぜならばこの種
の処理は他の製造コストに対して莫大な費用となり、さらに丸みの付けられた電
力半導体への移行を余儀なくされてしまうからである。さらには比確的僅かな侵
入深さがｐｎ接合に利用される電力用半導体、例えばIGBTがある。そこで利用さ
れる僅かな侵入深さでは非常に微細な機械的処理が必要とされる。それによって
も、機械的に形成される終端部の利用は、これらの素子ではほとんど除外される
。
の処理は他の製造コストに対して莫大な費用となり、さらに丸みの付けられた電
力半導体への移行を余儀なくされてしまうからである。さらには比確的僅かな侵
入深さがｐｎ接合に利用される電力用半導体、例えばIGBTがある。そこで利用さ
れる僅かな侵入深さでは非常に微細な機械的処理が必要とされる。それによって
も、機械的に形成される終端部の利用は、これらの素子ではほとんど除外される
。
【０００５】 原則的に、平坦な電力用半導体の両側にそれぞれ終端部を設けることができる
。しかしこれらは通常望ましくない、それはアノード側で終端部を実現するのは
比較的高価なパシベーションやボンディングを必要とするからである。さらには
、終端部を一方の側にだけ、つまり素子の上部にだけ設け、拡散された材料から
成る接続領域を介して、下部に対するオーミック接触を形成することもできる。
材料としてはこの際、従来の技術においては例えば硼素または高速に拡散するア
ルミニウムが用いられる。上部終端部を半導体の下部と導電接続するために、そ
の製造においてアルミニウムを半導体に埋め込み、完成した半導体をその箇所で
、たとえば鋸で切断することができる。この理由で分離拡散という用語が使われ
る。
。しかしこれらは通常望ましくない、それはアノード側で終端部を実現するのは
比較的高価なパシベーションやボンディングを必要とするからである。さらには
、終端部を一方の側にだけ、つまり素子の上部にだけ設け、拡散された材料から
成る接続領域を介して、下部に対するオーミック接触を形成することもできる。
材料としてはこの際、従来の技術においては例えば硼素または高速に拡散するア
ルミニウムが用いられる。上部終端部を半導体の下部と導電接続するために、そ
の製造においてアルミニウムを半導体に埋め込み、完成した半導体をその箇所で
、たとえば鋸で切断することができる。この理由で分離拡散という用語が使われ
る。
【０００６】 分離拡散の製造での欠点は従来の技術においてはしかしながら半導体材料に対
する負荷が大きいことであり、その負荷とは必要とされる１２４０℃付近の所要
拡散温度及び長時間のドライブインによって誘因され、その間、半導体基板は拡
散温度に保たれていなければならない。ウェハの厚さが僅か３００μmであって
も、少なくとも５０時間のドライブイン時間は一般的である。さらには、アルミ
ニウムによる分離拡散の形成に付随する問題があり、それはアルミニウムが二酸
化珪素、SiO２、ではマスキングできないことである。この理由により通常IC用
の半導体製造ラインにおいては通常アルミニウム拡散は行われておらず、それは
欠陥のあるマスキングによって製造ラインの後続の運転において、例えばゲート
酸化物の悪化によって、複合汚染を誘引する恐れがあるためである。
する負荷が大きいことであり、その負荷とは必要とされる１２４０℃付近の所要
拡散温度及び長時間のドライブインによって誘因され、その間、半導体基板は拡
散温度に保たれていなければならない。ウェハの厚さが僅か３００μmであって
も、少なくとも５０時間のドライブイン時間は一般的である。さらには、アルミ
ニウムによる分離拡散の形成に付随する問題があり、それはアルミニウムが二酸
化珪素、SiO２、ではマスキングできないことである。この理由により通常IC用
の半導体製造ラインにおいては通常アルミニウム拡散は行われておらず、それは
欠陥のあるマスキングによって製造ラインの後続の運転において、例えばゲート
酸化物の悪化によって、複合汚染を誘引する恐れがあるためである。
【０００７】 本発明の課題は、産業上の利用に供する新規な構成を提供することである。
【０００８】 この課題は、独立請求項によって解決される。実施例は従属請求項に記載され
ている。
ている。
【０００９】 すなわち本発明の基本思想は、終端部の形成をもっぱら半導体基板の一方の側
で簡単にすることであり、それは上部から下部へと全体的にドーピングされた領
域がオーミック接触の形成のために設けられることによる。この領域は硫黄また
はセレンでドーピングされている。このような、上部の終端部から下部の半導体
領域に延びている、硫黄またはセレンでドーピングは、著しい利点を分離拡散領
域の周知のドーピングに対して有している。例えば硫黄は、拡散速度がシリコン
内で非常に高いという利点を有しており、このことは硫黄を用いたドーピングを
低い温度及び／または短時間での拡散で実行できるようにする。これらは材料の
負荷を小さくするだけでなく、また製造ラインを経済的に利用でき、全体的に半
導体をより高速に製造できるようにする。一方ではセレンも本発明に適したn型
にドーピングされた特性を有してはいるが、既述の理由により硫黄の利用が好ま
しい。
で簡単にすることであり、それは上部から下部へと全体的にドーピングされた領
域がオーミック接触の形成のために設けられることによる。この領域は硫黄また
はセレンでドーピングされている。このような、上部の終端部から下部の半導体
領域に延びている、硫黄またはセレンでドーピングは、著しい利点を分離拡散領
域の周知のドーピングに対して有している。例えば硫黄は、拡散速度がシリコン
内で非常に高いという利点を有しており、このことは硫黄を用いたドーピングを
低い温度及び／または短時間での拡散で実行できるようにする。これらは材料の
負荷を小さくするだけでなく、また製造ラインを経済的に利用でき、全体的に半
導体をより高速に製造できるようにする。一方ではセレンも本発明に適したn型
にドーピングされた特性を有してはいるが、既述の理由により硫黄の利用が好ま
しい。
【００１０】 本発明は全ての終端部を上部へ移しながらも、電力用半導体を簡単な、また高
速な方法で製造できるようにする。有利には各終端部はドーピングによって形成
することができ、それは例えば既述のUS-PS 4.672.38で説明されているような横
方向の濃度変化を用いたドーピングである。
速な方法で製造できるようにする。有利には各終端部はドーピングによって形成
することができ、それは例えば既述のUS-PS 4.672.38で説明されているような横
方向の濃度変化を用いたドーピングである。
【００１１】 有利には硫黄でドーピングまたはセレンでドーピングされた領域は、逆阻止用
の終端部から下部への接続を設けるために、通例では、縁端につまり完成された
電力用半導体の縁に設けられている。半導体ウェハを容易にその場所で鋸引きで
きるよう、硫黄またはセレンでドーピングされた領域を、広く構築することがで
きる。硫黄またはセレンでドーピングされた領域はその後鋸引きされた縁に置か
れる。硫黄またはセレンでドーピングされた領域はドナー特性、すなわちn型の
導電性を有しているので、得ようとする阻止電圧の実現のために必要な低濃度に
ドーピングされたベースゾーンは、相応にｐ型にドーピングされる。第２の、よ
り高濃度にドーピングされたベースゾーンはそれ故、相応にn型にドーピングさ
れる。さらにはサイリスタ構造の場合には、カソード側のエミッターはｐ型にド
ーピングされ、通例では下部にあるアノード側のエミッターはn型にドーピング
される。
の終端部から下部への接続を設けるために、通例では、縁端につまり完成された
電力用半導体の縁に設けられている。半導体ウェハを容易にその場所で鋸引きで
きるよう、硫黄またはセレンでドーピングされた領域を、広く構築することがで
きる。硫黄またはセレンでドーピングされた領域はその後鋸引きされた縁に置か
れる。硫黄またはセレンでドーピングされた領域はドナー特性、すなわちn型の
導電性を有しているので、得ようとする阻止電圧の実現のために必要な低濃度に
ドーピングされたベースゾーンは、相応にｐ型にドーピングされる。第２の、よ
り高濃度にドーピングされたベースゾーンはそれ故、相応にn型にドーピングさ
れる。さらにはサイリスタ構造の場合には、カソード側のエミッターはｐ型にド
ーピングされ、通例では下部にあるアノード側のエミッターはn型にドーピング
される。
【００１２】 シリコン基板の典型的な厚さ及び基礎ドーピングでは、注入量として約１０１ ４ から１０１６の原子／cm２を基板に拡散することで十分である。硫黄注入以前
に保護される周辺の領域はフォトレジスタまたは二酸化珪素を用いて簡単な方法
でマスキングすることができる。マスキング層の厚さは例えば、経験上の計算で
は１μmになる。
に保護される周辺の領域はフォトレジスタまたは二酸化珪素を用いて簡単な方法
でマスキングすることができる。マスキング層の厚さは例えば、経験上の計算で
は１μmになる。
【００１３】 簡単なマスキングは、硫黄またはセレンを基板の両側からシリコンに取り込め
るようにする。この方法で、拡散時間は一方の側のみからの拡散に対して約４分
の１に短縮される。
るようにする。この方法で、拡散時間は一方の側のみからの拡散に対して約４分
の１に短縮される。
【００１４】 本発明は以下の図を例にして説明される。
【００１５】 図１にはシリコンウェハの断面図の一部分が示されており、そのシリコンウェ
ハには後に切断されるべき２つの電力用半導体１a及び１bがその周辺領域と一緒
に形成されている。意図されている切断線２が破線で示され、かつ電力用半導体
１a及び１bの周辺領域は切断線２に対し鏡対称に構成されているが、以下では周
辺領域の構造を切断線２の左側で電力用半導体１aについてのみ説明することに
する。
ハには後に切断されるべき２つの電力用半導体１a及び１bがその周辺領域と一緒
に形成されている。意図されている切断線２が破線で示され、かつ電力用半導体
１a及び１bの周辺領域は切断線２に対し鏡対称に構成されているが、以下では周
辺領域の構造を切断線２の左側で電力用半導体１aについてのみ説明することに
する。
【００１６】 図示された一部分はまた単に電力用半導体の周辺領域を示し、そこでは原則的
に電力用素子において必要されかつ知られているような接点、ゲートアレイまた
それに準ずるものは設けられておらず、そのような電力用素子には本発明で説明
される装置構造を利用することができる。このような電力用素子の例としては例
えばIGBT、サイリスタ、ターンオフサイリスタ（GTO）等が挙げられる。
に電力用素子において必要されかつ知られているような接点、ゲートアレイまた
それに準ずるものは設けられておらず、そのような電力用素子には本発明で説明
される装置構造を利用することができる。このような電力用素子の例としては例
えばIGBT、サイリスタ、ターンオフサイリスタ（GTO）等が挙げられる。
【００１７】 図１を参照すると、両端を遮断された電力用半導体１aの周辺領域はn型にドー
ピングされた下側のアノード３、低濃度でp型ドーピングされたベースゾーン４
、より高濃度でn型にドーピングされた第２ベースゾーン５、及び電力用半導体
１aの順阻止用に形成された電力用半導体１aの表面７への終端部６を含んでいる
。ほぼ半導体基板の基板の厚さに相応する間隔８だけ終端部６から隔てられて配
置されたかたちで、逆阻止用のn型にドーピングされた終端部９が設けられてい
る。
ピングされた下側のアノード３、低濃度でp型ドーピングされたベースゾーン４
、より高濃度でn型にドーピングされた第２ベースゾーン５、及び電力用半導体
１aの順阻止用に形成された電力用半導体１aの表面７への終端部６を含んでいる
。ほぼ半導体基板の基板の厚さに相応する間隔８だけ終端部６から隔てられて配
置されたかたちで、逆阻止用のn型にドーピングされた終端部９が設けられてい
る。
【００１８】 本発明によれば下部に設けられているn型にドーピングされたエミッター領域
３から、硫黄またはセレンでドーピングされた分離拡散ゾーン１０が半導体基板
仲を通って終端部９へと案内され、またこの際、シリコンウェハ内に取り込まれ
た硫黄ないしセレンのドナー特性によって逆阻止用の終端部９と下部領域３の間
にオーミック接触が形成される。
３から、硫黄またはセレンでドーピングされた分離拡散ゾーン１０が半導体基板
仲を通って終端部９へと案内され、またこの際、シリコンウェハ内に取り込まれ
た硫黄ないしセレンのドナー特性によって逆阻止用の終端部９と下部領域３の間
にオーミック接触が形成される。
【００１９】 既述の半導体は例えば以下のようにして製造することが出来る。
【００２０】 製造にあたりまずはじめに、必要とされる半導体構造、例えばゲート端子、エ
ミッター、コレクタ等がシリコンウェア内に設けられる。同時に終端部６及び９
は周知の方法により例えばフィールドリング、フィールドプレートによって及び
／または、示したように、それ自体は周知の方法としてＶＬＤ構造によって電力
用半導体の表面、すなわちカソード側で実現される。
ミッター、コレクタ等がシリコンウェア内に設けられる。同時に終端部６及び９
は周知の方法により例えばフィールドリング、フィールドプレートによって及び
／または、示したように、それ自体は周知の方法としてＶＬＤ構造によって電力
用半導体の表面、すなわちカソード側で実現される。
【００２１】 ついで分離拡散を生ずる部位において基板でマスキングが施される。マスキン
グされない領域の幅は、素子１a及び１bをこの領域の中央で線２に沿って後から
うまく分離できるようにする十分なものであり、かつそれにもかかわらず残され
た縁端で、接続線に対し横方向の幅は硫黄またはセレンでドーピングされたゾー
ン１０への空間電荷領域の侵入深さのおおよそ３から４の侵入深さを設けるため
に十分なものである。それ故通例なおおよそ１００から２００μｍの幅が選択さ
れる。
グされない領域の幅は、素子１a及び１bをこの領域の中央で線２に沿って後から
うまく分離できるようにする十分なものであり、かつそれにもかかわらず残され
た縁端で、接続線に対し横方向の幅は硫黄またはセレンでドーピングされたゾー
ン１０への空間電荷領域の侵入深さのおおよそ３から４の侵入深さを設けるため
に十分なものである。それ故通例なおおよそ１００から２００μｍの幅が選択さ
れる。
【００２２】 ついで１平方センチメートルあたりおおよそ１０１４から１０１６の量のドー
パント原子がシリコンウェハの両側に注入されて、マスクがはがされる。
パント原子がシリコンウェハの両側に注入されて、マスクがはがされる。
【００２３】 続けてウェハは両側からシリコン中に拡散されたドーパント最前面が相互に混
じりあって進行するまで１２００℃に熱せられる。
じりあって進行するまで１２００℃に熱せられる。
【００２４】 冷却後ウェハを線２にそって鋸引きによって分離して、素子を通常の方法で接
続することができる。
続することができる。
【００２５】 これに対し、高濃度ドーピングされたベースゾーンとエミッターのｐｎ接合の
わずかな侵入深さを用いた電力用半導体では、最初にドーパン原子による分離拡
散を行い、そのあとではじめてエミッター及びより高濃度ドーピングされたベー
ズゾーンを形成する事が望ましい。いくつかの事例ではマスキングされた注入を
電力用半導体の製造プロセスに組み入れることが有用でもあり、これによればベ
ース及びエミッター構造の製造のために必要とされる高温プロセスのある一部分
がドーパン原子の拡散のために共用されることになる。
わずかな侵入深さを用いた電力用半導体では、最初にドーパン原子による分離拡
散を行い、そのあとではじめてエミッター及びより高濃度ドーピングされたベー
ズゾーンを形成する事が望ましい。いくつかの事例ではマスキングされた注入を
電力用半導体の製造プロセスに組み入れることが有用でもあり、これによればベ
ース及びエミッター構造の製造のために必要とされる高温プロセスのある一部分
がドーパン原子の拡散のために共用されることになる。
【図１】 本発明による電力用半導体用の構造を備えたシリコンウェハの断面図の一部分
である。
である。
Claims (21)
- 【請求項１】 上部及び下部の一方に配置されたアノードと、上部及び下部
の他方に配置されたカソードと、上部に設けられた終端部を備えた電力用半導体
において、 上部の終端部の少なくとも１つの領域が下部の半導体領域へと延び、該半導体
領域は全体的に硫黄及びセレンでドーピングされていることを特徴とする電力用
半導体。 - 【請求項２】 上部のみ終端部が設けられている、請求項１記載の電力用半
導体。 - 【請求項３】 少なくとも１つ及び有利には各終端部が横方向の濃度変化を
もつドーピングにより形成されている、請求項１または２記載の電力用半導体。 - 【請求項４】 硫黄またはセレンでドーピングされた領域は逆阻止の実現の
ための終端部へと延びている請求項１から３のいずれか１項記載の電力用半導体
。 - 【請求項５】 硫黄またはセレンでドーピングされた領域は完成した半導体
内における縁に配置されている、請求項１から４のいずれか１項記載の電力用半
導体。 - 【請求項６】 硫黄またはセレンでドーピングされた領域は完成された電力
用半導体内において鋸引きの縁に配置されている、請求項１から５のいずれか１
項記載の電力用半導体。 - 【請求項７】 硫黄またはセレンでドーピングされた領域は横方向で、硫黄
またはセレンでドーピングされたゾーン（１０）内への空間電荷領域の侵入深さ
の少なくとも２倍、有利には少なくとも３倍、殊に有利には少なくとも４倍延び
ている、請求項１から６のいずれか１項記載の電力用半導体。 - 【請求項８】 硫黄またはセレンでドーピングされた領域は高濃度ドーピン
グされていて、周囲と比較すると顕著な導電性をもつオーミック接触が終端部と
下部に設けられた半導体領域との間で形成されている、請求項１から７のいずれ
か１項記載の電力用半導体。 - 【請求項９】 硫黄またはセレンでドーピングされた領域は１平方センチメ
ートルあたり１０１４から１０１６のドーパン原子である注入量の拡散により形
成される、請求項１から８のいずれか１項記載の電力用半導体。 - 【請求項１０】 低濃度でｐ型にドーピングされたベースゾーンを有する、
請求項１から９のいずれか１項記載の電力用半導体。 - 【請求項１１】 より高濃度にドーピングされた別のベースゾーンが設けら
れており、該ベースゾーンはn型にドーピングされている、請求項１から１０の
いずれか１項記載の電力用半導体。 - 【請求項１２】 ｐ型にドーピングされたカソード側のエミッター及びn型
にドーピングされたアノード側のエミッターが設けられている、請求項１から１
１のいずれか１項記載の電力用半導体。 - 【請求項１３】 終端部がカソード側上に設けられている、請求項１から１
２のいずれか１項記載の電力用半導体。 - 【請求項１４】 半導体基板はシリコンから成る、請求項１から１３のいず
れか１項記載の電力用半導体。 - 【請求項１５】 電力用半導体、例えば請求項１から１４のいずれか１項記
載の電力用半導体の製造方法であって、 平坦なシリコン基板の上部及び下部の一方には第１の電力用端子が設けられ、
他方には第２の電力用端子が設けられ、両方の阻止方向のための終端部は上部に
のみ設けられ、また下部の半導体領域が上部の終端部と接合する方法において、 硫黄原子またはセレン原子をシリコン基板に拡散することによって前記接続を
実行することを特徴とする、電力用半導体の製造方法。 - 【請求項１６】 １０１４から１０１６の原子の注入ドーズ量を、接続を実
行するために材料へと拡散する、請求項１５記載の方法。 - 【請求項１７】 基板の両側から硫黄またはセレンを基板へ拡散させる、請
求項１５または１６記載の方法。 - 【請求項１８】 ドーパントを１２４０℃より低い温度で、有利には１２０
０℃より低い温度で、及び／または５０時間よりも短い時間で拡散させる、請求
項１５から１７のいずれか１項記載の方法。 - 【請求項１９】 硫黄またはセレンを注入する特定のまたは各シリコン半導
体側をマスク層を用いてマスキングする、請求項１５から１８のいずれか１項記
載の方法。 - 【請求項２０】 前記マスク層を二酸化珪素またはフォトレジストにより形
成する、請求項１９記載の方法。 - 【請求項２１】 前記マスク層をドライブイン層の手前で剥がす、請求項２
０記載の方法。
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| DE19848984 | 1998-10-23 | ||
| DE19848984.6 | 1998-10-23 | ||
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|---|---|
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| EP (1) | EP1135808B1 (ja) |
| JP (1) | JP2002528913A (ja) |
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| WO (1) | WO2000025362A1 (ja) |
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| TW286435B (ja) * | 1994-07-27 | 1996-09-21 | Siemens Ag | |
| US5760462A (en) * | 1995-01-06 | 1998-06-02 | President And Fellows Of Harvard College | Metal, passivating layer, semiconductor, field-effect transistor |
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-
1999
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- 1999-10-22 EP EP99959223A patent/EP1135808B1/de not_active Expired - Lifetime
- 1999-10-22 DE DE59913394T patent/DE59913394D1/de not_active Expired - Lifetime
- 1999-10-22 JP JP2000578849A patent/JP2002528913A/ja active Pending
-
2001
- 2001-04-23 US US09/840,549 patent/US6683328B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006086414A (ja) * | 2004-09-17 | 2006-03-30 | Fuji Electric Holdings Co Ltd | 逆阻止型絶縁ゲート形半導体装置およびその製造方法 |
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| US6683328B2 (en) | 2004-01-27 |
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| DE59913394D1 (de) | 2006-06-08 |
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