JPH02307274A - 半導体装置 - Google Patents
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- JPH02307274A JPH02307274A JP1129345A JP12934589A JPH02307274A JP H02307274 A JPH02307274 A JP H02307274A JP 1129345 A JP1129345 A JP 1129345A JP 12934589 A JP12934589 A JP 12934589A JP H02307274 A JPH02307274 A JP H02307274A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、半導体装置に関するものであり、特に絶縁
ゲート型バイポーラトランジスタ（Ｉｎ５ｕｆａｔｅｄ
Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ以
下ＩＧＢＴと略記する）或いは二重拡散絶縁ゲート型電
界効果トランジスタ（以下ＤＭＯ３ＦＥＴと略記する）
に１史用されるものである。
ゲート型バイポーラトランジスタ（Ｉｎ５ｕｆａｔｅｄ
Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ以
下ＩＧＢＴと略記する）或いは二重拡散絶縁ゲート型電
界効果トランジスタ（以下ＤＭＯ３ＦＥＴと略記する）
に１史用されるものである。
（従来の技術）
一般にＩＧＢＴ或いはＤＭＯ３ＦＥＴは、モータの制御
或いはインバータ等の各種スイッチング用素子として広
く用いられている。 ＩＧＢＴは、バイポーラトラ
ンジスタの低飽和電圧特性と、ＭＯＳ ＦＥＴの高速
性と高入力インピーダンス特性とを兼ね備えた素子であ
り、電力変換ロスが少ない、駆動電力が小さい等の利点
を有し、特にその応用範囲が拡がっている。
或いはインバータ等の各種スイッチング用素子として広
く用いられている。 ＩＧＢＴは、バイポーラトラ
ンジスタの低飽和電圧特性と、ＭＯＳ ＦＥＴの高速
性と高入力インピーダンス特性とを兼ね備えた素子であ
り、電力変換ロスが少ない、駆動電力が小さい等の利点
を有し、特にその応用範囲が拡がっている。
このようなＩ ＧＢＴのうち、一般に使用されている縦
型ＩＧＢＴの従来例について図面を参照して以下説明す
る。 第９図は従来のＩＧＢＴの素子構造の断面図であ
る。 その構造は、従来の縦型ＤＭＯ３ＦＥＴのＮドレ
ーン領域に、Ｐコレクタ領域１０１を付加したものであ
り、Ｎドレーン領域に対応する領域をＮドリフト領域１
０２と呼ぶ、 Ｐベース領域１０５内に選択的にＮエミ
ッタ領域１０６が形成され、Ｎエミッタ領域１０６とＮ
ドリフト領域１０２とに挟まれるＰベース傾城１０５の
表面層が、ＭＯＳ ＦＥＴのチャネル形成領域１１０
で、チャネル形成領域１１０はゲート絶縁膜１０３を介
してゲート電極１０４に対向している。 Ｐベース領域
１０５とＮエミッタ領域１０６は金属電極膜１０９によ
り短絡した横道となっている。 このベース領域と金属
電極膜、又エミッタ領域と金属電極膜とは、通常オーミ
ック接合がとられている。 なお符号１０７はゲー１−
ｅ 惰絶縁用層間改である。
型ＩＧＢＴの従来例について図面を参照して以下説明す
る。 第９図は従来のＩＧＢＴの素子構造の断面図であ
る。 その構造は、従来の縦型ＤＭＯ３ＦＥＴのＮドレ
ーン領域に、Ｐコレクタ領域１０１を付加したものであ
り、Ｎドレーン領域に対応する領域をＮドリフト領域１
０２と呼ぶ、 Ｐベース領域１０５内に選択的にＮエミ
ッタ領域１０６が形成され、Ｎエミッタ領域１０６とＮ
ドリフト領域１０２とに挟まれるＰベース傾城１０５の
表面層が、ＭＯＳ ＦＥＴのチャネル形成領域１１０
で、チャネル形成領域１１０はゲート絶縁膜１０３を介
してゲート電極１０４に対向している。 Ｐベース領域
１０５とＮエミッタ領域１０６は金属電極膜１０９によ
り短絡した横道となっている。 このベース領域と金属
電極膜、又エミッタ領域と金属電極膜とは、通常オーミ
ック接合がとられている。 なお符号１０７はゲー１−
ｅ 惰絶縁用層間改である。
ゲート電極に正の電圧を印加すると、ゲート電極１０４
直下のＰベース領域１０５の表面にＮチャネルか形成さ
れ、電子はＮドリフト領域１０２に流入する。 電子の
流入に１゛トいＰコレクタ領域１０１からホールか注入
される。 注入されたホール電流は、Ｎエミッタ領域１
０６直下のＰベース領域１０５内のもぐり抵抗Ｒ８を経
由して金属型−Ｆｌｌ［１０９に達する。 このように
してＩＧＢＴはオン状態になる。
直下のＰベース領域１０５の表面にＮチャネルか形成さ
れ、電子はＮドリフト領域１０２に流入する。 電子の
流入に１゛トいＰコレクタ領域１０１からホールか注入
される。 注入されたホール電流は、Ｎエミッタ領域１
０６直下のＰベース領域１０５内のもぐり抵抗Ｒ８を経
由して金属型−Ｆｌｌ［１０９に達する。 このように
してＩＧＢＴはオン状態になる。
ＩＧＢＴはその構造上寄生トランジスタによるラッチア
ップ（ｌａｔｃｈ−ｕｐ）現象か起こり得る。
ップ（ｌａｔｃｈ−ｕｐ）現象か起こり得る。
上記ＮチャネルＩＧＢＴを例にとり、このラッチアップ
現象を説明する。 第１０図はＩＧＢＴの断面図に素子
の電流経路を併せ記入した図、又第１１図は素子の電気
等価回路図である。 第１０図において符号Ｃ，Ｅ及び
Ｇはそれぞれコレクタ、エミッタ及びゲートの各電極端
子である。■。
現象を説明する。 第１０図はＩＧＢＴの断面図に素子
の電流経路を併せ記入した図、又第１１図は素子の電気
等価回路図である。 第１０図において符号Ｃ，Ｅ及び
Ｇはそれぞれコレクタ、エミッタ及びゲートの各電極端
子である。■。
は１ＧＢＴのコレクタ電流、ｆｈはＮドリフ］〜領域１
０２からＰベース領域１０５に流入するホール電流、■
５はＮドリフト領域１０２がらチャネル形成領域を介し
てＮエミッタ領域１０６に流入するエレクトロン電流で
ある。 又第１１図において符号Ｍ、は、ゲート電極１
０４、ゲート絶縁膜１０３及びＰベース領域１０５の表
面層から成るＭＯ３構造を有するＭＯＳ ＦＥＴであ
る。
０２からＰベース領域１０５に流入するホール電流、■
５はＮドリフト領域１０２がらチャネル形成領域を介し
てＮエミッタ領域１０６に流入するエレクトロン電流で
ある。 又第１１図において符号Ｍ、は、ゲート電極１
０４、ゲート絶縁膜１０３及びＰベース領域１０５の表
面層から成るＭＯ３構造を有するＭＯＳ ＦＥＴであ
る。
Ｔ ｒ、はＮエミッタ領域１０６、Ｐベース領域１０５
及びＮドリフト領域１０２から成るＮＰＮトランジスタ
、Ｔ ｒ、はＰコレクタ領域１０１、Ｎドリフト領域１
０２及びＰベース領域１０５から成るＰＮＰトランジス
タである。
及びＮドリフト領域１０２から成るＮＰＮトランジスタ
、Ｔ ｒ、はＰコレクタ領域１０１、Ｎドリフト領域１
０２及びＰベース領域１０５から成るＰＮＰトランジス
タである。
ラッチアップは寄生のＮＰＮトランジスタＴ ｒ、がオ
ンすることにより引き起こされ、ＮＰＮトランジスタＴ
ｒ、とＰＮＰトランジスタＴ ｒ２との間に正帰還が
行なわれ、ラッチアップに至る。 一般にＩＧＢＴ構造
では、ＮＰＮトランジスタの増幅率があまり小さくない
ので、ラッチアップに達する電流値（以下ラッチアップ
電流とする）は、ＮＰＮトランジスタがオンする時のＩ
ＧＢＴのコレクタ電流■。と考えることができる。
他方前記ホール電流Ｉｈにより、もぐり抵抗ＲＦ３両端
に発生する横力向゛電圧は、Ｎエミッタ領域とＰベース
領域間の接合部を順方向にバイアスする。 このバイア
ス電圧が、ＮＰＮトランジスタのベース・エミッタ接合
のビルトイン（ｂｕｉｌｔ−ｉｎ）電圧（例えば約０．
７Ｖ）を超すと、Ｎエミッタ領域からＰベース領域に向
かって直接注入される電子が急増し、ラッチアップする
と考えられる。 即ち前記ラッチアップ電流は、ＮＰＮ
トランジスタのベース・エミッタ接合の電圧が０．７（
Ｖ）を超える時のＩＧＢＴのコレクタ心流にほぼ等しい
と考えることができる。
ンすることにより引き起こされ、ＮＰＮトランジスタＴ
ｒ、とＰＮＰトランジスタＴ ｒ２との間に正帰還が
行なわれ、ラッチアップに至る。 一般にＩＧＢＴ構造
では、ＮＰＮトランジスタの増幅率があまり小さくない
ので、ラッチアップに達する電流値（以下ラッチアップ
電流とする）は、ＮＰＮトランジスタがオンする時のＩ
ＧＢＴのコレクタ電流■。と考えることができる。
他方前記ホール電流Ｉｈにより、もぐり抵抗ＲＦ３両端
に発生する横力向゛電圧は、Ｎエミッタ領域とＰベース
領域間の接合部を順方向にバイアスする。 このバイア
ス電圧が、ＮＰＮトランジスタのベース・エミッタ接合
のビルトイン（ｂｕｉｌｔ−ｉｎ）電圧（例えば約０．
７Ｖ）を超すと、Ｎエミッタ領域からＰベース領域に向
かって直接注入される電子が急増し、ラッチアップする
と考えられる。 即ち前記ラッチアップ電流は、ＮＰＮ
トランジスタのベース・エミッタ接合の電圧が０．７（
Ｖ）を超える時のＩＧＢＴのコレクタ心流にほぼ等しい
と考えることができる。
ここでＮＰＮ）ランジスタのベース・エミッタ接合にお
ける電位差Ｖ ＢＥ （ＮＰＮ）で最も大きい部分は次
のように表わされる。
ける電位差Ｖ ＢＥ （ＮＰＮ）で最も大きい部分は次
のように表わされる。
ＶＩ３Ｅ （Ｎｐ）Ｉ＋＝ ＲＢ Ｘ Ｉ ｈ±Ｖｐｖ
ＶＮＭ （１）ここでＲ，はエミッタ頭載直下
のＰベース領域内のもぐり抵抗。
ＶＮＭ （１）ここでＲ，はエミッタ頭載直下
のＰベース領域内のもぐり抵抗。
Ｉｈは、Ｎドリフトｆｒｉ域からＰベース領域に流入す
るホール電流。
るホール電流。
ＶＰＭ及びＶＮＭはそれぞれＰベース領域と金属電極間
及びＮエミッタ領域と金属電極間の電位差である。
及びＮエミッタ領域と金属電極間の電位差である。
又ホール電流（Ｉｈ）は
■、−αゆρｘＩＣ（２）
で表わされる。 ここでαＰＮＰはＰＮＰ）ランジスタ
Ｔ「２の電流利得である。
Ｔ「２の電流利得である。
ラッチアップに達する条件、即ち寄生ＮＰＮ）ランジス
タ］゛「、がオンする条件は、前述した通り、 Ｖ［３Ｅ（ＮＰＮ）＞０．７ ［Ｖ コ
（３）であるので、ラッチアッ
プ電流は次のように表わされる。
タ］゛「、がオンする条件は、前述した通り、 Ｖ［３Ｅ（ＮＰＮ）＞０．７ ［Ｖ コ
（３）であるので、ラッチアッ
プ電流は次のように表わされる。
ここで一般に用いられている本従来例のＩＧＢ′Ｆでは
金属電極膜１０９は、Ｎエミッタ領域１０６及びＰベー
ス領域１０５とオーミック接合がとられているので、そ
の接合抵抗が小さく、Ｖ開−０，ＶｐＭ＝０ であるので、ラッチアップ電流は次のように表わすこと
ができる。
金属電極膜１０９は、Ｎエミッタ領域１０６及びＰベー
ス領域１０５とオーミック接合がとられているので、そ
の接合抵抗が小さく、Ｖ開−０，ＶｐＭ＝０ であるので、ラッチアップ電流は次のように表わすこと
ができる。
このため、−ｉに用いられているＩＧＢＴではラッチア
ップ電流を上げるため、Ｒ８の低減化に大きな努力が払
われている。
ップ電流を上げるため、Ｒ８の低減化に大きな努力が払
われている。
Ｒ８低減化の一般的な方法として、（イ）ベース領域の
高４度化、（ロ）ベース領域を深くする、（ハ）Ｎエミ
ンタ領域を幅方向に分割する、（ニ）Ｎエミッタｆｌｌ
ｌｔ域の一部をカントする、等の手法かあげられる。
なお第１２図は、この手法の（ハ）項及び（ニ）項を説
明するための部分斜視図で、同図（ａ）は通常、同図（
ｂ）は（ハ）項、同図（ｃ）は（ニ）項のそれぞれのＮ
エミッタ領域の形状を示す、 これらの方法によれば、
ラッチアップ電流の向上は達成されるが、それと共にオ
ン電圧の上昇、更にはチャネル長増加又はチャネル領域
減少による相互コンダクタンスの低下も生じてしまう。
高４度化、（ロ）ベース領域を深くする、（ハ）Ｎエミ
ンタ領域を幅方向に分割する、（ニ）Ｎエミッタｆｌｌ
ｌｔ域の一部をカントする、等の手法かあげられる。
なお第１２図は、この手法の（ハ）項及び（ニ）項を説
明するための部分斜視図で、同図（ａ）は通常、同図（
ｂ）は（ハ）項、同図（ｃ）は（ニ）項のそれぞれのＮ
エミッタ領域の形状を示す、 これらの方法によれば、
ラッチアップ電流の向上は達成されるが、それと共にオ
ン電圧の上昇、更にはチャネル長増加又はチャネル領域
減少による相互コンダクタンスの低下も生じてしまう。
このため電力損失の増大、ゲートドライブ電圧の高電
圧化等の欠点が生じていた。
圧化等の欠点が生じていた。
次に、縦型ＤＭＯ３ＰＥＴの従来の一例について第１３
図及び第１４図を参照して説明する。
図及び第１４図を参照して説明する。
第１３図において、Ｎ＋シリコン基板２０２ａ上に低濃
度のＮ型シリコンエピタキシャル層２０２ｂが形成され
る。 これら２つのシリコン層２０２ａ及び２０２ｂに
よりＮドレーン領域２０２が形成されている。 Ｐベー
ス領域２０５内に選択的にＮソース領域２０６が形成さ
れ、Ｎソース領域２０６とＮドレーン領域２０２とに挟
まれるＰベース領域２０５の表面層が、ＤＭＯ３ＦＥＴ
のチャネル形成領域２１０で、チャネル形′ 成領域
２１０はゲート絶縁ｖ２０３を介してゲート′な極２０
４に対向している。 Ｐベース領域２０５とＮソース領
域２０６とは、いずれも金属型ｉ膜２０９とオーミンク
接合がとられている。
度のＮ型シリコンエピタキシャル層２０２ｂが形成され
る。 これら２つのシリコン層２０２ａ及び２０２ｂに
よりＮドレーン領域２０２が形成されている。 Ｐベー
ス領域２０５内に選択的にＮソース領域２０６が形成さ
れ、Ｎソース領域２０６とＮドレーン領域２０２とに挟
まれるＰベース領域２０５の表面層が、ＤＭＯ３ＦＥＴ
のチャネル形成領域２１０で、チャネル形′ 成領域
２１０はゲート絶縁ｖ２０３を介してゲート′な極２０
４に対向している。 Ｐベース領域２０５とＮソース領
域２０６とは、いずれも金属型ｉ膜２０９とオーミンク
接合がとられている。
なお符号２０７はゲート電極絶縁用層間膜である。
第１４図は上記ＤＭＯ３ＦＥＴの電気等価回路図で、符
号り、Ｃ，、Ｓはそれぞれドレーン、ゲ−ｈ、ソースの
各電極端子を表わし、符号Ｍ２はゲート電極２０４、ゲ
ート絶縁膜２０３及びＰベース領域２０５の表面層から
成るＭＯ３楕遣含有するＭＯＳ ＦＥＴを表わす、
又符号Ｔ ｒ３はＮソース領域２０６をエミッタ、Ｐベ
ース領域２０５をベース、Ｎドレーン領域２０２をコレ
クタとする寄生バイポーラトランジスタであり、符号り
、はＰベース領域２０５をアノードｉｉｉ域、Ｎドレー
ン領域２０２をカソード領域とするフリーホイール接合
タイオードである。 抵抗Ｒ日、は、ダイオードＤ１の
逆回復を流が流れるＰベース頭域内の電路の等価合成抵
抗である。
号り、Ｃ，、Ｓはそれぞれドレーン、ゲ−ｈ、ソースの
各電極端子を表わし、符号Ｍ２はゲート電極２０４、ゲ
ート絶縁膜２０３及びＰベース領域２０５の表面層から
成るＭＯ３楕遣含有するＭＯＳ ＦＥＴを表わす、
又符号Ｔ ｒ３はＮソース領域２０６をエミッタ、Ｐベ
ース領域２０５をベース、Ｎドレーン領域２０２をコレ
クタとする寄生バイポーラトランジスタであり、符号り
、はＰベース領域２０５をアノードｉｉｉ域、Ｎドレー
ン領域２０２をカソード領域とするフリーホイール接合
タイオードである。 抵抗Ｒ日、は、ダイオードＤ１の
逆回復を流が流れるＰベース頭域内の電路の等価合成抵
抗である。
上記ＤＭＯ８ＦＥＴは、周知のようにゲートを極Ｇに信
号電圧を印加し、オン、オフ制御される。 動作中、フ
リーホイールダイオードＤ１に順方向の過渡電流が流れ
ているとき、Ｐベース領域には過剰の少数キャリヤが蓄
積される。 次にＤｌが逆バイアスされると、Ｍ積され
た過剰少数キャリヤが再結合し消滅するまで逆回復電流
が流れる。 この逆回復電流により、Ｐベース領域内の
前記抵抗Ｒ６１には、寄生トランジスタＴ ｒ、のベー
ス・エミッタ接合が順バイアスされる方向に電圧降下が
生じる。 この電圧かベース・エミ・ｙ夕接合のビルト
イン電圧を超えると、寄生トランジスタＴ ｒ、はオン
し、Ｎソース領域２０６の下部のＰベース領域中に電流
集中を生じて温度か上昇し、破壊に至る欠点かあり、問
題となっている。
号電圧を印加し、オン、オフ制御される。 動作中、フ
リーホイールダイオードＤ１に順方向の過渡電流が流れ
ているとき、Ｐベース領域には過剰の少数キャリヤが蓄
積される。 次にＤｌが逆バイアスされると、Ｍ積され
た過剰少数キャリヤが再結合し消滅するまで逆回復電流
が流れる。 この逆回復電流により、Ｐベース領域内の
前記抵抗Ｒ６１には、寄生トランジスタＴ ｒ、のベー
ス・エミッタ接合が順バイアスされる方向に電圧降下が
生じる。 この電圧かベース・エミ・ｙ夕接合のビルト
イン電圧を超えると、寄生トランジスタＴ ｒ、はオン
し、Ｎソース領域２０６の下部のＰベース領域中に電流
集中を生じて温度か上昇し、破壊に至る欠点かあり、問
題となっている。
（発明が解決しようとする課題）
これまで述べたように、ＩＧＢＴのラッチアップ耐量を
改善するなめ、寄生ＮＰＮトランジスタのエミッタ・ベ
ース接合の電圧がビルトイン電圧を超えないように、ベ
ース領域のもぐり抵抗Ｒ８を低減する種々の手法が行な
われてきた。 これら従来の方法はＩＧＢＴのオン電圧
、相互コンダクタンス等のその他の特性とトレードオフ
の関係にあって、大幅にラッチアップ電流を向上するこ
とか難しいという課題があった。
改善するなめ、寄生ＮＰＮトランジスタのエミッタ・ベ
ース接合の電圧がビルトイン電圧を超えないように、ベ
ース領域のもぐり抵抗Ｒ８を低減する種々の手法が行な
われてきた。 これら従来の方法はＩＧＢＴのオン電圧
、相互コンダクタンス等のその他の特性とトレードオフ
の関係にあって、大幅にラッチアップ電流を向上するこ
とか難しいという課題があった。
又ＤＭＯ３ＦＥＴにあっても、前述の通りフリーホイー
ルダイオードＤ、の逆回復時に寄生トランジスタが動作
し、素子を破壊する問題かある。
ルダイオードＤ、の逆回復時に寄生トランジスタが動作
し、素子を破壊する問題かある。
ＩＧＢＴにおいてはホール電流（Ｉｈ）、又ＤＭＯ８Ｆ
ＥＴにおいてはフリーホイールダイオードＤ１の逆回復
電流により、寄生ＮＰＮトランジスタＴ ｒ、又はＴ
ｒ３のベース・エミッタ接合の順方向電圧が上昇し、そ
の電圧がビルトイン電圧を超えると素子の破壊につなが
る。 ＩＧＢＴ及びＤＭＯ３ＦＥＴのいずれの場合に
おいても、寄生トランジスタのベース・エミッタ接合の
順電圧の上昇を抑えることが必要である。
ＥＴにおいてはフリーホイールダイオードＤ１の逆回復
電流により、寄生ＮＰＮトランジスタＴ ｒ、又はＴ
ｒ３のベース・エミッタ接合の順方向電圧が上昇し、そ
の電圧がビルトイン電圧を超えると素子の破壊につなが
る。 ＩＧＢＴ及びＤＭＯ３ＦＥＴのいずれの場合に
おいても、寄生トランジスタのベース・エミッタ接合の
順電圧の上昇を抑えることが必要である。
本発明は、上記問題Ｇごかんがみてなされたもので１、
オン電圧の上昇をわずかな値に抑え、ＩＧＢＴのラッチ
アップ耐量或いはＤＭＯ３ＦＥＴのスイ／チング動作時
の破壊耐量の大幅な改善が得られる半導体装置を提供す
ることを目的とする。
オン電圧の上昇をわずかな値に抑え、ＩＧＢＴのラッチ
アップ耐量或いはＤＭＯ３ＦＥＴのスイ／チング動作時
の破壊耐量の大幅な改善が得られる半導体装置を提供す
ることを目的とする。
［発明の構成］
（課題を解決するための手段と作用）
本発明の半導体装置は、（ａ ）半導体基板の一方の主
面に露出する面を有し、１層又は不純物／Ｆ４度の異な
る複数層の一導電型（以後Ｎ形とするが、Ｐ型としても
差支えない）半導体層から成る第１頭域（Ｎドリフト（
ドレーン）領域）と、（ｂ）半導体基板の前記主面から
選択的に形成される反Ｎ導電型（Ｐ型とする）半導体層
から成る第２領域（Ｐベース領域）と、（ｃ）Ｐベース
領域の前記主面からこの領域内に選択的に形成されるＮ
型の第３領域（Ｎエミッタ（ソース）領域）と、（ｔｊ
）ドリフト（ドレーン）領域とエミッタ（ソース）領
域とに挟まれ、前記主面に露出し、且つ少なくともＰベ
ース領域の表面層を含むＰ型表面層から成るチャネル形
成領域と、（ｅ ）このチャネル形成領域とゲート酸化
膜を挟んで対向するシ゛−１へ電極と、（ｒ）Ｐベース
領域及びエミッタ（ソース）頭載上に形成され、且つＰ
ベース領域とオーミック接合すると共に、Ｎエミッタ（
ソース）領域と介在層を経て電気接続する金属電極膜と
を、 具備することを特徴とする半導体装置である。
なお上記本発明の半導体装置は、主として縦型又は横型
のＩＧＢＴ又はＤＭＯ３ＦＥＴである。
面に露出する面を有し、１層又は不純物／Ｆ４度の異な
る複数層の一導電型（以後Ｎ形とするが、Ｐ型としても
差支えない）半導体層から成る第１頭域（Ｎドリフト（
ドレーン）領域）と、（ｂ）半導体基板の前記主面から
選択的に形成される反Ｎ導電型（Ｐ型とする）半導体層
から成る第２領域（Ｐベース領域）と、（ｃ）Ｐベース
領域の前記主面からこの領域内に選択的に形成されるＮ
型の第３領域（Ｎエミッタ（ソース）領域）と、（ｔｊ
）ドリフト（ドレーン）領域とエミッタ（ソース）領
域とに挟まれ、前記主面に露出し、且つ少なくともＰベ
ース領域の表面層を含むＰ型表面層から成るチャネル形
成領域と、（ｅ ）このチャネル形成領域とゲート酸化
膜を挟んで対向するシ゛−１へ電極と、（ｒ）Ｐベース
領域及びエミッタ（ソース）頭載上に形成され、且つＰ
ベース領域とオーミック接合すると共に、Ｎエミッタ（
ソース）領域と介在層を経て電気接続する金属電極膜と
を、 具備することを特徴とする半導体装置である。
なお上記本発明の半導体装置は、主として縦型又は横型
のＩＧＢＴ又はＤＭＯ３ＦＥＴである。
本発明は介在層を新しく設けることにより、半導体装置
通電時に、金属電極膜とＮエミッタ（ソース）領域との
間に生ずる電位差が、該金属電極膜とＰベース領域との
間に生ずる電位差よりも大きくなるようにし、寄生ＮＰ
Ｎトランジスタのベース・エミッタ（又はベース・ソー
ス）接合の順バイアス電圧の立上がりを抑えた半導体装
置である。 これにより寄生１〜ランジスタの動作は抑
えられ、ＩＧＢＴのラッチアップ耐量或いはＤＭＯ８Ｆ
ＥＴの逆回復時の破壊耐量の大幅な改善が得られる。
通電時に、金属電極膜とＮエミッタ（ソース）領域との
間に生ずる電位差が、該金属電極膜とＰベース領域との
間に生ずる電位差よりも大きくなるようにし、寄生ＮＰ
Ｎトランジスタのベース・エミッタ（又はベース・ソー
ス）接合の順バイアス電圧の立上がりを抑えた半導体装
置である。 これにより寄生１〜ランジスタの動作は抑
えられ、ＩＧＢＴのラッチアップ耐量或いはＤＭＯ８Ｆ
ＥＴの逆回復時の破壊耐量の大幅な改善が得られる。
前記介在層としては、例えば所定の比抵抗を持つ多結晶
シリコン層等の導電抵抗層を用い、通電時の該抵抗層に
おける電圧降下を寄生トランジスタの前記ベース・エミ
ッタ接合電圧の立上がり抑制電圧としてもよい。
シリコン層等の導電抵抗層を用い、通電時の該抵抗層に
おける電圧降下を寄生トランジスタの前記ベース・エミ
ッタ接合電圧の立上がり抑制電圧としてもよい。
又金属電極膜とＮエミッタ（ソース）領域との間に非オ
ーミツク接合を形成する方法、例えば高濃度のＰ型半導
体層を介在層として挿入し、通電時、このＰ型介在層と
Ｎエミッタ（ソース）領域とで形成されるＰＮ接合のツ
ェナー降伏電圧を前記抑制電圧とすることも可能である
。
ーミツク接合を形成する方法、例えば高濃度のＰ型半導
体層を介在層として挿入し、通電時、このＰ型介在層と
Ｎエミッタ（ソース）領域とで形成されるＰＮ接合のツ
ェナー降伏電圧を前記抑制電圧とすることも可能である
。
なお、本発明の前記介在層は、金属なｆ！膜とこれに接
するＮエミッタ（ソース）領域との間の非オーミツク接
合層ら含まれる。
するＮエミッタ（ソース）領域との間の非オーミツク接
合層ら含まれる。
（実施例）
以下本発明の実施例について図面を参照して説明する。
第１図は本発明の第１の実施例で、Ｎチャネル縦型ＩＧ
ＢＴの断面図である。 同図において符号４０１はＰコ
レクタ領域である。 符号４０２は第１領域で、Ｎドリ
フト領域と呼ばれる。 ここでＰコレクタ領域４０１と
Ｎドリフト領域４０２との間に高濃度のＮ型半導体領域
があっても差支えない、 Ｎドリフト領域４０２は通常
Ｐ型基板のＰコレクタ領域４０１上にエピタキシャル成
長によって形成される。 符号４０３はゲート絶縁膜、
符号４０４はゲート電極である。 符号４０５は第２領
域で、Ｐベース領域と呼ばれ、通常ゲート電極をマスク
にし、前記Ｎドリフト領域４０２表面からイオン注入と
熱拡散等の方法によって形成される。 符号４０６は第
３領域で、Ｎエミッタ領域と呼ばれ、Ｐベース領域と同
様、ゲー＋−ｔ、極をマスクとして、イオン注入と熱拡
散等の方法によって作られる６ Ｎエミッタ領域４０６
と、Ｎドリフト領域４０２とに挟まれ、基板表面に露出
するＰベース領域４０５の表面層の部分はチャネル形成
領域４１０と呼ばれる。 チャネル形成領域４１０の長
さは、グー１〜電極をマスクとする２回の不純物拡散の
拡散長の差で決められるので良好な精度か°得られる。
ＢＴの断面図である。 同図において符号４０１はＰコ
レクタ領域である。 符号４０２は第１領域で、Ｎドリ
フト領域と呼ばれる。 ここでＰコレクタ領域４０１と
Ｎドリフト領域４０２との間に高濃度のＮ型半導体領域
があっても差支えない、 Ｎドリフト領域４０２は通常
Ｐ型基板のＰコレクタ領域４０１上にエピタキシャル成
長によって形成される。 符号４０３はゲート絶縁膜、
符号４０４はゲート電極である。 符号４０５は第２領
域で、Ｐベース領域と呼ばれ、通常ゲート電極をマスク
にし、前記Ｎドリフト領域４０２表面からイオン注入と
熱拡散等の方法によって形成される。 符号４０６は第
３領域で、Ｎエミッタ領域と呼ばれ、Ｐベース領域と同
様、ゲー＋−ｔ、極をマスクとして、イオン注入と熱拡
散等の方法によって作られる６ Ｎエミッタ領域４０６
と、Ｎドリフト領域４０２とに挟まれ、基板表面に露出
するＰベース領域４０５の表面層の部分はチャネル形成
領域４１０と呼ばれる。 チャネル形成領域４１０の長
さは、グー１〜電極をマスクとする２回の不純物拡散の
拡散長の差で決められるので良好な精度か°得られる。
符′Ｆｆ４０７はゲート電極絶縁用層間膜である。
符号４０８は、Ｎ型多結晶シリコン層から成り、Ｎエミ
ッタ領域４０６と金属電極１４０９との間に設けられる
介在層である。 このＮ型多結晶シリコン層４０８は、
Ｎエミッタ領域４０６のコンタクト部の全域とＰベース
頭載４０５の一部を覆うように形成される。 具体的に
はゲート電極絶縁用層間膜４０７−を素子表面全域に堆
積し、第２図に示すようにパターニングを経た後、その
上全面にＮ型多結晶ポリシリコンを堆積させ、パターニ
ングを行なうことで得られる。
ッタ領域４０６と金属電極１４０９との間に設けられる
介在層である。 このＮ型多結晶シリコン層４０８は、
Ｎエミッタ領域４０６のコンタクト部の全域とＰベース
頭載４０５の一部を覆うように形成される。 具体的に
はゲート電極絶縁用層間膜４０７−を素子表面全域に堆
積し、第２図に示すようにパターニングを経た後、その
上全面にＮ型多結晶ポリシリコンを堆積させ、パターニ
ングを行なうことで得られる。
金属電極１１！４０９は、Ｐベース領域４０５、Ｎ型多
結晶シリコン層４０８及びゲート電極絶縁用層間膜４０
７上に形成され、金属電極膜４０９とＰベース領域４０
５とはオーミック接合をする。
結晶シリコン層４０８及びゲート電極絶縁用層間膜４０
７上に形成され、金属電極膜４０９とＰベース領域４０
５とはオーミック接合をする。
このような構造であれば、ＩＧＢＴ通電時、Ｎ型多結晶
シリコン層４０８により電圧降下か生じ、金属型、極膜
４０９とＮエミッタ領域４０６との間に電位差が生じる
。 例えばＮエミッタ領域を流れる電流を■Ｅ、多結晶
シリコン層４０８の実効抵抗をＲｅとすれば前記電位差
はＲｅＩＥとなる。
シリコン層４０８により電圧降下か生じ、金属型、極膜
４０９とＮエミッタ領域４０６との間に電位差が生じる
。 例えばＮエミッタ領域を流れる電流を■Ｅ、多結晶
シリコン層４０８の実効抵抗をＲｅとすれば前記電位差
はＲｅＩＥとなる。
一方Ｐベース頭載４０５と金属電極膜４０９との間は、
オーミック接合されており電位差は殆ど生じていない、
従って前述の（４）式によりラッチアップ電流■ｌａ
工。ｈ及びその増加分Δ■１ａｔｃｈは次式で表わされ
る。
オーミック接合されており電位差は殆ど生じていない、
従って前述の（４）式によりラッチアップ電流■ｌａ
工。ｈ及びその増加分Δ■１ａｔｃｈは次式で表わされ
る。
以上のような横道を持つＩＧＢＴを製造したところ、従
来の定格２５（Ａ）のＩＧＢＴのラッチアップ電流が約
１００ （Ａ ）であったものが、本発明品において、
Ｎ型多結晶シリコン層４０８の厚さ５０００人、比抵抗
３，３Ωｃｎのものを用いた場合、ラッチアップ電流は
、約２００ （Ａ ＞に改善された。
来の定格２５（Ａ）のＩＧＢＴのラッチアップ電流が約
１００ （Ａ ）であったものが、本発明品において、
Ｎ型多結晶シリコン層４０８の厚さ５０００人、比抵抗
３，３Ωｃｎのものを用いた場合、ラッチアップ電流は
、約２００ （Ａ ＞に改善された。
又この時のオン電圧の上昇は定格の２５ （Ａ ）でｏ
、ｏａ （ｖ ）程度に抑えることができ、又相互コン
ダクタンスの劣化も生じない、 このように本発明によ
れば、オン電圧の上昇を代かな値に抑え、大幅なラッチ
アンプ電流の改善が可能となる。
、ｏａ （ｖ ）程度に抑えることができ、又相互コン
ダクタンスの劣化も生じない、 このように本発明によ
れば、オン電圧の上昇を代かな値に抑え、大幅なラッチ
アンプ電流の改善が可能となる。
更に上記実施例における効果を検証するため、次の試行
を行なった。 即ち厚さは５ｏｏｏ、１で比抵抗３，３
ΩＣｌｌ、４，５Ωｃ１のＮ型多結晶シリコン層の介在
層を、金属型ｔｌＩＩＩ！４０９とＮエミッタ領域４０
６との間に設けたＩＧＢＴを製作し、ラッチアップ電流
を測定した。 又Ｎ型多結晶シリコン層の比抵抗を変化
させ、介在層の抵抗Ｒｅとラッチアップ電流■ と
の関係を計算により求めａｔｃｈ た。 その結果を第３図に示す、 横軸は多結晶シリコ
ンの比抵抗（ただし膜厚は５０００人）、縦軸はラッチ
アップ電流（Ａ）、図の実曲線は計算値、Δ印は実験値
、Δ印の上下の短線分はバラツキ幅を示す。 この結果
より、ラッチアップ電流の向上は、主として前記（４ン
式におけるＶ８値の増加によるものであり、向上したラ
ッチアップ電流値は前記（６）式による計算値とよく一
致する。
を行なった。 即ち厚さは５ｏｏｏ、１で比抵抗３，３
ΩＣｌｌ、４，５Ωｃ１のＮ型多結晶シリコン層の介在
層を、金属型ｔｌＩＩＩ！４０９とＮエミッタ領域４０
６との間に設けたＩＧＢＴを製作し、ラッチアップ電流
を測定した。 又Ｎ型多結晶シリコン層の比抵抗を変化
させ、介在層の抵抗Ｒｅとラッチアップ電流■ と
の関係を計算により求めａｔｃｈ た。 その結果を第３図に示す、 横軸は多結晶シリコ
ンの比抵抗（ただし膜厚は５０００人）、縦軸はラッチ
アップ電流（Ａ）、図の実曲線は計算値、Δ印は実験値
、Δ印の上下の短線分はバラツキ幅を示す。 この結果
より、ラッチアップ電流の向上は、主として前記（４ン
式におけるＶ８値の増加によるものであり、向上したラ
ッチアップ電流値は前記（６）式による計算値とよく一
致する。
なお上記計算は、介在層を設けないＲｅ＝ＯのときＩ
１ａｔｃｈ ＝ １００ （Ａ ）で且っαｐｈｐ＝０
．４５と仮定し、Ｔ、＝（１−αＰＮＰ）ＩＣ及び〈６
）式の関係より求めた。
１ａｔｃｈ ＝ １００ （Ａ ）で且っαｐｈｐ＝０
．４５と仮定し、Ｔ、＝（１−αＰＮＰ）ＩＣ及び〈６
）式の関係より求めた。
上記第１実施例では、介在層の多結晶シリコンのバルク
抵抗を使用したものであるが、多結晶シリコンの代わり
に金属抵抗薄膜や単結晶シリコン拡散膜の使用も考えら
れる。
抵抗を使用したものであるが、多結晶シリコンの代わり
に金属抵抗薄膜や単結晶シリコン拡散膜の使用も考えら
れる。
第４図に、第１実施例の変形例を示す。 同図に示すよ
うに、Ｐベースｆｆ？’ｔｔ４４０５の表面と、Ｎエミ
ッタ領域４０６の表面とは、ゲートな、蜘絶縁用層間改
５０７で完全に分離され、多結晶シリコン層５０８はＮ
エミッタ領域４０６とだけ接している。 このような金
遣であっても差支えない。
うに、Ｐベースｆｆ？’ｔｔ４４０５の表面と、Ｎエミ
ッタ領域４０６の表面とは、ゲートな、蜘絶縁用層間改
５０７で完全に分離され、多結晶シリコン層５０８はＮ
エミッタ領域４０６とだけ接している。 このような金
遣であっても差支えない。
又第１の実施例では、Ｎエミッタ領域４０６と金ｍ電極
ｖ４０９との間に介在層４０８を設けた構造であるか第
５図（ａ）及び（ｂ）に示すように、Ｎエミッタ領域４
０６及びＰベース領域４０５から、それぞれ別々のエミ
ッタ金属電極膜５０９ｅ及びベース金属電極膜５０９ｂ
を導出し、導出した先でエミッタ金属型８ｉ！膜とベー
ス金属型、ｔｆｉ膜との間に、ＩＧＢＴ通電時に電圧降
下の生じるような導＠体ρノえは金属抵抗体ＲＥ、又は
Ｒ６２を配線し、ベース金属電極膜から電流を取り出す
形であっても、本発明の意図したところと何ら変わりな
く、同様の効果が得られる。 換言すれば、周知のよう
に、抵抗ＲＥ＋又はＲＥ２は負帰還抵抗として作用し、
寄生ＮＰＮトランジスタのベース電位の上昇は抑えられ
、ラッチアップ電流の改善が得られる。
ｖ４０９との間に介在層４０８を設けた構造であるか第
５図（ａ）及び（ｂ）に示すように、Ｎエミッタ領域４
０６及びＰベース領域４０５から、それぞれ別々のエミ
ッタ金属電極膜５０９ｅ及びベース金属電極膜５０９ｂ
を導出し、導出した先でエミッタ金属型８ｉ！膜とベー
ス金属型、ｔｆｉ膜との間に、ＩＧＢＴ通電時に電圧降
下の生じるような導＠体ρノえは金属抵抗体ＲＥ、又は
Ｒ６２を配線し、ベース金属電極膜から電流を取り出す
形であっても、本発明の意図したところと何ら変わりな
く、同様の効果が得られる。 換言すれば、周知のよう
に、抵抗ＲＥ＋又はＲＥ２は負帰還抵抗として作用し、
寄生ＮＰＮトランジスタのベース電位の上昇は抑えられ
、ラッチアップ電流の改善が得られる。
又、金属＠４ｆｌ膜とＮエミッタ領域との間に非オーミ
ツク接合層を介在させ、通電時この接合層の電圧降下を
前記（４）式のｖＮＭとする各種の手段かある。 その
−例を第２の実施例として第６図に示す、 同図におい
て、符号６０８は介在層で、高濃度に不純物がドープさ
れたＰ型多結晶シリコン層を用いる。 このＰ型多結晶
シリコン層６０８は前記第１実總例と同様の方法で形成
し、不純物濃度としては１０１９ａｔｏｎｓ／ ｃｎ３
程度を使用する。 又この場合Ｎエミッタ領域６０６の
不純物元素としてはリン元素を使用することが望ましい
。
ツク接合層を介在させ、通電時この接合層の電圧降下を
前記（４）式のｖＮＭとする各種の手段かある。 その
−例を第２の実施例として第６図に示す、 同図におい
て、符号６０８は介在層で、高濃度に不純物がドープさ
れたＰ型多結晶シリコン層を用いる。 このＰ型多結晶
シリコン層６０８は前記第１実總例と同様の方法で形成
し、不純物濃度としては１０１９ａｔｏｎｓ／ ｃｎ３
程度を使用する。 又この場合Ｎエミッタ領域６０６の
不純物元素としてはリン元素を使用することが望ましい
。
このような構成であれば、金属型１Ｊｌｉ４０９とＮエ
ミッタ領域６０６との間に高不純！ｔ！Ｊ濃度で形成さ
れたＰＮ接合が存在し、ＩＧＢＴ通電時にＰＮ接合に逆
方向の電圧が印加され、ツェナー降伏現象によって電流
が流れる。 この時前記エミッタ領域と金屑電極膜との
間に生じるツェナー降伏電圧が前記（４）式のＶ ＮＭ
となり、これによりＩＧＢＴのラッチアップ電流が大幅
に改善される。
ミッタ領域６０６との間に高不純！ｔ！Ｊ濃度で形成さ
れたＰＮ接合が存在し、ＩＧＢＴ通電時にＰＮ接合に逆
方向の電圧が印加され、ツェナー降伏現象によって電流
が流れる。 この時前記エミッタ領域と金屑電極膜との
間に生じるツェナー降伏電圧が前記（４）式のＶ ＮＭ
となり、これによりＩＧＢＴのラッチアップ電流が大幅
に改善される。
前記Ｐ型多結晶シリコン層６０８の厚さを５０００Ｘ、
濃度を１０” ａｔ０１１ｓ／Ｃ１３とし、２５（Ａ
）定格のＩＧＢＴを製造したところ、従来品のラッチア
ップ電流を数十％以上改善することかできた。
濃度を１０” ａｔ０１１ｓ／Ｃ１３とし、２５（Ａ
）定格のＩＧＢＴを製造したところ、従来品のラッチア
ップ電流を数十％以上改善することかできた。
なお第５図の実施例において、抵抗Ｒ１ｊ、Ｒε２の代
わりに、所望のツェナー降伏電圧を有するＰＮ接合ダイ
オ−１くを個別部品として又はＩＧＢＴとモノリシック
に搭載しても差支えない。
わりに、所望のツェナー降伏電圧を有するＰＮ接合ダイ
オ−１くを個別部品として又はＩＧＢＴとモノリシック
に搭載しても差支えない。
又第６図のＩＧＢＴの高濃度のＰ型多結晶シリコン層６
０８の代わりに、極めて薄い絶縁膜とし、トンネル効果
により電流を流し、所望のＶ Ｎｌ、Ｉを得るようにし
てもよい。（ＭＩＳトンネルダイオードについては「半
導体デバイスの物理（２）、Ｐ１０９Ｊ （Ｓ、 Ｍ
、 ＳＺＥ原著）参照）。
０８の代わりに、極めて薄い絶縁膜とし、トンネル効果
により電流を流し、所望のＶ Ｎｌ、Ｉを得るようにし
てもよい。（ＭＩＳトンネルダイオードについては「半
導体デバイスの物理（２）、Ｐ１０９Ｊ （Ｓ、 Ｍ
、 ＳＺＥ原著）参照）。
又第１図に示す多結晶シリコン層４０８の代わりに、金
属電極膜４０９とは別の金属元素から成る導電層を設け
、この導電層とＮエミッタ領域とが非オーミツク接合を
持ち、ＩＧＢＴ３１！ｉ電時にＮエミッタ領域と金属電
極膜との間に、電位差Ｖ ＮＭを得る構造であっても差
支えない、 この時上記導電層に用いる金属元素は仕事
関数の大きい、例えばＰｔ、Ｍｏ等の元素を用いるのが
効果的である。
属電極膜４０９とは別の金属元素から成る導電層を設け
、この導電層とＮエミッタ領域とが非オーミツク接合を
持ち、ＩＧＢＴ３１！ｉ電時にＮエミッタ領域と金属電
極膜との間に、電位差Ｖ ＮＭを得る構造であっても差
支えない、 この時上記導電層に用いる金属元素は仕事
関数の大きい、例えばＰｔ、Ｍｏ等の元素を用いるのが
効果的である。
又Ｎエミッタ領域と金属電極膜との間に、別設、導電領
域を設けなくとも、エミッタ領域の表面濃度が低く、エ
ミッタ領域と金属電極膜との間に、介在層として非オー
ミツク接合を形成し、ＩＧＢＴ通電時にエミッタ領域と
金属電極との間に電位差を得る構造であっても差支えな
い。
域を設けなくとも、エミッタ領域の表面濃度が低く、エ
ミッタ領域と金属電極膜との間に、介在層として非オー
ミツク接合を形成し、ＩＧＢＴ通電時にエミッタ領域と
金属電極との間に電位差を得る構造であっても差支えな
い。
即ち、本発明のＩＧＢＴは、ラッチアップ電流ｌ１ａｔ
ｃｈを表わす前述の（４）式において、Ｖ ＰＭ 。
ｃｈを表わす前述の（４）式において、Ｖ ＰＭ 。
Ｒ８及びαｐｓｐの値は従来通りとし、オン電圧を許容
範囲内のできるだけ小さい値に維持した状態で、ｖＮＭ
をできるだけ大きくしてランチアップ電流を増加しよう
とするものである。 即ちＶ ＮＭ ＞ ０とするため
介在層を設けたものである。
範囲内のできるだけ小さい値に維持した状態で、ｖＮＭ
をできるだけ大きくしてランチアップ電流を増加しよう
とするものである。 即ちＶ ＮＭ ＞ ０とするため
介在層を設けたものである。
更に上記の実施例では、縦型のＩＧＢＴについて述べた
ものであるが、横型のＩＧＢＴについても、本発明を適
用することは可能である。 第７図にその構成の一例を
示す、 この横型ＩＧＢ’ｌ’はＰ−型シリコン基板７
００を用い、その一方の主面（図面では上方）に形成さ
れる。 即ちこのＩＧＢＴは、（ａ ）Ｐ” ：７レク
タ領域７０１に接して高濃度Ｎ領域７０２ａ及び低濃度
Ｎ−領域７０２ｂから成る第１領域のＮドリフト領域７
０２と、（ｂ ）第２領域であるＰ＋ベース領域７０５
と、（ｃ）第３領域であるＮ＋エミッタ領域７０６と、
（ｄ）Ｎドリフト領域７０２とＮ＋エミッタ領域７０６
とに挟まれ、前記一方の主面に露出し、且つＰ４ベース
領域の表面層を含むＰ−基板７００の表面層から成るチ
ャネル形成領域７１０と、（ｅ）チャネル形成領域７１
０とゲート絶縁Ｎ ７０３を挟んで対向するゲート電
・瘉７０４と、（ｆ ） Ｐ’ ベース領域７０５とは
−ｉミーミック合し、他方Ｎ“エミッタ領域７０６とは
介在層７０８を経て電気接続する金属電極膜７０９Ｅと
を、具備している。 なお符号７０７はゲート電極絶縁
用層間膜、符号７０９Ｃはコレクタ金属電極膜である。
ものであるが、横型のＩＧＢＴについても、本発明を適
用することは可能である。 第７図にその構成の一例を
示す、 この横型ＩＧＢ’ｌ’はＰ−型シリコン基板７
００を用い、その一方の主面（図面では上方）に形成さ
れる。 即ちこのＩＧＢＴは、（ａ ）Ｐ” ：７レク
タ領域７０１に接して高濃度Ｎ領域７０２ａ及び低濃度
Ｎ−領域７０２ｂから成る第１領域のＮドリフト領域７
０２と、（ｂ ）第２領域であるＰ＋ベース領域７０５
と、（ｃ）第３領域であるＮ＋エミッタ領域７０６と、
（ｄ）Ｎドリフト領域７０２とＮ＋エミッタ領域７０６
とに挟まれ、前記一方の主面に露出し、且つＰ４ベース
領域の表面層を含むＰ−基板７００の表面層から成るチ
ャネル形成領域７１０と、（ｅ）チャネル形成領域７１
０とゲート絶縁Ｎ ７０３を挟んで対向するゲート電
・瘉７０４と、（ｆ ） Ｐ’ ベース領域７０５とは
−ｉミーミック合し、他方Ｎ“エミッタ領域７０６とは
介在層７０８を経て電気接続する金属電極膜７０９Ｅと
を、具備している。 なお符号７０７はゲート電極絶縁
用層間膜、符号７０９Ｃはコレクタ金属電極膜である。
チャネル形成領域はＰ＋ベース領域７０５とＰ−基板
７００とのそれぞれの表面層により形成されるが、その
不純物濃度に大きな差があるので、しきい値電圧等の特
性は実質的にはＰ＋ベース領域の表面層により決定され
る。 上記構成の横型ＩＧＢＴにおける介在層７０８の
構成及びその作用と効果については縦型ＩＧＢＴと同様
である。
７００とのそれぞれの表面層により形成されるが、その
不純物濃度に大きな差があるので、しきい値電圧等の特
性は実質的にはＰ＋ベース領域の表面層により決定され
る。 上記構成の横型ＩＧＢＴにおける介在層７０８の
構成及びその作用と効果については縦型ＩＧＢＴと同様
である。
次に本発明を縦型ＤＭＯ３ＦＥＴに適用した一例を第８
図に示す。 同図において、第１領域（Ｎドレーン領域
）２０２と第３領域（Ｎソース領域）８０６に挟まれる
第２＠域（Ｐベース領域）２０５の基板主面に露出する
表面層がチャネル形成領域８１０となる。 なお第１領
域２０２は不純物濃度の異なるＮ＋領域２０２ａとＮ領
域２０２ｂとから成る。 金属電極［８０９とＮソース
領域８０６との間に介在Ｎ８０８、例えば所定の比抵抗
と厚さを持つ多結晶シリコン層８０８を設ける。
図に示す。 同図において、第１領域（Ｎドレーン領域
）２０２と第３領域（Ｎソース領域）８０６に挟まれる
第２＠域（Ｐベース領域）２０５の基板主面に露出する
表面層がチャネル形成領域８１０となる。 なお第１領
域２０２は不純物濃度の異なるＮ＋領域２０２ａとＮ領
域２０２ｂとから成る。 金属電極［８０９とＮソース
領域８０６との間に介在Ｎ８０８、例えば所定の比抵抗
と厚さを持つ多結晶シリコン層８０８を設ける。
このような構成のＤＭＯ３ＦＥＴにおいては、Ｎソース
領域８０６、Ｐベース領域２０５及びＮドレーン領域２
０２から成る寄生ＮＰＮ）ランジスタが存在し、多結晶
シリコン層８０８はこの寄生トランジスタの負帰還抵抗
として作用する。
領域８０６、Ｐベース領域２０５及びＮドレーン領域２
０２から成る寄生ＮＰＮ）ランジスタが存在し、多結晶
シリコン層８０８はこの寄生トランジスタの負帰還抵抗
として作用する。
このため通電時Ｐベース領域とＮソース領域との接合電
圧の立上がりは抑えられ、寄生トランジスタがオンしに
くくなる。 これによりＤＭＯ３ＦＥＴのスイッチング
動作時、過渡電圧により寄生トランジスタか動作して、
素子か！壊されるのを防止できる。
圧の立上がりは抑えられ、寄生トランジスタがオンしに
くくなる。 これによりＤＭＯ３ＦＥＴのスイッチング
動作時、過渡電圧により寄生トランジスタか動作して、
素子か！壊されるのを防止できる。
同様に、本発明は、横型ＤＭＯ３ＦＥＴにも適用できる
。
。
なお、上記の実施例は、Ｎチャネル型のＩＧＢＴ及びＤ
ＭＯ３ＦＥＴについて述べたが、半導体領域の極性が逆
であるＰチャネル型のＩＧＢＴ、ＤＭＯ３ＦＥ’ｌ’等
にも適用できる。 ただし金属電極ｊ模とＮエミッタ（
ソース）領域との間に介在する層が非オーミツク接合の
場合には、介在層の構成は、いずれか一方の極性に制限
されることもある。
ＭＯ３ＦＥＴについて述べたが、半導体領域の極性が逆
であるＰチャネル型のＩＧＢＴ、ＤＭＯ３ＦＥ’ｌ’等
にも適用できる。 ただし金属電極ｊ模とＮエミッタ（
ソース）領域との間に介在する層が非オーミツク接合の
場合には、介在層の構成は、いずれか一方の極性に制限
されることもある。
［発明の効果］
以上詳述したように、本発明によれば、素子通電時に、
エミｙり（ソース）領域と金属電極膜との間に生じる電
位差が、ベースｆｉＪ’ｆ域と金属電極膜との間に生じ
る電位差よりも大きくなる構造であるから、ＩＧＢＴの
ラッチアップ耐量或いはＤＭＯ３ＦＥＴのスイッチング
動作時の破壊耐量の大幅な改善が得られ、しかもオン電
圧の上昇は面かな値に抑えることができる。
エミｙり（ソース）領域と金属電極膜との間に生じる電
位差が、ベースｆｉＪ’ｆ域と金属電極膜との間に生じ
る電位差よりも大きくなる構造であるから、ＩＧＢＴの
ラッチアップ耐量或いはＤＭＯ３ＦＥＴのスイッチング
動作時の破壊耐量の大幅な改善が得られ、しかもオン電
圧の上昇は面かな値に抑えることができる。
第１図は本発明のＩＧＢＴの第１実施例の断面図、第２
図は第１図のＩＧＢＴの製造工程を説明する断面図、第
３図はＩ Ｇ Ｂ Ｔのラッチアップ電流と多結晶シリ
コン比抵抗との関係を示す特性図、第４図は第１実施例
の変形例を示す…１面図、第５図は第１実施例の他の変
形例を示す図、第６図は本発明の第２実施例の断面図、
第７図は本発明の横型ＩＧＢＴの断面図、第８図は本発
明の縦型ＤＭＯ３ＦＥＴの断面図、第９図は従来のＩＧ
ＢＴの断面図、第１０図は電流経路を併記した第９図の
Ｉ Ｇ Ｂ ”ｒの部分断面図、第１１図は第９図のＩ
ＧＢＴの等価回路図、第１２図はもぐり抵抗Ｒ８の低減
手段を説明するための斜視図、第１３図は従来のＤＭＯ
３ＦＥＴの断面図、第１４図は第１３図のＤＭＯ８ＦＥ
Ｔの等価回路図である。 １０１．４０１，７０１・・・Ｐコレクタ領域、１０２
．２０２，４０２，７０２・・・第１領域（Ｎドリフト
（ドレーン）領域）、 １０３，２０３゜４０３．７０
３・・・ゲート絶縁膜、 １０４゜２０４．４０４．
７０４・・・ゲート電極、 １０５゜２０５．４０５
，７０５・・・第２領域（Ｐベース領域）、 １０６，
２０６，４０６，６０６゜７０６．８０６・・・第３領
域（Ｎエミッタ（ソース）領域）、 １０７，２０７
，４０７，５０７゜７０７・・・ゲート電極絶縁用層間
膜、 ４０８゜５０８．６０８，７０８，８０８・・・
介在層、１０９．２０９，４０９，５０９，７０９゜８
０９・・・金属電極膜、 １１０，２１０，４１０゜７
１０．８１０・・・チャネル形成領域。 特許出願人 株式会社 東 芝 代理人 弁理士 諸１）英ニ 第１図 第２図 ＋２３４５ 第３図 （ａ） （ｂ） 第６図 第７図 第８図 第９図 し 第１０図 第１１図 （ａ） （ｂ） （ｃ
）第１３図
図は第１図のＩＧＢＴの製造工程を説明する断面図、第
３図はＩ Ｇ Ｂ Ｔのラッチアップ電流と多結晶シリ
コン比抵抗との関係を示す特性図、第４図は第１実施例
の変形例を示す…１面図、第５図は第１実施例の他の変
形例を示す図、第６図は本発明の第２実施例の断面図、
第７図は本発明の横型ＩＧＢＴの断面図、第８図は本発
明の縦型ＤＭＯ３ＦＥＴの断面図、第９図は従来のＩＧ
ＢＴの断面図、第１０図は電流経路を併記した第９図の
Ｉ Ｇ Ｂ ”ｒの部分断面図、第１１図は第９図のＩ
ＧＢＴの等価回路図、第１２図はもぐり抵抗Ｒ８の低減
手段を説明するための斜視図、第１３図は従来のＤＭＯ
３ＦＥＴの断面図、第１４図は第１３図のＤＭＯ８ＦＥ
Ｔの等価回路図である。 １０１．４０１，７０１・・・Ｐコレクタ領域、１０２
．２０２，４０２，７０２・・・第１領域（Ｎドリフト
（ドレーン）領域）、 １０３，２０３゜４０３．７０
３・・・ゲート絶縁膜、 １０４゜２０４．４０４．
７０４・・・ゲート電極、 １０５゜２０５．４０５
，７０５・・・第２領域（Ｐベース領域）、 １０６，
２０６，４０６，６０６゜７０６．８０６・・・第３領
域（Ｎエミッタ（ソース）領域）、 １０７，２０７
，４０７，５０７゜７０７・・・ゲート電極絶縁用層間
膜、 ４０８゜５０８．６０８，７０８，８０８・・・
介在層、１０９．２０９，４０９，５０９，７０９゜８
０９・・・金属電極膜、 １１０，２１０，４１０゜７
１０．８１０・・・チャネル形成領域。 特許出願人 株式会社 東 芝 代理人 弁理士 諸１）英ニ 第１図 第２図 ＋２３４５ 第３図 （ａ） （ｂ） 第６図 第７図 第８図 第９図 し 第１０図 第１１図 （ａ） （ｂ） （ｃ
）第１３図
Claims (1)
- 【特許請求の範囲】 １、（ａ）半導体基板の一方の主面に露出する面を有し
、１層又は不純物濃度の異なる複 数層の一導電型半導体層からなる第１領域 と、 （ｂ）半導体基板の前記一方の主面から選 択的に形成される反対導電型半導体層から なる第２領域と、 （ｃ）第２領域の前記一方の主面からこの 領域内に選択的に形成される一導電型半導 体層からなる第３領域と、 （ｄ）第１領域と第３領域とに挟まれ、前 記一方の主面に露出し、且つ第２領域の表 面層を含む反対導電型半導体表面層からな るチャネル形成領域と、 （ｅ）前記チャネル形成領域とゲート絶縁 膜を挟んで対向するゲート電極と、 （ｆ）第２及び第３領域上に形成され、且 つ第２領域とオーミック接合をすると共に、第３領域と
介在層を経て電気接続する金属 電極膜とを、 具備することを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1129345A JPH0793434B2 (ja) | 1989-05-23 | 1989-05-23 | 半導体装置 |
| US07/526,895 US5032880A (en) | 1989-05-23 | 1990-05-22 | Semiconductor device having an interposing layer between an electrode and a connection electrode |
| KR1019900007610A KR940002773B1 (ko) | 1989-05-23 | 1990-05-23 | 반도체장치 |
| EP90109897A EP0399530A1 (en) | 1989-05-23 | 1990-05-23 | Semiconductor device having an interposing layer between an electrode and a connection electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1129345A JPH0793434B2 (ja) | 1989-05-23 | 1989-05-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02307274A true JPH02307274A (ja) | 1990-12-20 |
| JPH0793434B2 JPH0793434B2 (ja) | 1995-10-09 |
Family
ID=15007314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1129345A Expired - Fee Related JPH0793434B2 (ja) | 1989-05-23 | 1989-05-23 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5032880A (ja) |
| EP (1) | EP0399530A1 (ja) |
| JP (1) | JPH0793434B2 (ja) |
| KR (1) | KR940002773B1 (ja) |
Cited By (4)
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| JP4090516B2 (ja) * | 1998-01-22 | 2008-05-28 | 三菱電機株式会社 | 絶縁ゲート型バイポーラ半導体装置 |
| JP2015095467A (ja) * | 2013-11-08 | 2015-05-18 | 株式会社豊田中央研究所 | 逆導通ｉｇｂｔ |
| JP2015226029A (ja) * | 2014-05-30 | 2015-12-14 | 三菱電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
| CN107946363A (zh) * | 2017-12-18 | 2018-04-20 | 深圳市晶特智造科技有限公司 | 平面型垂直双扩散金属氧化物晶体管及其制作方法 |
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| US5322802A (en) * | 1993-01-25 | 1994-06-21 | North Carolina State University At Raleigh | Method of fabricating silicon carbide field effect transistor |
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| US9685335B2 (en) | 2012-04-24 | 2017-06-20 | Fairchild Korea Semiconductor Ltd. | Power device including a field stop layer |
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- 1990-05-22 US US07/526,895 patent/US5032880A/en not_active Expired - Lifetime
- 1990-05-23 EP EP90109897A patent/EP0399530A1/en not_active Ceased
- 1990-05-23 KR KR1019900007610A patent/KR940002773B1/ko not_active IP Right Cessation
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| EP0399530A1 (en) | 1990-11-28 |
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| JPH0793434B2 (ja) | 1995-10-09 |
| KR940002773B1 (ko) | 1994-04-02 |
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