KR100486346B1 - 전력용반도체소자및그제조방법 - Google Patents

전력용반도체소자및그제조방법 Download PDF

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Abstract

래치-업 특성이 개선된 전력용 반도체소자 및 그 제조방법을 개시하고 있다. 이는, 에미터콘택과 일직선 상에 위치하는 게이트 폴리실리콘층 일부를 고농도 P형의 불순물로 도핑시킴으로써, 그 아래에 위치한 베이스영역 내에 채널이 형성되지 않도록 하여, 에미터콘택을 통해 주입되는 전자 전류가 상기 고농도 P형의 폴리실리콘층을 우회하여 베이스영역으로 흐르게 한다. 이에 따라, 에미터콘택과 에미터영역 사이에 경로저항이 형성되고, 에미터영역의 전위가 상승되어, 베이스영역과의 전위차가 감소된다. 따라서, 에미터영역과 베이스영역에 형성되는 다이오드가 턴-온되기 위한 접합 전압이 상승하게 되고, 래치-업 특성이 개선된다.

Description

전력용 반도체 소자 및 그 제조방법{Power semiconductor device and fabricating method therefor}
본 발명은 전력용 소자(power device)에 관한 것으로, 특히 전력용 소자 내에 존재하는 기생 바이폴라 트랜지스터 또는 기생 사이리스터에 의한 래치-업(latch-up) 현상을 방지할 수 있는 구조의 전력용 반도체 소자에 관한 것이다.
일반적으로, 스위칭 모드 파우어 서플라이(switching mode power supply), 램프 발라스트(lamp ballast) 및 모터 구동회로 등에 사용되는 전력용 반도체 소자로서, 바이폴라 트랜지스터에 기초를 둔 바이폴라 계열 소자나 모스 트랜지스터에 기초를 둔 모스 계열 소자가 많이 사용되어 왔다. 그러나, 최근에는 모스 계열 소자의 빠른 스위칭 특성과 바이폴라 계열 소자의 높은 전류 밀도의 장점을 취한 IGBT(Insulated Gate Bipolar Transistor), MCT(Mos Controlled Thyristor)와 같은 모스 게이트를 갖는 바이폴라 트랜지스터가 제안되어, 그 사용이 증가되고 있는 실정이다. 이중, IGBT는 비교적 전류 밀도가 크고 스위칭 속도가 빠른 장점을 가지고 있으나, 높은 전류 밀도에서 게이트로 제어가 불가능해지는 영역이 존재하게 된다. 이는, 상기 IGBT 내에 구조적으로 존재하는 기생 사이리스터의 동작으로 인해 래치-업이 발생되기 때문이다.
도 1은 종래 IGBT 구조에서 일반적으로 발생되는 래치-업 현상을 설명하기 위해 개략적으로 도시한 단면도이다.
도 1에 도시된 바와 같이 종래의 IGBT 는, 고농도 P형의 콜렉터영역(10) 상에, 고농도 N형의 버퍼층(12)과, 저농도 N형의 에피층(14)이 적층되어 있으며, 상기 에피층(14) 내에는 P형의 베이스영역(16)이, 상기 베이스영역(16) 내에는 고농도 N형의 에미터영역(18)이 형성되어 있다. 상기 에피층 일 표면에는 또한, 게이트 산화막(20)과, 게이트 도전층(22), 상기 게이트 도전층(22)을 절연시키기 위한 층간절연층(24), 및 에미터영역(18) 전기적으로 접속시키기 위한 에미터전극(26)이 형성되어 있다.
상기와 같은 구조를 갖는 종래의 IGBT 는, 콜렉터영역(10) 및 게이트 도전층(22)에 포지티브 바이어스가 인가되면, 게이트 도전층(22) 아래의 베이스영역(16) 표면에 반전층(채널)이 형성되고, 상기 콜렉터영역(10)과 버퍼층(12)은 순방향 접합이 된다. 또한, 고농도 N형의 에미터영역(18)으로부터 채널을 통과하여 저농도 N형의 에피층(14), 고농도 N형의 버퍼층(12)으로 공급되는 전자는, 콜렉터영역(10)- 버퍼층(12)-베이스영역(16)으로 구성된 바이폴라 트랜지스터의 베이스 전류 역할을 하게 된다. 이에 따라, P형의 콜렉터영역(10)으로부터 정공이 공급되어, 언급된 바이폴라 트랜지스터는 순방향 도통상태가 된다.
그러나, 상기 순방향 도통 상태의 전류가 일정 값 이상으로 증가하게 되면, 도시된 바와 같이, 콜렉터영역(10)으로부터 공급되는 정공전류가 베이스영역(16)으로 흐르게 되고, 베이스영역(16)내에 존재하는 저항성분에 의해 전압강하가 발생된다. 베이스영역(16)으로 흐르는 전류가 일정 값 이상으로 증가하여, 베이스영역(16) 내의 전압 강하가 에미터영역(18)과 베이스영역(16) 접합의 장벽전위(built-in potential) 보다 커지게 되면, 상기 에미터영역(18)과 베이스영역(16) 접합에 의해 형성되는 다이오드를 동작시킴으로써 N-P-N-P 사이리스터가 동작하여 래치-업이 발생된다. 이때, N형의 에미터영역(18)이 캐소드(cathode)로, P형의 콜렉터영역(10)이 애노드(anode)로 작용한다.
도 2는 상기 도 1의 IGBT 구조에서 형성되는 사이리스터를 도시한 등가회로도로서, 베이스영역(16)과 에미터영역(18) 사이의 전압(VBE)이 장벽전위, 약 0.6∼0.7V 보다 커지게 되면, 에미터영역(18)-베이스영역(16)-에피층(14)으로 구성되는 NPN 형의 제1 트랜지스터(Q1)가 턴-온되고, 이에 따라 형성되는 에피층 전류(콜렉터 전류)가, 베이스영역(16)-에피층(14)-콜렉터영역(10)으로 구성되는 PNP 형의 제2 트랜지스터(Q2)의 입력전류(베이스 전류)로 작용하여 제2 트랜지스터(Q2)가 턴-온됨으로써, 두 트랜지스터(Q1 및 Q2)는 래치-업된다. 이에 따라, 콜렉터영역(10)과 에미터영역(18) 사이에 기생 전류 경로가 형성된다.
이와 같이 인가된 게이트 전압에 의한 콜렉터 전류의 제어가 불가능해지므로, 일단 래치-업이 발생되면 외부적인 콜렉터 전압을 오프하지 않는 이상 소자의 턴-오프가 불가능해진다.
또한, 상기 래치-업은, DC 회로에서 과도한 열 방출(heat dissipation)로 인한 소자의 파괴를 유발할 수 있기 때문에, IGBT의 최대 동작 전류를 제한하게 된다. 따라서, 이와 같은 래치-업은, 다른 전기적 특성에 변화를 주지 않는한 최대한 억제하는 것이 바람직하다.
상기와 같은 래치-업 현상을 억제하기 위하여, 상기 베이스영역(16)의 농도를 증가시키거나, 상기 에미터영역(18)의 길이를 감소시킴으로써, 베이스영역의 저항(RB)을 감소시키는 방법이 제안되어 있으며, 또한, 상기 버퍼층(12)의 농도를 증가시키거나 그 두께를 증가시켜 상기 콜렉터영역(10)으로부터 주입되는 정공 전류를 억제하는 등의 방법이 제안되어 있다.
그러나, 베이스영역(16) 저항 감소를 위한 베이스영역 농도의 증가는 채널 표면의 농도 증가로 문턱 전압이 증가하는 문제점이 발생한다. 또한, 버퍼층(12)의 농도 증가나 두께 증가는 래치-업 특성은 향상시키지만, 동작 전류의 감소로 인해 순방향 전압 강하가 증가되어, 정상 동작 상태에서의 전력 손실이 증가되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 래치-업 현상을 개선할 수 있는 구조를 갖는 전력용 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 전력용 반도체 소자를 제조하기에 적합한 제조방법을 제공하는 것이다.
상기 과제를 달성하기 위한 본 발명에 따른 전력용 반도체 소자는, 제1 도전형의 콜렉터영역과, 상기 콜렉터영역 상에 형성된 제2 도전형의 드리프트층과, 상기 드리프트층 내에 형성된 제1 도전형의 베이스영역과, 상기 베이스영역 내에 형성되고, 제1 방향으로 길게 형성된 제1 영역 및 상기 제1 방향과는 수직한 제2 방향으로 상기 제1 영역의 일 지점과 인접하여 형성된 제2 영역을 포함하는 에미터영역과, 상기 제1 영역의 에미터영역과 인접한 상기 드리프트층 표면에 게이트산화막을 개재하여 형성되고, 상기 제2 영역과 일직선 상에 위치하는 소정 부분은 제1 도전형의 불순물이 도우프된 폴리실리콘층으로 형성되며, 그 나머지부분은 제2 도전형의 불순물이 도우프된 폴리실리콘층으로 형성된 게이트 도전층과, 상기 제2 영역의 에미터영역과 전기적으로 접속되는 에미터콘택을 구비한다.
본 발명에 따르면, 상기 제1 도전형의 불순물이 도우프된 폴리실리콘층의 크기는, 에미터콘택을 통해 주입되는 전류가 상기 제1 도전형의 불순물이 도우프된 폴리실리콘층을 위회하여 형성되는 경로저항성분에 의한 전압강하가 약 0.15V∼0.25V 가 되도록 정할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 전력용 반도체소자 제조방법은, 제1 도전형의 콜렉터영역 일 표면에 제2 도전형의 드리프트층을 형성하고, 상기 드리프트층 표면에 게이트 산화막을 형성한 다음, 상기 게이트산화막 상에 서로 다른 도전형의 불순물이 도우프된 폴리실리콘층으로 게이트 도전층을 형성한다. 상기 게이트 도전층을 마스크로 사용하고 제1 도전형의 불순물을 주입하여 상기 드리프트층 내에 제1 도전형의 베이스영역을 형성하고, 상기 베이스영역 내에 선택적으로 제2 도전형의 불순물을 주입하여, 제1 방향으로 길게 형성된 제1 영역과, 상기 제1 방향과는 수직한 제2 방향으로 상기 제1 영역의 일 지점과 인접하여 형성된 제2 영역을 포함하는 에미터영역을 형성한다. 계속해서, 제1 영역 및 제2 영역의 에미터영역이 형성된 결과물 전면에 절연물을 도포한 다음 패터닝하여 상기 게이트 도전층을 절연시키고, 상기 제2 영역의 에미터영역과, 상기 베이스영역 표면 일부를 노출시키는 층간절연층을 형성하고, 층간절연층이 형성된 결과물 전면에 도전층을 형성한 다음 패터닝하여, 상기 제2 영역의 에미터영역 및 베이스영역과 전기적으로 접속되는 에미터전극을 형성한다.
상기 게이트 도전층은, 게이트 산화막이 형성된 결과물 전면에 폴리실리콘층을 증착하고, 상기 폴리실리콘층을 마스킹하여 상기 제2 영역의 에미터영역과 일직선상에 위치하는 소정부위에 선택적으로 제1 도전형의 불순물을 주입하여 제1 도전형의 폴리실리콘층을 형성한 다음, 제1 도전형의 불순물이 주입된 부분을 제외한 나머지 부분에 제2 도전형의 불순물을 주입하여 제2 도전형의 폴리실리콘층을 형성함으로써 형성할 수 있다.
상기 제1 도전형이 N형인 경우, 상기 폴리실리콘층은 POCl3 침적 방법으로 형성될 수 있다.
본 발명에 따르면, 층간절연층을 형성한 후, 상기 층간절연층을 마스크로 사용하고, 고농도 제1 도전형의 불순물 주입하여 상기 드리프트층 내에 고농도 제1 도전형의 베이스영역을 더 형성할 수 있다.
상기와 같이 본 발명에 따르면, 제2 영역의 에미터영역과 접속되는 부분의 에미터콘택과 일직선 상에 위치하는 게이트 폴리실리콘층 일부를 고농도 P형의 불순물로 도핑시킴으로써, 그 아래에 위치한 베이스영역 내에 채널이 형성되지 않도록 한다. 따라서, 에미터콘택과 실제 채널과 인접한 에미터영역 사이에 경로저항이 형성되고, 이에 의해, 에미터영역의 전위가 상승되어, 에미터영역과 베이스영역의 전위차가 감소된다. 따라서, 에미터영역과 베이스영역의 접합에서 형성되는 다이오드가 턴-온되기 위한 접합 전압이 상승하게 되고, 래치-업 특성이 개선된다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 함과 동시에, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 이하에서 개시되는 실시예에서 어느 한 막이 다른 막 또는 기판위에 존재하는 것으로 지칭될 때, 다른 막 또는 기판 바로 위에 있을 수도 있고, 층간막이 존재할 수도 있다. 각 도면에서 있어서 동일참조부호는 동일부재를 나타낸다.
도 3은 본 발명에 따른 전력용 반도체 소자의 일 실시예를 도시한 평면도로서, 도면부호 58은 제2 도전형, 예컨대 N형의 에미터영역을, 62 및 62'는 게이트 도전층을, 65는 에미터콘택을, r1 및 r2는 에미터콘택과 에미터영역 사이에 존재하는 저항을 각각 나타낸다.
도 4는 상기 도 3에 도시된 소자를 4-4'로 잘라본 단면도로서, 제1 도전형, 예컨대 P형의 콜렉터영역(50) 상에, 제2 도전형, 예컨대 N형의 드리프트층(53)이 형성되어 있으며, 상기 드리프트층(53) 내에는 제1 도전형의 베이스영역(56)이, 상기 베이스영역(56) 내에는 제2 도전형의 에미터영역(58,58')이 형성되어 있다. 상기 드리프트층(53) 일 표면에는 또한, 게이트 산화막(60)과, 게이트 도전층(62 및 62'), 상기 게이트 도전층(22)을 절연시키기 위한 층간절연층(64), 및 에미터영역(58 및 58')을 전기적으로 접속시키기 위한 에미터전극(66)이 형성되어 있다.
상기 드리프트층(53)은 도시된 바와 같이, 버퍼층(54)과 에피층(54)이 적층되어 형성된 것이 바람직하며, 상기 콜렉터영역(50)은 고농도 P형으로, 상기 버퍼층(52)은 고농도 N형으로, 상기 에피층(56)은 저농도 N형으로, 상기 베이스영역(56)은 저농도 P형으로, 상기 에미터영역(58,58')은 고농도 N형으로 형성된 것이 바람직하다.
도 3 및 도 4를 참조하여 본 발명의 바람직한 실시예에 따른 IGBT를 설명한다. 도 3 및 도 4에 도시된 바와 같이, 에미터영역(58 및 58')은, 제1 방향으로 길게 형성된 제1 영역(58)과, 상기 제1 방향과는 수직한 제2 방향으로 상기 제1 영역(58)의 일 지점과 인접하여 형성된 제2 영역(58')을 포함한다.
상기 드리프트층(53) 일 표면에 게이트 산화막(60)을 개재하여 형성된 상기 게이트 도전층(62 및 62') 중에서, 상기 제2 영역(58')과 일직선 상에 위치하는 소정 부분은, 그 아래에 위치한 P형의 베이스영역(56) 내에 채널이 형성되지 않도록 하기 위해, 이와 동일한 도전형의 불순물 즉, P형의 불순물이 도우프된 폴리실리콘층(62')으로 형성되고, 그 나머지부분은 N형의 불순물이 도우프된 폴리실리콘층(62)으로 형성되어 있다.
에미터영역(58 및 58')을 에미터전극(66)과 전기적으로 연결하기 위한 상기 에미터콘택(65) 일부는, 상기 제2 영역(58')과 접촉되고, 제1 영역(58)과는 접촉되지 않도록 형성되어 있으며, 나머지 부분은 베이스영역(56)과 전기적으로 접촉된다. 즉, 도 4에 도시된 바와 같이, 에미터영역의 제1 영역(58)은 상기 층간절연층(64)에 의해 덮여져 있다.
이와 같이, P 형의 폴리실리콘층(62')이 제2 영역(58')의 에미터영역과 일직선 상의 소정영역에 형성되어 있으므로, 에미터콘택(65)을 통해 주입되는 전자는 제2 영역의 에미터영역(58')과 제1 영역의 에미터영역(58)을 통해 베이스영역(56)으로 전송된다. 즉, 제2 영역의 에미터영역(58')과 접속되는 부분의 에미터콘택(65)과 일직선 상에 위치하는 게이트 폴리실리콘층 일부를 고농도 P형의 불순물로 도핑시키고 나머지 부분은 고농도 N형의 불순물로 도핑시킴으로써, P형의 불순물로 도핑된 폴리실리콘층 아래에 위치한 베이스영역(56) 내에 채널이 형성되지 않도록 한다. 따라서, 에미터콘택(65)을 통해 흐르는 전자전류는, 도시된 바와 같이, 상기 P형의 폴리실리콘층(62')을 우회하여 흐르게 되며, 에미터콘택(65)과 베이스영역(56) 사이에는 경로저항(r1 및 r2)이 형성된다.
이와 같이 형성된 경로저항(r1 및 r2) 성분에 의해, 실제 에미터영역(58)의 전위는 에미터전극(66)에 인가되는 전압보다 높게 되고, 래치-업 특성이 개선된다. 예를 들어, 베이스영역(56) 내의 전압 강하가 에미터-베이스 접합의 장벽전위, 예컨대 0.7 V보다 커지게 되더라도, 접지된 상기 에미터전극(66) 보다 에미터영역(58)의 전위가 상기 경로저항(r1 및 r2) 성분에 의해 높아진 상태이므로, 실제 에미터영역(58)과 베이스영역(56)의 전위차는 0.7 V 보다 작게 된다. 따라서, 상기 에미터영역(58)과 베이스영역(56)에 형성되는 다이오드가 턴-온되어 발생되는 래치-업 특성이 개선된다.
본 발명에 따르면, 상기 경로저항 성분에 의한 상기 전압차이가 약 0.2 V 정도가 되도록 상기 P형의 폴리실리콘층(62')의 크기를 정하는 것이 바람직하다.
상기 도 4를 참조하여 본 발명의 일 실시예에 따른 상기 IGBT 제조방법을 살펴보면, 먼저, 고농도 P형의 콜렉터영역(50) 일 표면에 고농도 N형의 버퍼층(52)과, 저농도 N형의 에피층(54)으로 구성된 드리프트층(53)을 형성한다. 계속해서, 상기 드리프트층(53) 표면에 게이트 산화막(60)을 형성하고, 그 위에 게이트 도전층 형성을 위한 폴리실리콘층을 형성한 다음, 상기 폴리실리콘층 내에 선택적으로 P형의 불순물과 N형의 불순물을 주입하여, N형의 폴리실리콘층(62)과 P형의 폴리실리콘층(62')을 형성한다. 다음, 상기 N형 및 P형의 폴리실리콘층(62 및 62')을 마스크로 사용하고 저농도 P형의 불순물을 주입하여 상기 드리프트층(53) 내에 P형의 베이스영역(56)을 형성한다. 상기 베이스영역(56) 내에 선택적으로 고농도 N형의 불순물을 주입하여, 제1 방향으로 길게 형성된 제1 영역(58)과, 상기 제1 방향과는 수직한 제2 방향으로 상기 제1 영역(58)의 일 지점과 인접하여 형성된 제2 영역(58')을 포함하는 에미터영역을 형성한다. 제1 영역(58) 및 제2 영역(58')의 에미터영역이 형성된 결과물 전면에 절연물, 예컨대 PSG를 도포한 다음 패터닝하여 상기 N형 및 P형의 폴리실리콘층(62 및 62')을 절연시키고, 상기 제2 영역의 에미터영역(58')과, 베이스영역(56) 표면 일부를 노출시키는 층간절연층(64)을 형성한다. 층간절연층(66)이 형성된 결과물 전면에 도전층을 형성한 다음 패터닝하여, 노출된 상기 제2 영역의 에미터영역(58') 및 베이스영역(56)과 전기적으로 접속되는 에미터전극(66)을 형성한다.
본 발명의 바람직한 실시예에 따르면, 상기 층간절연층(64)을 형성한 후, 상기 층간절연층(64)을 마스크로 사용하고, 고농도 P형의 불순물을 주입하여, 상기 드리프트층(52) 내에 고농도 P형의 베이스영역을 더 형성할 수 있다.
상술한 바와 같이 본 발명에 따르면, 제2 영역의 에미터영역(58')과 접속되는 부분의 에미터콘택(65)과 일직선 상에 위치하는 게이트 폴리실리콘층 일부를 고농도 P형의 불순물로 도핑시킴으로써, 그 아래에 위치한 베이스영역(56) 내에 채널이 형성되지 않도록 한다. 이에 의해, 에미터콘택을 통해 주입되는 전자 전류는 직진하지 않고, 제2 영역의 에미터영역(58')과 제1 영역의 에미터영역(58)을 통해 우회하여 베이스영역(56)으로 흐르게 된다.
따라서, 에미터콘택(65)과 실제 채널과 인접한 에미터영역(58) 사이에는 경로저항(r1 및 r2)이 형성되고, 이 경로저항(r1 및 r2) 성분에 의해, 에미터영역(58)의 전위가 에미터전극(66)에 인가되는 전압보다 높게 되어, 실제 에미터영역(58)과 베이스영역(56)의 전위차가 감소된다. 따라서, 상기 에미터영역(58)과 베이스영역(56)에 형성되는 다이오드가 턴-온되기 위한 접합 전압이 상승하게 되고, 래치-업 특성이 개선된다.
도 1은 종래 IGBT 구조에서 일반적으로 발생되는 래치-업 현상을 설명하기 위해 개략적으로 도시한 단면도이다.
도 2는 상기 도 1의 IGBT 구조에서 형성되는 사이리스터를 도시한 등가회로도이다.
도 3은 본 발명에 따른 전력용 반도체 소자의 일 실시예를 도시한 평면도이다.
도 4는 상기 도 3에 도시된 소자를 4-4'로 잘라본 단면도이다.

Claims (11)

  1. 제1 도전형의 콜렉터영역;
    상기 콜렉터영역 상에 형성된 제2 도전형의 드리프트층;
    상기 드리프트층 내에 형성된 제1 도전형의 베이스영역;
    상기 베이스영역 내에 형성되고, 제1 방향으로 길게 형성된 제1 영역과, 상기 제1 방향과는 수직한 제2 방향으로 상기 제1 영역의 일 지점과 인접하여 형성된 제2 영역을 포함하는 에미터영역;
    상기 제1 영역의 에미터영역과 인접한 상기 드리프트층 표면에 게이트산화막을 개재하여 형성되고, 상기 제2 영역과 일직선 상에 위치하는 소정 부분은 제1 도전형의 불순물이 도우프된 폴리실리콘층으로 형성되며, 그 나머지부분은 제2 도전형의 불순물이 도우프된 폴리실리콘층으로 형성된 게이트 도전층; 및
    상기 제2 영역의 에미터영역과 전기적으로 접속되는 에미터콘택을 구비하는 것을 특징으로 하는 전력용 반도체소자.
  2. 제1항에 있어서, 상기 제1 도전형의 불순물이 도우프된 폴리실리콘층의 크기는,
    에미터콘택을 통해 주입되는 전류가 상기 제1 도전형의 불순물이 도우프된 폴리실리콘층을 위회하여 형성되는 경로저항성분에 의한 전압강하가 약 0.15V∼0.25V 가 되도록 정하는 것을 특징으로 하는 전력용 반도체소자.
  3. 제1항에 있어서, 상기 제1 도전형의 베이스영역은, 그 중심부 하단에 형성된 고농도 제1 도전형의 베이스영역을 더 구비하는 것을 특징으로 하는 전력용 반도체소자.
  4. 제3항에 있어서, 상기 고농도 제1 도전형의 베이스영역은 상기 에미터콘택 과 동일한 마스크패턴으로 형성된 것을 특징으로 하는 전력용 반도체소자.
  5. 제1항에 있어서, 상기 제1 도전형은 P형이고, 제2 도전형은 N형인 것을 특징으로 하는 전력용 반도체소자.
  6. 제1항에 있어서, 상기 드리프트층은,
    고농도 제2 도전형의 버퍼층과, 저농도 제2 도전형의 에피층이 적층되어 형성되고, 상기 베이스영역은 상기 에피층 내에 형성된 것을 특징으로 하는 전력용 반도체소자.
  7. 제1 도전형의 콜렉터영역 일 표면에 제2 도전형의 드리프트층을 형성하는 단계;
    상기 드리프트층 표면에 게이트 산화막을 형성하는 단계;
    상기 게이트산화막 상에 서로 다른 도전형의 불순물이 도우프된 폴리실리콘층으로 게이트 도전층을 형성하는 단계;
    상기 게이트 도전층을 마스크로 사용하고 제1 도전형의 불순물을 주입하여 상기 드리프트층 내에 제1 도전형의 베이스영역을 형성하는 단계;
    상기 베이스영역 내에 선택적으로 제2 도전형의 불순물을 주입하여, 제1 방향으로 길게 형성된 제1 영역과, 상기 제1 방향과는 수직한 제2 방향으로 상기 제1 영역의 일 지점과 인접하여 형성된 제2 영역을 포함하는 에미터영역을 형성하는 단계;
    제1 영역 및 제2 영역의 에미터영역이 형성된 결과물 전면에 절연물을 도포한 다음 패터닝하여 상기 게이트 도전층을 절연시키고, 상기 제2 영역의 에미터영역과, 상기 베이스영역 표면 일부를 노출시키는 층간절연층을 형성하는 단계;
    층간절연층이 형성된 결과물 전면에 도전층을 형성한 다음 패터닝하여, 상기 제2 영역의 에미터영역 및 베이스영역과 전기적으로 접속되는 에미터전극을 형성하는 단계를 구비하는 것을 특징으로 하는 전력용 반도체소자 제조방법.
  8. 제7항에 있어서, 게이트도전층을 형성하는 상기 단계는,
    게이트 산화막이 형성된 결과물 전면에 폴리실리콘층을 증착하는 단계;
    상기 폴리실리콘층을 마스킹하여 상기 제2 영역의 에미터영역과 일직선상에 위치하는 소정부위에 선택적으로 제1 도전형의 불순물을 주입하여 제1 도전형의 폴리실리콘층을 형성하는 단계; 및
    제1 도전형의 불순물이 주입된 부분을 제외한 나머지 부분에 제2 도전형의 불순물을 주입하여 제2 도전형의 폴리실리콘층을 형성하는 단계를 구비하는 것을 특징으로 하는 전력용 반도체소자 제조방법.
  9. 제8항에 있어서, 상기 제1 도전형의 폴리실리콘층은 POCl3 침적 방법으로 형성하는 것을 특징으로 하는 전력용 반도체소자 제조방법.
  10. 제7항에 있어서, 드리프트층을 형성하는 상기 단계는,
    고농도 제2 도전형의 버퍼층을 형성하는 단계; 및
    저농도 제2 도전형의 에피층을 형성하는 단계를 구비하는 것을 특징으로 하는 전력용 반도체소자 제조방법.
  11. 제7항에 있어서, 층간절연층을 형성하는 상기 단계 후,
    상기 드리프트층 내에 고농도 제1 도전형의 베이스영역을 형성하기 위해, 상기 층간절연층을 마스크로 사용한 고농도 제1 도전형의 불순물 주입 단계를 더 구비하는 것을 특징으로 하는 전력용 반도체소자 제조방법.
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* Cited by examiner, † Cited by third party
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JPH02278880A (ja) * 1989-04-20 1990-11-15 Nippondenso Co Ltd 絶縁ゲート型バイポーラトランジスタ
KR900019261A (ko) * 1989-05-23 1990-12-24 아오이 죠이치 반도체장치
KR0133639B1 (ko) * 1994-05-24 1998-04-23 한민구 분할 버퍼층을 갖는 절연게이트 바이폴라 트랜지스터

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02278880A (ja) * 1989-04-20 1990-11-15 Nippondenso Co Ltd 絶縁ゲート型バイポーラトランジスタ
KR900019261A (ko) * 1989-05-23 1990-12-24 아오이 죠이치 반도체장치
KR0133639B1 (ko) * 1994-05-24 1998-04-23 한민구 분할 버퍼층을 갖는 절연게이트 바이폴라 트랜지스터

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