JPH02278880A - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
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- JPH02278880A JPH02278880A JP10119789A JP10119789A JPH02278880A JP H02278880 A JPH02278880 A JP H02278880A JP 10119789 A JP10119789 A JP 10119789A JP 10119789 A JP10119789 A JP 10119789A JP H02278880 A JPH02278880 A JP H02278880A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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- H—ELECTRICITY
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電力用スイッチング素子として用いる絶縁ゲ
ート型バイポーラトランジスタに関するものである。
ート型バイポーラトランジスタに関するものである。
近年、電力用スイッチング素子として、絶縁ゲート型バ
イポーラトランジスタが報告されている。
イポーラトランジスタが報告されている。
この素子はパワーＭＯ３ＦＥＴと類似の構造を成してい
るが、ドレイン領域にソース層とは逆の導電型である半
導体層を設けるこ２とにより、高抵抗層のドレイン層に
導電変調をおこさせてオン抵抗を下げ、パワーＭＯ３Ｆ
ＥＴでは不可能であった高耐圧と低オン抵抗の両立を可
能にしている。
るが、ドレイン領域にソース層とは逆の導電型である半
導体層を設けるこ２とにより、高抵抗層のドレイン層に
導電変調をおこさせてオン抵抗を下げ、パワーＭＯ３Ｆ
ＥＴでは不可能であった高耐圧と低オン抵抗の両立を可
能にしている。
以下、絶縁ゲート型バイポーラトランジスタを第４図に
示す縦断面図を用いて詳細に説明する。
示す縦断面図を用いて詳細に説明する。
まず、これを製造工程に従って説明すると、まず、半導
体基板であるｐ゛型シリコン基Ｆｉ、１を用意し、これ
にエピタキシャル成長により低不純物濃度で比抵抗３０
〔Ω−ｃ＋＋＋）の半導体層であるｎ−型層２を約１０
０ Ｃμｍ〕μｍ型る。次にこのｎ−型層２の表面を酸
化してゲート酸化膜３を形成し、その上に約５０００
（人〕のポリシリコン膜によるゲート電極４を形成する
。この後、ゲート電極４をマスクとしてボロンを約３〔
μｍ〕拡散してｐ型ベースＦＪ５を形成する。
体基板であるｐ゛型シリコン基Ｆｉ、１を用意し、これ
にエピタキシャル成長により低不純物濃度で比抵抗３０
〔Ω−ｃ＋＋＋）の半導体層であるｎ−型層２を約１０
０ Ｃμｍ〕μｍ型る。次にこのｎ−型層２の表面を酸
化してゲート酸化膜３を形成し、その上に約５０００
（人〕のポリシリコン膜によるゲート電極４を形成する
。この後、ゲート電極４をマスクとしてボロンを約３〔
μｍ〕拡散してｐ型ベースＦＪ５を形成する。
次いで、ゲート電極４による窓の中央部のみを図示しな
いレジスト膜で覆い、このレジスト膜とゲート電極４を
マスクとしてソース［６の形成のためのリンイオン注入
を行い、充分な熱処理を施してｎ９型ソ一ス層６を形成
する。そして、ｐ型ベース層５とｎ９型ソ一スＭ６がゲ
ート電極４による共通のマスクにより位置決めされる、
いわゆるＤＳＡ技術（Ｄｉｆｆｕｓｉｏｎ ５ｅｌｆ
Ａ１１ｇｎ５ｅｎｔ ）によりチャネル７が形成される
。その後、上記酸化膜をエツチングした後、ＣＶＤによ
る図示しない酸化膜形成とエツチングにより眉間絶縁膜
１０を形成する。
いレジスト膜で覆い、このレジスト膜とゲート電極４を
マスクとしてソース［６の形成のためのリンイオン注入
を行い、充分な熱処理を施してｎ９型ソ一ス層６を形成
する。そして、ｐ型ベース層５とｎ９型ソ一スＭ６がゲ
ート電極４による共通のマスクにより位置決めされる、
いわゆるＤＳＡ技術（Ｄｉｆｆｕｓｉｏｎ ５ｅｌｆ
Ａ１１ｇｎ５ｅｎｔ ）によりチャネル７が形成される
。その後、上記酸化膜をエツチングした後、ＣＶＤによ
る図示しない酸化膜形成とエツチングにより眉間絶縁膜
１０を形成する。
さらにアルミ膜の蒸着、パターンニングによりソース電
極１４を形成する。最後に基板１の裏面に金属膜の蒸着
によりドレイン電極１５を形成して、第４図に示す絶縁
ゲート型バイポーラトランジスタを得ることができる。
極１４を形成する。最後に基板１の裏面に金属膜の蒸着
によりドレイン電極１５を形成して、第４図に示す絶縁
ゲート型バイポーラトランジスタを得ることができる。
ここで、第４図の構造図に対応する電気的な等価回路図
を第５図に示す。また、第６図に構造図と等価回路図の
関係を示す。また、各図面において同一符号は同一構成
であることを示す。
を第５図に示す。また、第６図に構造図と等価回路図の
関係を示す。また、各図面において同一符号は同一構成
であることを示す。
次に、第４図に示す絶縁ゲート型バイポーラトランジス
タの作動を、第４図〜第６図を用いて説明する。ゲート
電極４にプラスの電圧を印加するとチャネル７がオンし
、電子は矢印２０で示す経路に沿って流れ、この電子電
流ｒｅが等価的なｐｎｐ）ランリスクＱ、のベース電流
としてｆ肋くために、Ｑ、がオンする。すなわち、電子
電流経路２０は、ソース電極１４→ｎ４型ソース層６（
ソース抵抗Ｒ１）→チャネル７−（ＭＯＳ Ｆ ＥＴＱ
ｚ）→ｎ−型ドレイン層２（ＰｎＰｌ’ランジスタＱ、
のベース）→ｐ゛型ドレインＪｌｌ（ｐｎｐ）ランリス
クＱ、のエミッタ）→ドレイン電極１５の順序で流れる
。
タの作動を、第４図〜第６図を用いて説明する。ゲート
電極４にプラスの電圧を印加するとチャネル７がオンし
、電子は矢印２０で示す経路に沿って流れ、この電子電
流ｒｅが等価的なｐｎｐ）ランリスクＱ、のベース電流
としてｆ肋くために、Ｑ、がオンする。すなわち、電子
電流経路２０は、ソース電極１４→ｎ４型ソース層６（
ソース抵抗Ｒ１）→チャネル７−（ＭＯＳ Ｆ ＥＴＱ
ｚ）→ｎ−型ドレイン層２（ＰｎＰｌ’ランジスタＱ、
のベース）→ｐ゛型ドレインＪｌｌ（ｐｎｐ）ランリス
クＱ、のエミッタ）→ドレイン電極１５の順序で流れる
。
この電子の流れに対して、正孔が矢印２５で示す経路に
沿って流れる。この正孔電流１ｈはｐｎｐトランジスタ
Ｑ１のコレクタ電流に相当するものであり、流れる経路
は、ｐ°型ドレイン層１（ｐｎｐトランジスタＱ、のエ
ミッタ）→ｎ−型ドレイン層２（ＰｎＰトランジスタＱ
１のベース）→ｐ型ベース７１５（ベース抵抗Ｒ２）→
ソース電極１４の順序で流れる。
沿って流れる。この正孔電流１ｈはｐｎｐトランジスタ
Ｑ１のコレクタ電流に相当するものであり、流れる経路
は、ｐ°型ドレイン層１（ｐｎｐトランジスタＱ、のエ
ミッタ）→ｎ−型ドレイン層２（ＰｎＰトランジスタＱ
１のベース）→ｐ型ベース７１５（ベース抵抗Ｒ２）→
ソース電極１４の順序で流れる。
この絶縁ゲート型バイポーラトランジスタでは、ドレイ
ン電極とソース電極間にｐｎｐｎの４層構造が介在し、
サイリスクに値でいるが、サイリスク動作をしない、な
ぜなら、ソース電極がＰ型ベース層とｎ゛型ソース層を
短絡してサイリスタ動作を阻止しており、すなわち第６
図中のｎｐｎ トランジスタＱ２のベース・エミッタ間
電圧を零゛にしてこのｎｐｎトランジスタＱ２を常にオ
フさせることにしている。そして、ゲート電極とソース
電極との間の電圧を零にすれば、この絶縁ゲート型バイ
ポーラトランジスタをターンオフさせることができる。
ン電極とソース電極間にｐｎｐｎの４層構造が介在し、
サイリスクに値でいるが、サイリスク動作をしない、な
ぜなら、ソース電極がＰ型ベース層とｎ゛型ソース層を
短絡してサイリスタ動作を阻止しており、すなわち第６
図中のｎｐｎ トランジスタＱ２のベース・エミッタ間
電圧を零゛にしてこのｎｐｎトランジスタＱ２を常にオ
フさせることにしている。そして、ゲート電極とソース
電極との間の電圧を零にすれば、この絶縁ゲート型バイ
ポーラトランジスタをターンオフさせることができる。
しかしながら、この絶縁ゲート型パイボーラド。
ランリスクに未だ問題がある。すなわち素子を流れる電
流密度が大きくなると、ソース層の下の横方向抵抗によ
る電圧降下が大きくなる。そして、ｐ型ベース層とｎ゛
型ソース層との間の接合が順バイアスされるようになり
、サイリスク動作に入ってしまう。そのため、ゲート・
ソース間バイアスを零にしても半導体素子の電流がオフ
しない、いわゆるラッチアップ現象を生じてしまう。
流密度が大きくなると、ソース層の下の横方向抵抗によ
る電圧降下が大きくなる。そして、ｐ型ベース層とｎ゛
型ソース層との間の接合が順バイアスされるようになり
、サイリスク動作に入ってしまう。そのため、ゲート・
ソース間バイアスを零にしても半導体素子の電流がオフ
しない、いわゆるラッチアップ現象を生じてしまう。
上記問題を解決するために、例えば特開昭６０１９６９
７４号公報に示される如く、ソース層直下のベース層を
低抵抗化して横方向電圧降下を小さくし、大電流域まで
ランチアップ現象を生じない方法が提案されている。
７４号公報に示される如く、ソース層直下のベース層を
低抵抗化して横方向電圧降下を小さくし、大電流域まで
ランチアップ現象を生じない方法が提案されている。
しかし、１２５°Ｃを越える高温時では、ソース層直下
のベース層の横方向電圧降下がわずかでも生ずると、ｐ
型ベース層とｎ゛型ソース層の間の接合が順バイアスさ
れ、ラッチアップ現象がおきてしまい、上記方法では本
質的には解決できていない。また、たとえ常温において
もラッチアップ現象が生じない電流域よりもさらに大き
な電流が流れることにより、前記ラッチアップ現象がお
きてしまい、ラッチアップ現象の原因を根本的に解決さ
せることができなかった。
のベース層の横方向電圧降下がわずかでも生ずると、ｐ
型ベース層とｎ゛型ソース層の間の接合が順バイアスさ
れ、ラッチアップ現象がおきてしまい、上記方法では本
質的には解決できていない。また、たとえ常温において
もラッチアップ現象が生じない電流域よりもさらに大き
な電流が流れることにより、前記ラッチアップ現象がお
きてしまい、ラッチアップ現象の原因を根本的に解決さ
せることができなかった。
そこで本件特許出願人は、ソース層とソース電極間、も
しくはソース層に電圧降下部を設け、そのソース抵抗（
第５図中のＲ１）を次式に基づいて設計することにより
、ラッチアップ現象を防ぐようにしたものを先に出願し
た（特願昭６３−９３６９２号）。
しくはソース層に電圧降下部を設け、そのソース抵抗（
第５図中のＲ１）を次式に基づいて設計することにより
、ラッチアップ現象を防ぐようにしたものを先に出願し
た（特願昭６３−９３６９２号）。
Ｒ４≧Ｋ ’ Ｒｚ ・・・・・・
・・・（１）以下、その原理を第５図を用いて説明する
。
・・・（１）以下、その原理を第５図を用いて説明する
。
（１）式において、Ｒ２はベース抵抗である。また、Ｋ
は矢印２０で示される電子の流れによる電子電流ｒｅと
、矢印２５で印される正孔の流れによる正札電流ｒｈＯ
比、すなわち電流比であり、以下に定義されるものであ
る。
は矢印２０で示される電子の流れによる電子電流ｒｅと
、矢印２５で印される正孔の流れによる正札電流ｒｈＯ
比、すなわち電流比であり、以下に定義されるものであ
る。
Ｋ ＝ Ｔ ｈ ／ Ｔ ｅ ・
・・・” −（２）このＫはｎ−型ドレイン層２とＰ０
型ドレイン層１がつくるｐｎ接合面における正札の注入
効率と、ｎ−型ドレイン層２中における正孔の輸送効率
で決定され、第２図の等価回路においてはｐｎｐトラン
ジスリス１の直流電流増幅率り、に相当し、たとえば５
という値をとる。
・・・” −（２）このＫはｎ−型ドレイン層２とＰ０
型ドレイン層１がつくるｐｎ接合面における正札の注入
効率と、ｎ−型ドレイン層２中における正孔の輸送効率
で決定され、第２図の等価回路においてはｐｎｐトラン
ジスリス１の直流電流増幅率り、に相当し、たとえば５
という値をとる。
また、第５図において次式が成立する。
Ｖ ＋ ＝ Ｉ ｅ Ｘ ＲＩ・”・”−（３）ＶＺ
＝ ＋ｈ ＸＲ２−−−−−−・・−（４）Ｖ、＝Ｖ２
ｖ、 ・・・・・・・・・（５）
ただし、■１はソース抵抗Ｒ０の両端電圧、ｖつはベー
ス抵抗Ｒ２の両端電圧、■。はｎｐｎ トランジスタＱ
２のベース・エミッタ間電圧である。
＝ ＋ｈ ＸＲ２−−−−−−・・−（４）Ｖ、＝Ｖ２
ｖ、 ・・・・・・・・・（５）
ただし、■１はソース抵抗Ｒ０の両端電圧、ｖつはベー
ス抵抗Ｒ２の両端電圧、■。はｎｐｎ トランジスタＱ
２のベース・エミッタ間電圧である。
電圧■、を電子電流１ｅで表すために、（２）〜（５）
式を組み合わせると、次式が得られるゆＶＩｌ、＝ ［
ｅ・ （ＫｘＲ，−Ｒ，） −−−（６）ここで
、従来では、 ＫｘＲｚ−Ｒ＋＞Ｏ・・・・・・・・・（７）であるた
め、常に■□〉０となる。そのため、ｎｐｎトランジス
リス２がシリコンからなるので、室温（約３００ Ｋ）
においては約０．７■でオンする。ｎｐｎ ｌ−ランリ
スクＱ、がオンすると矢印２５の正孔電流１ｈの一部が
Ｃ点→ｂ点の方向にバイパスし、同時に矢印２０の電子
電流１ｅの一部がｂ点→Ｃ点の方向にバイパスして流れ
、この電子、正孔のバイパスのためにサイリスタの作動
原理に基づくラッチアップ現象が発生する。
式を組み合わせると、次式が得られるゆＶＩｌ、＝ ［
ｅ・ （ＫｘＲ，−Ｒ，） −−−（６）ここで
、従来では、 ＫｘＲｚ−Ｒ＋＞Ｏ・・・・・・・・・（７）であるた
め、常に■□〉０となる。そのため、ｎｐｎトランジス
リス２がシリコンからなるので、室温（約３００ Ｋ）
においては約０．７■でオンする。ｎｐｎ ｌ−ランリ
スクＱ、がオンすると矢印２５の正孔電流１ｈの一部が
Ｃ点→ｂ点の方向にバイパスし、同時に矢印２０の電子
電流１ｅの一部がｂ点→Ｃ点の方向にバイパスして流れ
、この電子、正孔のバイパスのためにサイリスタの作動
原理に基づくラッチアップ現象が発生する。
すなわち、第５図において、２つのトランジスタＱ、、
Ｑ、が共にオン状態になってソース端子Ｓとドレイン端
子り間が導通し、ゲート端子Ｇの印加電圧をＯ■にして
も絶縁ゲート型バイポーラトランジスタがターンオフし
なくなるのである。
Ｑ、が共にオン状態になってソース端子Ｓとドレイン端
子り間が導通し、ゲート端子Ｇの印加電圧をＯ■にして
も絶縁ゲート型バイポーラトランジスタがターンオフし
なくなるのである。
また、温度が高くなると、ｎｐｎ）ランリスクＱ２のオ
ン電圧である０、７（Ｖ）の値が１２５℃においては約
０．４（Ｖ）までに低下し、さらに抵ｂＣＲｚはｐ型ベ
ース層５のバルク抵抗であるから抵抗値が大きくなる。
ン電圧である０、７（Ｖ）の値が１２５℃においては約
０．４（Ｖ）までに低下し、さらに抵ｂＣＲｚはｐ型ベ
ース層５のバルク抵抗であるから抵抗値が大きくなる。
従って、温度が高くなるとラッチアップが発生するｉｔ
流値が大幅に低くなる。
流値が大幅に低くなる。
以上のように、従来技術では（ＫＸＲｚ−Ｒ１）の値が
正であるために、ラッチアップが起こりやすかった。
正であるために、ラッチアップが起こりやすかった。
従って、（ＫｘＲｚ−Ｒ＋）の値を負にすることにより
、すなわち（１）式に基づいてソース抵抗ＲＩ。
、すなわち（１）式に基づいてソース抵抗ＲＩ。
を設計すれば、■、≦０とすることができ、電子電流１
ｅの強さにかかわらず、ｎｐｎ）ランリスタＱ２は順バ
イアスされることがなく、従来の電子、正孔のバイパス
に起因するラッチアップを防ぐことができる。
ｅの強さにかかわらず、ｎｐｎ）ランリスタＱ２は順バ
イアスされることがなく、従来の電子、正孔のバイパス
に起因するラッチアップを防ぐことができる。
しかしながら、この先に出願したものを製造する場合、
電圧降下部を形成する工程が増え、（１）式を満たす最
適なソース抵抗を制御するのに難点があるという問題が
ある。
電圧降下部を形成する工程が増え、（１）式を満たす最
適なソース抵抗を制御するのに難点があるという問題が
ある。
そこで、本発明は上記問題を鑑みたものであり、工程が
複雑になることなく、また最適なソース抵抗を容易に達
成できるラッチアップ現象防止構造をもつ絶縁ゲート型
バイポーラトランジスタを提供することを目的とする。
複雑になることなく、また最適なソース抵抗を容易に達
成できるラッチアップ現象防止構造をもつ絶縁ゲート型
バイポーラトランジスタを提供することを目的とする。
本発明は上記目的を達成するために、第１導電型の半導
体基板と、 この基板上に形成された第２導電型の半導体層と、 この半導体層の表面に形成された第１導電型のベース層
と、 このベース層表面に、その端部にチャネル領域が残るよ
うに形成された第２導電型のソース層と・前記チャネル
領域上にゲート絶縁膜を介して形成されたゲート電極と
、 前記ソース層と接触する第１接触部を有するとともに、
前記ベース層と接触する第２接触部を有するソース電極
と、 前記半導体基板の前記半導体層と対局する面に配設され
るドレイン電極とを備え、 前記第１接触部から前記チャネル領域へ至る前記ソース
層での第１キャリア通路上の所定部分と前記第２接触部
から前記半導体層との接合面へ至る前記ベース層での第
２キャリア通路上の所定部分との間にｐｎ接合が形成さ
れる絶縁ゲート型バイポーラトランジスタにおいて、 前記第１キャリア通路上の所定部分と前記第１接触部と
の間の電気的抵抗値と前記第２キャリア通路上の所定部
分と前記第２接触部との間の電気的抵抗値が、前記ｐｎ
接合における電子の移動を禁止する条件になるべく、前
記第１接触部と前記チャネル領域間の前記ソース層の長
さを規定するという技術的手段を採用する。
体基板と、 この基板上に形成された第２導電型の半導体層と、 この半導体層の表面に形成された第１導電型のベース層
と、 このベース層表面に、その端部にチャネル領域が残るよ
うに形成された第２導電型のソース層と・前記チャネル
領域上にゲート絶縁膜を介して形成されたゲート電極と
、 前記ソース層と接触する第１接触部を有するとともに、
前記ベース層と接触する第２接触部を有するソース電極
と、 前記半導体基板の前記半導体層と対局する面に配設され
るドレイン電極とを備え、 前記第１接触部から前記チャネル領域へ至る前記ソース
層での第１キャリア通路上の所定部分と前記第２接触部
から前記半導体層との接合面へ至る前記ベース層での第
２キャリア通路上の所定部分との間にｐｎ接合が形成さ
れる絶縁ゲート型バイポーラトランジスタにおいて、 前記第１キャリア通路上の所定部分と前記第１接触部と
の間の電気的抵抗値と前記第２キャリア通路上の所定部
分と前記第２接触部との間の電気的抵抗値が、前記ｐｎ
接合における電子の移動を禁止する条件になるべく、前
記第１接触部と前記チャネル領域間の前記ソース層の長
さを規定するという技術的手段を採用する。
上記構成において、その作用および効果を説明する。
第１接触部とチャネル領域間のソース層の長さを規定す
ることにより、第１キャリア通路の電気的抵抗値が規定
される。それによりソース層とべ一層のｐｎ接合におけ
る電子の移動が禁止する条件が満足される。すなわち、
このｐｎ接合において順バイアスとなることが強制的に
阻止でき、たとえ高温時や極めて大きい電流域において
もラッチアップ現象を生じ難くさせることができるとい
う優れた効果がある。
ることにより、第１キャリア通路の電気的抵抗値が規定
される。それによりソース層とべ一層のｐｎ接合におけ
る電子の移動が禁止する条件が満足される。すなわち、
このｐｎ接合において順バイアスとなることが強制的に
阻止でき、たとえ高温時や極めて大きい電流域において
もラッチアップ現象を生じ難くさせることができるとい
う優れた効果がある。
また、前記条件はソース層の形状パターンにて満足され
るため、最適なソース抵抗、すなわち第１キャリア通路
の電気的抵抗値が容易に設定でき、その場合に電圧降下
部を特別に設けるという工程を必要としないという優れ
た効果がある。
るため、最適なソース抵抗、すなわち第１キャリア通路
の電気的抵抗値が容易に設定でき、その場合に電圧降下
部を特別に設けるという工程を必要としないという優れ
た効果がある。
第１図〜第３図は、本発明の一実施例の絶縁ゲート型バ
イポーラトランジスタであり、第１図は、その平面図、
第２図は第１図におけるＡ−Ａ断面図、第３図は第１図
におけるＢ−Ｂ断面図である。
イポーラトランジスタであり、第１図は、その平面図、
第２図は第１図におけるＡ−Ａ断面図、第３図は第１図
におけるＢ−Ｂ断面図である。
なお、第４図〜第６図と対応する部分には同一符号を付
しである。本実施例は、（１）式を満足するのに十分大
きい′値のソース抵抗Ｒ，をシート抵抗値の小さいソー
ス層で実現するために、第１図の平面図に示す様にソー
ス層６を形成したものである。
しである。本実施例は、（１）式を満足するのに十分大
きい′値のソース抵抗Ｒ，をシート抵抗値の小さいソー
ス層で実現するために、第１図の平面図に示す様にソー
ス層６を形成したものである。
すなわち、ソース層６とソース電極１４のコンタクト部
（以下、ソースコンタクト部とする）６０は狭く、ベー
ス層５とソース電極１４のコンタクト部（以下、ベース
コンタクト部とする）５０は広くシ、ソースコンタクト
部６０とベースコンタクト部５０を分離した構造である
。この結果、チャネル７とソースコンタクト部６０の間
は幅の狭いソース拡散領域６で接続されることになり、
その抵抗であるソース抵抗Ｒ８を大きくすることができ
る。
（以下、ソースコンタクト部とする）６０は狭く、ベー
ス層５とソース電極１４のコンタクト部（以下、ベース
コンタクト部とする）５０は広くシ、ソースコンタクト
部６０とベースコンタクト部５０を分離した構造である
。この結果、チャネル７とソースコンタクト部６０の間
は幅の狭いソース拡散領域６で接続されることになり、
その抵抗であるソース抵抗Ｒ８を大きくすることができ
る。
一方、ソースコンタクト部６０と比べてベースコンタク
ト部５０は、第２図、第３図に示す様にチャネル７の近
くまで伸びているため、ベース抵抗Ｒ２は第４図に図示
した構造のものと比べて小さくなる。
ト部５０は、第２図、第３図に示す様にチャネル７の近
くまで伸びているため、ベース抵抗Ｒ２は第４図に図示
した構造のものと比べて小さくなる。
第１図図示の本実施例では、ソース領域６のパターン設
計により（１）式を満足する最適のソース抵抗Ｒ３の値
を与えることができ、さらにベース抵抗Ｒ２は小さいの
で、矢印２５で示す正孔電流がベース抵抗Ｒ２を流れる
時に生じる電圧降下は小さく押さえることができる。従
って、絶縁ゲート型バイポーラトランジスタのラッチア
ップをなくすとともに、オン抵抗を小さくできる効果が
ある。
計により（１）式を満足する最適のソース抵抗Ｒ３の値
を与えることができ、さらにベース抵抗Ｒ２は小さいの
で、矢印２５で示す正孔電流がベース抵抗Ｒ２を流れる
時に生じる電圧降下は小さく押さえることができる。従
って、絶縁ゲート型バイポーラトランジスタのラッチア
ップをなくすとともに、オン抵抗を小さくできる効果が
ある。
なお、本発明は、第１図に図示した構造に限らず、ソー
ス抵抗Ｒ５の値をソース領域のパターニングにより必要
なだけ大きくし、さらにベースコンタクト部をチャネル
の近（まで伸ばしてベース抵抗Ｒ２を小さくするように
したものならよく、別の構造、パターニングのものでも
よい。
ス抵抗Ｒ５の値をソース領域のパターニングにより必要
なだけ大きくし、さらにベースコンタクト部をチャネル
の近（まで伸ばしてベース抵抗Ｒ２を小さくするように
したものならよく、別の構造、パターニングのものでも
よい。
第１・図は本発明の一実施例の絶縁ゲート型バイポーラ
トランジスタの平面図、第２図は第１図に示すもののＡ
−Ａ断面図、第３図は第１図に示すもののＢ−Ｂ断面図
、第４図は絶縁ゲート型バイポーラトランジスタの構造
を示す縦断面図、第５図は第４図に示すものの等価回路
図、第６図は構造と等価回路の関係を示す図である。 １・・・ｐ９型ドレイン層、２・・・ｎ−型ドレイン層
。 ３・・・ゲート酸化膜、４・・・ゲート電極、５・・・
ｐ型ベース層、６・・・ｎ°型ソース層、７・・・チャ
ネル領域。 １４・・・ソース電極、１５・・・ドレイン電極、Ｒ＋
・・・ｎ°ソース層６の横方向抵抗＋Ｒ１・・・ｐ型
ベース層５の横方向抵抗。
トランジスタの平面図、第２図は第１図に示すもののＡ
−Ａ断面図、第３図は第１図に示すもののＢ−Ｂ断面図
、第４図は絶縁ゲート型バイポーラトランジスタの構造
を示す縦断面図、第５図は第４図に示すものの等価回路
図、第６図は構造と等価回路の関係を示す図である。 １・・・ｐ９型ドレイン層、２・・・ｎ−型ドレイン層
。 ３・・・ゲート酸化膜、４・・・ゲート電極、５・・・
ｐ型ベース層、６・・・ｎ°型ソース層、７・・・チャ
ネル領域。 １４・・・ソース電極、１５・・・ドレイン電極、Ｒ＋
・・・ｎ°ソース層６の横方向抵抗＋Ｒ１・・・ｐ型
ベース層５の横方向抵抗。
Claims (2)
- （１）第１導電型の半導体基板と、 この基板上に形成された第２導電型の半導体層と、 この半導体層の表面に形成された第１導電型のベース層
と、 このベース層表面に、その端部にチャネル領域が残るよ
うに形成された第２導電型のソース層と、前記チャネル
領域上にゲート絶縁膜を介して形成されたゲート電極と
、 前記ソース層と接触する第１接触部を有するとともに、
前記ベース層と接触する第２接触部を有するソース電極
と、 前記半導体基板の前記半導体層と対局する面に配設され
るドレイン電極とを備え、 前記第１接触部から前記チャネル領域へ至る前記ソース
層での第１キャリア通路上の所定部分と前記第２接触部
から前記半導体層との接合面へ至る前記ベース層での第
２キャリア通路上の所定部分との間にＰＮ接合が形成さ
れる絶縁ゲート型バイポーラトランジスタにおいて、 前記第１キャリア通路上の所定部分と前記第１接触部と
の間の電気的抵抗値と前記第２キャリア通路上の所定部
分と前記第２接触部との間の電気的抵抗値が、前記ＰＮ
接合における電子の移動を禁止する条件になるべく、前
記第１接触部と前記チャネル領域間の前記ソース層の長
さを規定したことを特徴とする絶縁ゲート型バイポーラ
トランジスタ。 - （２）前記ソース電極は、幅の小なる第１の領域と幅の
大なる第２の領域を有するパターンを形成するものであ
って、前記第１の領域にて前記第１接触部を形成し、前
記第２の領域にて前記第２接触部を形成することを特徴
とする請求項１に記載の絶縁ゲート型バイポーラトラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10119789A JPH02278880A (ja) | 1989-04-20 | 1989-04-20 | 絶縁ゲート型バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10119789A JPH02278880A (ja) | 1989-04-20 | 1989-04-20 | 絶縁ゲート型バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02278880A true JPH02278880A (ja) | 1990-11-15 |
Family
ID=14294216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10119789A Pending JPH02278880A (ja) | 1989-04-20 | 1989-04-20 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02278880A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5489788A (en) * | 1993-03-09 | 1996-02-06 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device with improved short-circuit tolerance |
| EP0730306A1 (en) * | 1995-03-03 | 1996-09-04 | Motorola, Inc. | Latch-up resistant DMOS semiconductor device and method of manufacturing |
| FR2763175A1 (fr) * | 1997-05-07 | 1998-11-13 | Samsung Electronics Co Ltd | Dispositif semiconducteur de puissance |
| KR100486346B1 (ko) * | 1997-08-20 | 2006-04-21 | 페어차일드코리아반도체 주식회사 | 전력용반도체소자및그제조방법 |
| JP2007129098A (ja) * | 2005-11-04 | 2007-05-24 | Fuji Electric Holdings Co Ltd | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211773A (en) * | 1981-06-16 | 1982-12-25 | Thomson Csf | Semiconductor structure |
-
1989
- 1989-04-20 JP JP10119789A patent/JPH02278880A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211773A (en) * | 1981-06-16 | 1982-12-25 | Thomson Csf | Semiconductor structure |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5489788A (en) * | 1993-03-09 | 1996-02-06 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device with improved short-circuit tolerance |
| EP0730306A1 (en) * | 1995-03-03 | 1996-09-04 | Motorola, Inc. | Latch-up resistant DMOS semiconductor device and method of manufacturing |
| US5654562A (en) * | 1995-03-03 | 1997-08-05 | Motorola, Inc. | Latch resistant insulated gate semiconductor device |
| FR2763175A1 (fr) * | 1997-05-07 | 1998-11-13 | Samsung Electronics Co Ltd | Dispositif semiconducteur de puissance |
| KR100486346B1 (ko) * | 1997-08-20 | 2006-04-21 | 페어차일드코리아반도체 주식회사 | 전력용반도체소자및그제조방법 |
| JP2007129098A (ja) * | 2005-11-04 | 2007-05-24 | Fuji Electric Holdings Co Ltd | 半導体装置 |
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