JP3939029B2 - ラッチアップを防止する半導体電力素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ラッチアップ（ｌａｔｃｈ−ｕｐ）を防止するＩＧＢＴ（Ｉｎｓｕｌｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）に関するものであり、より詳しくはベース（ｂａｓｅ）領域の接合が直線であったり、凸な場合ソース領域とカソードコンタクト電極（ｃａｔｈｏｄｅ ｃｏｎｔａｃｔ ｅｌｅｃｔｒｏｄｅ）が接触するようになる部分を遠ざけるエミッタバラスト（ｅｍｉｔｔｅｒ ｂａｌｌａｓｔ）抵抗効果を通してラッチアップを防止し、ベース領域の接合の凹な場合ベース領域の接合曲率による正孔電流（ｈｏｌｅ ｃｕｒｒｅｎｔ）の分散でラッチアップを防止するＩＧＢＴに関するものである。
【０００２】
【従来の技術】
図１は、従来のＩＧＢＴ構造を示す断面図である。
【０００３】
図１を参照すると、従来のＩＧＢＴ構造は、ｎ-型ベース層３の上部層にｐ型ベース領域４が形成されているし、ｐ型ベース４内にｎ+型ソース領域５が形成されている。そしてｎ-型ベース層３上に絶縁膜６を介してゲート電極７が形成されている。
【０００４】
この時、絶縁膜６は、ゲート電極７を囲むように形成される。
【０００５】
ｐ型ベース領域４及びｎ+型ソース領域５の一部と電気的に接続されるようにカソード電極８が形成されている。
【０００６】
ｎ-型ベース層３下部にｎ+型バッファ層２が形成されているし、ｎ+型バッファ層２下部にｐ++型エミッタ層１が形成されている。又ｐ++型エミッタ層１と電気的に接続されるようにアノード電極（ａｎｏｄｅ ｅｌｅｃｔｒｏｄｅ）９が形成されている。
【０００７】
この時、正孔電流１０は、アノード電極９からカソード電極８に流れ、電子電流（ｅｌｅｃｔｒｏｎ ｃｕｒｒｅｎｔ）１１はカソード電極８からアノード電極９に流れる。
【０００８】
図２は、図１の等価回路図である。
【０００９】
図２を参照すると、Ｎ型ＭＯＳトランジスター１２及びＮＰＮトランジスタ１３が並列連結されている。この時、Ｎ型ＭＯＳトランジスター１２の電流パスは、エミッタ端子とコレクタ（ｃｏｌｌｅｃｔｏｒ）端子との間に連結されている。そして、Ｎ型ＭＯＳトランジスター１２とＮＰＮトランジスター１３のエミッタ端子の連結端子は、カソード端子に連結されている。
【００１０】
ＮＰＮトランジスター１３のベース端子とカソード端子との間に抵抗Ｒｂが連結されている。
【００１１】
Ｎ型ＭＯＳトランジスター１２の電流パスとＮＰＮトランジスター１３のコレクタ端子の連結端子は、ＰＮＰトランジスター１４のベース端子に連結されている。
【００１２】
ＰＮＰトランジスター１４のエミッタ端子は、アノード端子に連結されているし、コレクタ端子はＮＰＮトランジスター１３のベース端子に連結されている。
【００１３】
この時、上述のようなＩＧＢＴ構造で、ｎ+型ソース領域５の下部を流れる正孔電流１０とこの下部の抵抗Ｒｂのため、ラッチアップが発生される。言い換えれば正孔電流１０及び抵抗Ｒｂによってｎ+型ソース領域５の右側ｐ／ｎ接合間の電圧が大きくなる。従ってｐ／ｎ接合で電荷キャリア（ｃａｒｒｉｅｒ）注入が発生されてｎ+型ソース領域５でｎ-型ベース層３にゲート電極７の下部のチャンネル（ｃｈａｎｎｅｌ）を通さないで電子が移動できるようになる。これによってゲート電極７に負（−）の電圧を印加してもこの素子に流れる電流は遮断されないようになる。即ちラッチアップが発生される。
【００１４】
ラッチアップ現象によって素子が通過させることができる最大の電流が決定され、ショット回路（ｓｈｏｒｔ ｃｉｒｃｕｉｔ）が発生される場合、素子が耐えることができる時間が決定される。
【００１５】
この時、ショット回路が発生される場合、高電圧及び高電流が同時に印加されることによって、素子の温度が急激に上昇するようになる。従ってｐ型ベース領域４とｎ+ソース領域５の間のｐ／ｎ接合で電荷キャリア注入が発生される電圧が低め、保護回路の作動が遅くなると素子の電流を遮断できなくて素子が破壊される。
【００１６】
【発明が解決しようとする課題】
本発明は、上述の諸般問題点を解決するため提案されてもので、ラッチアップ現象が防止できるＩＧＢＴを提供することがその目的である。
【００１７】
【課題を解決するための手段】
上述の目的を達成するための本発明によると、ラッチアップを防止するＩＧＢＴは、高抵抗の第１導電型ベース層と、ベース層の第１面の表面層内に選択的に形成された第２導電型ベース領域と、ベース領域の表面層内に選択的に形成された第１導電型ソース領域と、ベース領域の露出された部位及びベース層の露出された部位に絶縁膜を介して形成されたゲート電極と、ソース領域と接触される部分及びベース領域と接触される部分を各々有するように形成された第１メーン電極と、ベース層の第２面上に形成された第２導電型エミッタ層と、エミッタ層と接触されるように形成された第２メーン電極とを含む。この時ゲート電極は、半導体基板上に凹な部分と凸な部分を有する長い曲線形態で形成され、ソース領域はゲート電極の両側に形成されているが、ゲート電極の凸な部分に対してゲート電極外部に突出部位を加えて有するように形成され、第１メーン電極はソース領域の間のベース領域と接触されるように形成され、突出部位とオーバラップされてソース領域と接触されるように形成する。
【００１８】
この装置の望ましい実施の形態において、ゲート電極の凸な部分の両側に形成された領域は、このソース領域の曲率によって下部に流れる正孔電流の流れを分散させる。
【００１９】
この装置の望ましい実施の形態において、ゲート電極の凹な部分の両側に形成されたソース領域は、エミッタバラスト抵抗で作用する。
【００２０】
この装置の望ましい実施の形態において、エミッタバラスト抵抗は、ゲート電極の凹な部分の両側に形成されたソース領域下部の正孔電流が増加する時、ソース領域の電位を増加させる。
【００２１】
この装置の望ましい実施の形態において、ラッチアップを防止するＩＧＢＴは、ベース層と第２導電型エミッタ層との間に第１導電型バッファ層をもっと含む。
【００２２】
上述の目的を達成するための本発明によると、ラッチアップを防止するＩＧＢＴは、高抵抗の第１導電型ベース層と、ベース層の第１面の表面層内に選択的に形成された第２導電型ベース領域と、ベース領域の表面層内に選択的に形成された第１導電型ソース領域と、ベース領域の露出された部位及びベース層の露出された部位に絶縁膜を介して形成されたゲート電極と、ソース領域と接触される部分及びベース領域と接触される部分を各々有するように形成された第１メーン電極と、ベース層の第２面上に形成された第２導電型エミッタ層と、エミッタ層と接触されるように形成された第２メーン電極とを含む。この時ゲート電極は、半導体基板上に凹な部分及び凸な部分、そして凹な部分及び凸な部分との間に直線部分を有する長いライン形態で形成され、ソース領域はゲート電極の両側に形成されているが、ゲート電極の凸な部分に対してゲート電極外部に突出部位を加えて有するように形成され、第１メーン電極はソース領域の間のベース領域と接触されるように形成され、突出部位とオーバラップされてソース領域と接触されるように形成する。
【００２３】
この装置の望ましい実施の形態において、ゲート電極の凸な部分の両側に形成されたソース領域は、このソース領域の曲率によって下部に流れる正孔電流の流れを分散させる。
【００２４】
この装置の望ましい実施の形態において、ゲート電極の凹な部分及び直線部分の両側に形成されたソース領域は、エミッタバラスト抵抗で作用する。
【００２５】
この装置の望ましい実施の形態において、エミッバラスト抵抗はゲート電極の凹な部分及び直線部分の両側に形成されたソース領域下部の正孔電流が増加する時、ソース領域の電位を増加させる。
【００２６】
この装置の望ましい実施の形態において、ラッチアップを防止するＩＧＢＴは、ベース層と第２導電型エミッタ層との間に第１導電型バッファ層をもっと含む。
【００２７】
本発明によるラッチアップを防止するＩＧＢＴ構造は、ベース領域の曲率及びエミッタバラスト抵抗を使用してラッチアップを防止し、ＩＧＢＴ素子の電気的な特性を向上させる。
【００２８】
【発明の実施の形態】
以下、図３から図１０までを参照して、本発明の実施の形態を詳細に説明する。
【００２９】
図３から図５までは、ベース領域の接合曲率による正孔電流１８ａ−１８ｃの流れを素子の上部表面から見た形状によって、どのように変化するかを示した図面である。
【００３０】
図３を参照すると、ゲート電極２６ａの中心を回転軸１６として回転させたとき具現されるＩＧＢＴ素子は、水平に切られるタイア（ｔｉｒｅ）型のｐ型ベース領域２２ａを有するようになり、又第１メーン電極（カソードコンタクト電極：図面には示さず）が、ｐ型ベース領域２２ａ内でリング（ｒｉｎｇ）形態を形成する。従って正孔電流１８ａがｎ-型ベース層２０下部の第２メーン電極（アノード電極：図面に示さず）からカソードコンタクト電極（図面に示さず）に流れる時、分水（ｆｏｕｎｔａｉｎ）のように広がって流れるようになり、ｎ+型ソース領域２４ａ下部の電流密度が低めるためラッチアップ発生が難しくなる。
【００３１】
言い換えれば、素子の上部表面から見た時、ｐウェル（ｗｅｌｌ）領域であるベース領域２２ａに対するウェル接合１９ａが凹な場合、正孔電流１８ａは広がるためラッチアップ発生が抑制される。
【００３２】
図５において、ｐ型ベース領域２２ｃの中心を回転軸１７として回転させた時具現されるＩＧＢＴ素子は、ボウル（ｂｏｗｌ）形態のｐ型ベース領域２２ｃを有するようになり、又カソードコンタクト電極（図面には示さず）がｐ型バース領域２２ｃの中心に小さいボウル形態で形成される。この時ゲート電極２６ｃはｐ型ベース領域２２ｃを中心にリング形態で形成される。
【００３３】
従って正孔電流１８ｃは、ｎ-型ベース層２０下部のアノード電極（図面に未図示）からカソードコンタクト電極（図面に未図示）に流れる時集まって流れることによって、ｎ+型ソース領域２４ｃ下部の電流密度が高まるためラッチアップが容易に発生される。
【００３４】
言い換えれば、素子の上部の表面から見た時、ｐウェル領域であるベース領域２２ｃに対するウェル接合１９ｃが凸な場合正孔電流１８ｃは集まることによって、ラッチアップが容易に発生される。
【００３５】
図４を参照すると、ストライプ（ｓｔｒｉｐｅ）模様で長く形成されたゲート電極２６ｂに沿ってゲート電極２６ｂの両側下部に長く形成されるｐ型ベース領域２２ｂを有するＩＧＢＴ素子、即ち素子の上部表面から見た時、ウェル接合１９ｂが直線であるＩＧＢＴ素子は、凹なウェル接合１９ａと凸なウェル接合１９ｃを有する素子の中間的特性を示す。
【００３６】
この時、ｎ+型ソース領域２４ｂもなおｐ型ベース領域２
２ｂ内にストライプ模様で長く形成される。
【００３７】
従って、ＩＧＢＴ素子のラッチアップを防止するためには、ラッチアップ発生が難しい凹なウェル接合１９ａを有するＩＧＢＴ構造を適切に利用すべきである（図３参照）。
【００３８】
図６は、以上の分析結果を利用して、本発明の実施の形態によるラッチアップを防止するＩＧＢＴ構造を説明するための断面図であり、図７は、図６の等価回路図である。
【００３９】
図６を参照すると、本発明の実施の形態によるラッチアップを防止するＩＧＢＴ構造は、ｐ++型エミッタ層１００、ｎ+型バッファ層１０１、ｎ+ベース層１０２、ｐ型ベース領域１０４、ｎ+ソース領域１０５、絶縁膜１０６、ゲート電極１０７、カソード電極１０８、そしてアノード電極１１０とを含む。
【００４０】
この時、ｎ-型ベース層１０２の１つの面の表面層内にｐ型ベース領域１０４が選択的に形成されている。そしてｐ型ベース領域１０４の表面層内にｎ+型ソース領域１０５が選択的に形成されている。
【００４１】
ｐ型ベース領域１０４が形成されていない表面層の露出された表面及びｐ型ベース領域１０４の露出された表面上に絶縁膜１０６を介してゲート電極１０７が形成されている。この時、ゲート電極１０７は、絶縁膜１０６で囲むように形成される。
【００４２】
言い換えれば、ゲート電極１０７は、表面層上にｐ型ベース領域１０４と所定部分オーバラップ（ｏｖｅｒ ｌａｐ）されるように絶縁膜１０６を介して形成され、絶縁膜１０６は、ｎ+型ソース領域１０５を含んでゲート電極１０７を覆うように形成される。
【００４３】
次、カソード電極１０８がｎ+型ソース領域１０５と接触されたり、ｐ型ベース領域１０４と接触されるように形成されている。
【００４４】
ｎ-型ベース層１０２の別の面上にｐ++型エミッタ層１００が形成されているし、ｐ++型エミッタ層１００と接触されるようにアノード電極１１０が形成されている。
【００４５】
又、ｐ++型エミッタ層１００とｎ-型ベース層１０２の間にｎ+型バッファ層１０１がもっと形成されている。
【００４６】
この時、ｎ+型ソース領域１０５のゲート電極１０７の内側エッジ（ｅｄｇｅ）部分のｐ／ｎ接合の電位差が大きくなることによってラッチアップが発生される。 従って、ｐ型ベース領域１０４の電位が正孔電流１０３ａの増加によって高まる時、ｎ+型ソース領域１０５の電位も高まると、電位差の増加が鈍化されてラッチアップを抑制できるようになる。参照番号１０３ｂは、電子電流の流れを示す。
【００４７】
本発明の実施の形態によるラッチアップを防止するＩＧＢＴ構造は、ｎ+型ソース領域１０５がカソード電極１０８に直接連結されないで、エミッタバラスト抵抗Ｒｅを通して連結されるようにしてラッチアップを抑制する。
【００４８】
図７において、ＩＧＢＴ構造は、１つのＮ型ＭＯＳトランジスター１１１と、２つのバイポラトランジスター１１２、１１３と、そして２つの抵抗Ｒｂ、Ｒｅとを含んで構成される。
【００４９】
この時、Ｎ型ＭＯＳトランジスター１１１の電流パスは、ＮＰＮトランジスター１１２のエミッタ端子とコレクタ端子との間に連結され、ＮＰＮトランジスター１１２のベース端子は、抵抗Ｒｂを介してカソード端子に連結される。
【００５０】
ＮＰＮトランジスター１１２のベース端子にＰＮＰトランジスター１１３のコレクタ端子が連結され、そのエミッタ端子はアノード電極１１０に連結される。
【００５１】
Ｎ型ＭＯＳトランジスター１１１の電流パスとＮＰＮトランジスター１１２のエミッタ端子の連結ノードとカソード電極１０８との間にエミッタバラスト抵抗Ｒｅが連結される。
【００５２】
Ｎ型ＭＯＳトランジスター１１１の電流パスとＮＰＮトランジスター１１２のコレクタ端子との連結ノードにＰＮＰトランジスター１１３のベース端子が連結される。
【００５３】
ｎ+型ソース領域１０５がカソード電極１０８とｐ型ベース領域１０４が接触された部分から遠く離れていればいる程エミッタバラスト抵抗Ｒｅが大きいためラッチアップ発生が難しくなる。
【００５４】
本発明では、図４及び図５に図示されたように、ウェル接合が直線であったり凸な場合に対しては、ｎ+型ソース領域１０５とカソード電極１０８が接する部分、即ちカソードコンタクト電極１０９を遠ざけてラッチアップを防止する。即ちエミッタバラスト抵抗Ｒｅによってラッチアップを防止する。そしてｎ+型ソース領域１０５とカソード電極コンタクト１０９が接する部分に対してはウェル接合を凹にして正孔電流を分散させることによってラッチアップを防止する。
【００５５】
以下、上述のようなウェル接合によるラッチアップを防止する素子の構造を次の図面を参照して詳細に説明する。
【００５６】
図８は、本発明の実施の形態によるラッチアップを防止するＩＧＢＴ構造を示す平面図であり、図９は、図８のＩＸ−ＩＸ’に対する断面図であり、図１０は、図８のＸ−Ｘ’に対する断面図である。
【００５７】
図８を参照すると、本発明の実施の形態によるラッチアップを防止するＩＧＢＴ構造は、まずゲート電極１０７が半導体基板上に凹な部分及び凸な部分を有する長い曲線形態で形成されている。
【００５８】
この時、ゲート電極１０７の凹な部分と凸な部分との間に直線部分を追加して形成することもできる。
【００５９】
ゲート電極１０７の両側にゲート電極１０７に沿って薄い幅を有するｎ+型ソース領域１０５ａが形成されている。
【００６０】
この時、ｎ+型ソース領域１０５ａは、ゲート電極１０７が凸に形成された部分に対してゲート電極１０７の外に突出された形態のｎ+型ソース領域１０５ｂを加えて有するように形成される。
【００６１】
ｎ+型ソース領域１０５ａの１つの側にある程度の距離を有するようにカソードコンタクト電極１０９が形成されているし、カソードコンタクト電極１０９が形成されているし、カソードコンタクト電極１０９は突出された形態のｎ+型ソース領域１０５ｂとオーバラップされる。
【００６２】
従って、ゲート電極１０７が凸に形成された部分、即ちウェル接合が凹な部分に対しては正孔電流が広がって流れるため、突出された形態のｎ+型ソース領域１０５ｂとカソードコンタクト電極１０９が直接接触されるように形成されている。
【００６３】
そして、ゲート電極１０７が凹に形成された部分、即ちウェル接合が凸な部分に対しては正孔電流が集まって流れるため、ｎ+型ソース領域１０５ａとカソードコンタクト電極１０９を直接接触させないことによって、即ちｎ+型ソース領域１０５ａとカソードコンタクト電極１０９との間にｎ+型ソース領域１０５ａの長さによるエミッタバラスト抵抗Ｒｅ１１４を追加することによってラッチアップを防止するようになる。
【００６４】
図９を参照すると、突出部位を有する領域に対するＩＧＢＴ構造の断面は、突出された形態のｎ+型ソース領域１０５ｂがカソードコンタクト電極１０９と直接接触されるように形成された構造を有する。この時突出された形態のｎ+型ソース領域１０５ｂはカソードコンタクト電極１０９と一部がオーバラップされたり完全にオーバラップされるように形成でき、単にｎ+型ソース領域１０５ａとある程度距離が維持されるように形成される。
【００６５】
図１０において、突出部位を有していない領域に対するＩＧＢＴ構造の断面は、ｎ+型ソース領域１０５ａがカソードコンタクト電極１０９と直接接触されないように形成された構造、即ちｐ型ベース領域１０４と接触されるように形成された構造を有する。
【００６６】
【発明の効果】
本発明は、ベース領域の曲率及びエミッタバラスト抵抗を使用してラッチアップが防止でき、従ってＩＧＢＴ素子の電気的な特性を向上させることができる効果がある。
【図面の簡単な説明】
【図１】 従来のＩＧＢＴ構造を示す断面図である。
【図２】 図１の等価回路図である。
【図３】 ベースの領域の接合曲率による正孔電流の流れを素子の上部表面から見た形状を示した図面である。
【図４】 ベースの領域の接合曲率による正孔電流の流れを素子の上部表面から見た形状を示した図面である。
【図５】 ベースの領域の接合曲率による正孔電流の流れを素子の上部表面から見た形状を示した図面である。
【図６】 本発明の実施の形態によるラッチアップを防止するＩＧＢＴ構造を説明するための断面図である。
【図７】 図６の等価回路図である。
【図８】 本発明の実施の形態によるラッチアップを防止するＩＧＢＴ構造を示す平面図である。
【図９】 図８のＩＸ−ＩＸ’に対する断面図である。
【図１０】 図８のＸ−Ｘ’に対する断面図である。
【符号の説明】
１，１００：エミッタ層
２，１０１：バッファ層
３，２０，１０２：ベース層
４，２２，１０４：ベース領域
５，２４，１０５：ソース領域
６，１０６：絶縁膜
７，２６，１０７：ゲート電極
８，１０８，１０９：第１メーン電極（カソード電極）
９，１１０：第２メーン電極（アノード電流）
１０，１０３ａ：正孔電流
１１，１０３ｂ：電子電流
１２，１１１：ＭＯＳトランジスター
１３−１４，１１２−１１３：バイポラトランジスター
Ｒｅ：エミッタバラスト抵抗
【発明の属する技術分野】
本発明は、ラッチアップ（ｌａｔｃｈ−ｕｐ）を防止するＩＧＢＴ（Ｉｎｓｕｌｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）に関するものであり、より詳しくはベース（ｂａｓｅ）領域の接合が直線であったり、凸な場合ソース領域とカソードコンタクト電極（ｃａｔｈｏｄｅ ｃｏｎｔａｃｔ ｅｌｅｃｔｒｏｄｅ）が接触するようになる部分を遠ざけるエミッタバラスト（ｅｍｉｔｔｅｒ ｂａｌｌａｓｔ）抵抗効果を通してラッチアップを防止し、ベース領域の接合の凹な場合ベース領域の接合曲率による正孔電流（ｈｏｌｅ ｃｕｒｒｅｎｔ）の分散でラッチアップを防止するＩＧＢＴに関するものである。
【０００２】
【従来の技術】
図１は、従来のＩＧＢＴ構造を示す断面図である。
【０００３】
図１を参照すると、従来のＩＧＢＴ構造は、ｎ-型ベース層３の上部層にｐ型ベース領域４が形成されているし、ｐ型ベース４内にｎ+型ソース領域５が形成されている。そしてｎ-型ベース層３上に絶縁膜６を介してゲート電極７が形成されている。
【０００４】
この時、絶縁膜６は、ゲート電極７を囲むように形成される。
【０００５】
ｐ型ベース領域４及びｎ+型ソース領域５の一部と電気的に接続されるようにカソード電極８が形成されている。
【０００６】
ｎ-型ベース層３下部にｎ+型バッファ層２が形成されているし、ｎ+型バッファ層２下部にｐ++型エミッタ層１が形成されている。又ｐ++型エミッタ層１と電気的に接続されるようにアノード電極（ａｎｏｄｅ ｅｌｅｃｔｒｏｄｅ）９が形成されている。
【０００７】
この時、正孔電流１０は、アノード電極９からカソード電極８に流れ、電子電流（ｅｌｅｃｔｒｏｎ ｃｕｒｒｅｎｔ）１１はカソード電極８からアノード電極９に流れる。
【０００８】
図２は、図１の等価回路図である。
【０００９】
図２を参照すると、Ｎ型ＭＯＳトランジスター１２及びＮＰＮトランジスタ１３が並列連結されている。この時、Ｎ型ＭＯＳトランジスター１２の電流パスは、エミッタ端子とコレクタ（ｃｏｌｌｅｃｔｏｒ）端子との間に連結されている。そして、Ｎ型ＭＯＳトランジスター１２とＮＰＮトランジスター１３のエミッタ端子の連結端子は、カソード端子に連結されている。
【００１０】
ＮＰＮトランジスター１３のベース端子とカソード端子との間に抵抗Ｒｂが連結されている。
【００１１】
Ｎ型ＭＯＳトランジスター１２の電流パスとＮＰＮトランジスター１３のコレクタ端子の連結端子は、ＰＮＰトランジスター１４のベース端子に連結されている。
【００１２】
ＰＮＰトランジスター１４のエミッタ端子は、アノード端子に連結されているし、コレクタ端子はＮＰＮトランジスター１３のベース端子に連結されている。
【００１３】
この時、上述のようなＩＧＢＴ構造で、ｎ+型ソース領域５の下部を流れる正孔電流１０とこの下部の抵抗Ｒｂのため、ラッチアップが発生される。言い換えれば正孔電流１０及び抵抗Ｒｂによってｎ+型ソース領域５の右側ｐ／ｎ接合間の電圧が大きくなる。従ってｐ／ｎ接合で電荷キャリア（ｃａｒｒｉｅｒ）注入が発生されてｎ+型ソース領域５でｎ-型ベース層３にゲート電極７の下部のチャンネル（ｃｈａｎｎｅｌ）を通さないで電子が移動できるようになる。これによってゲート電極７に負（−）の電圧を印加してもこの素子に流れる電流は遮断されないようになる。即ちラッチアップが発生される。
【００１４】
ラッチアップ現象によって素子が通過させることができる最大の電流が決定され、ショット回路（ｓｈｏｒｔ ｃｉｒｃｕｉｔ）が発生される場合、素子が耐えることができる時間が決定される。
【００１５】
この時、ショット回路が発生される場合、高電圧及び高電流が同時に印加されることによって、素子の温度が急激に上昇するようになる。従ってｐ型ベース領域４とｎ+ソース領域５の間のｐ／ｎ接合で電荷キャリア注入が発生される電圧が低め、保護回路の作動が遅くなると素子の電流を遮断できなくて素子が破壊される。
【００１６】
【発明が解決しようとする課題】
本発明は、上述の諸般問題点を解決するため提案されてもので、ラッチアップ現象が防止できるＩＧＢＴを提供することがその目的である。
【００１７】
【課題を解決するための手段】
上述の目的を達成するための本発明によると、ラッチアップを防止するＩＧＢＴは、高抵抗の第１導電型ベース層と、ベース層の第１面の表面層内に選択的に形成された第２導電型ベース領域と、ベース領域の表面層内に選択的に形成された第１導電型ソース領域と、ベース領域の露出された部位及びベース層の露出された部位に絶縁膜を介して形成されたゲート電極と、ソース領域と接触される部分及びベース領域と接触される部分を各々有するように形成された第１メーン電極と、ベース層の第２面上に形成された第２導電型エミッタ層と、エミッタ層と接触されるように形成された第２メーン電極とを含む。この時ゲート電極は、半導体基板上に凹な部分と凸な部分を有する長い曲線形態で形成され、ソース領域はゲート電極の両側に形成されているが、ゲート電極の凸な部分に対してゲート電極外部に突出部位を加えて有するように形成され、第１メーン電極はソース領域の間のベース領域と接触されるように形成され、突出部位とオーバラップされてソース領域と接触されるように形成する。
【００１８】
この装置の望ましい実施の形態において、ゲート電極の凸な部分の両側に形成された領域は、このソース領域の曲率によって下部に流れる正孔電流の流れを分散させる。
【００１９】
この装置の望ましい実施の形態において、ゲート電極の凹な部分の両側に形成されたソース領域は、エミッタバラスト抵抗で作用する。
【００２０】
この装置の望ましい実施の形態において、エミッタバラスト抵抗は、ゲート電極の凹な部分の両側に形成されたソース領域下部の正孔電流が増加する時、ソース領域の電位を増加させる。
【００２１】
この装置の望ましい実施の形態において、ラッチアップを防止するＩＧＢＴは、ベース層と第２導電型エミッタ層との間に第１導電型バッファ層をもっと含む。
【００２２】
上述の目的を達成するための本発明によると、ラッチアップを防止するＩＧＢＴは、高抵抗の第１導電型ベース層と、ベース層の第１面の表面層内に選択的に形成された第２導電型ベース領域と、ベース領域の表面層内に選択的に形成された第１導電型ソース領域と、ベース領域の露出された部位及びベース層の露出された部位に絶縁膜を介して形成されたゲート電極と、ソース領域と接触される部分及びベース領域と接触される部分を各々有するように形成された第１メーン電極と、ベース層の第２面上に形成された第２導電型エミッタ層と、エミッタ層と接触されるように形成された第２メーン電極とを含む。この時ゲート電極は、半導体基板上に凹な部分及び凸な部分、そして凹な部分及び凸な部分との間に直線部分を有する長いライン形態で形成され、ソース領域はゲート電極の両側に形成されているが、ゲート電極の凸な部分に対してゲート電極外部に突出部位を加えて有するように形成され、第１メーン電極はソース領域の間のベース領域と接触されるように形成され、突出部位とオーバラップされてソース領域と接触されるように形成する。
【００２３】
この装置の望ましい実施の形態において、ゲート電極の凸な部分の両側に形成されたソース領域は、このソース領域の曲率によって下部に流れる正孔電流の流れを分散させる。
【００２４】
この装置の望ましい実施の形態において、ゲート電極の凹な部分及び直線部分の両側に形成されたソース領域は、エミッタバラスト抵抗で作用する。
【００２５】
この装置の望ましい実施の形態において、エミッバラスト抵抗はゲート電極の凹な部分及び直線部分の両側に形成されたソース領域下部の正孔電流が増加する時、ソース領域の電位を増加させる。
【００２６】
この装置の望ましい実施の形態において、ラッチアップを防止するＩＧＢＴは、ベース層と第２導電型エミッタ層との間に第１導電型バッファ層をもっと含む。
【００２７】
本発明によるラッチアップを防止するＩＧＢＴ構造は、ベース領域の曲率及びエミッタバラスト抵抗を使用してラッチアップを防止し、ＩＧＢＴ素子の電気的な特性を向上させる。
【００２８】
【発明の実施の形態】
以下、図３から図１０までを参照して、本発明の実施の形態を詳細に説明する。
【００２９】
図３から図５までは、ベース領域の接合曲率による正孔電流１８ａ−１８ｃの流れを素子の上部表面から見た形状によって、どのように変化するかを示した図面である。
【００３０】
図３を参照すると、ゲート電極２６ａの中心を回転軸１６として回転させたとき具現されるＩＧＢＴ素子は、水平に切られるタイア（ｔｉｒｅ）型のｐ型ベース領域２２ａを有するようになり、又第１メーン電極（カソードコンタクト電極：図面には示さず）が、ｐ型ベース領域２２ａ内でリング（ｒｉｎｇ）形態を形成する。従って正孔電流１８ａがｎ-型ベース層２０下部の第２メーン電極（アノード電極：図面に示さず）からカソードコンタクト電極（図面に示さず）に流れる時、分水（ｆｏｕｎｔａｉｎ）のように広がって流れるようになり、ｎ+型ソース領域２４ａ下部の電流密度が低めるためラッチアップ発生が難しくなる。
【００３１】
言い換えれば、素子の上部表面から見た時、ｐウェル（ｗｅｌｌ）領域であるベース領域２２ａに対するウェル接合１９ａが凹な場合、正孔電流１８ａは広がるためラッチアップ発生が抑制される。
【００３２】
図５において、ｐ型ベース領域２２ｃの中心を回転軸１７として回転させた時具現されるＩＧＢＴ素子は、ボウル（ｂｏｗｌ）形態のｐ型ベース領域２２ｃを有するようになり、又カソードコンタクト電極（図面には示さず）がｐ型バース領域２２ｃの中心に小さいボウル形態で形成される。この時ゲート電極２６ｃはｐ型ベース領域２２ｃを中心にリング形態で形成される。
【００３３】
従って正孔電流１８ｃは、ｎ-型ベース層２０下部のアノード電極（図面に未図示）からカソードコンタクト電極（図面に未図示）に流れる時集まって流れることによって、ｎ+型ソース領域２４ｃ下部の電流密度が高まるためラッチアップが容易に発生される。
【００３４】
言い換えれば、素子の上部の表面から見た時、ｐウェル領域であるベース領域２２ｃに対するウェル接合１９ｃが凸な場合正孔電流１８ｃは集まることによって、ラッチアップが容易に発生される。
【００３５】
図４を参照すると、ストライプ（ｓｔｒｉｐｅ）模様で長く形成されたゲート電極２６ｂに沿ってゲート電極２６ｂの両側下部に長く形成されるｐ型ベース領域２２ｂを有するＩＧＢＴ素子、即ち素子の上部表面から見た時、ウェル接合１９ｂが直線であるＩＧＢＴ素子は、凹なウェル接合１９ａと凸なウェル接合１９ｃを有する素子の中間的特性を示す。
【００３６】
この時、ｎ+型ソース領域２４ｂもなおｐ型ベース領域２
２ｂ内にストライプ模様で長く形成される。
【００３７】
従って、ＩＧＢＴ素子のラッチアップを防止するためには、ラッチアップ発生が難しい凹なウェル接合１９ａを有するＩＧＢＴ構造を適切に利用すべきである（図３参照）。
【００３８】
図６は、以上の分析結果を利用して、本発明の実施の形態によるラッチアップを防止するＩＧＢＴ構造を説明するための断面図であり、図７は、図６の等価回路図である。
【００３９】
図６を参照すると、本発明の実施の形態によるラッチアップを防止するＩＧＢＴ構造は、ｐ++型エミッタ層１００、ｎ+型バッファ層１０１、ｎ+ベース層１０２、ｐ型ベース領域１０４、ｎ+ソース領域１０５、絶縁膜１０６、ゲート電極１０７、カソード電極１０８、そしてアノード電極１１０とを含む。
【００４０】
この時、ｎ-型ベース層１０２の１つの面の表面層内にｐ型ベース領域１０４が選択的に形成されている。そしてｐ型ベース領域１０４の表面層内にｎ+型ソース領域１０５が選択的に形成されている。
【００４１】
ｐ型ベース領域１０４が形成されていない表面層の露出された表面及びｐ型ベース領域１０４の露出された表面上に絶縁膜１０６を介してゲート電極１０７が形成されている。この時、ゲート電極１０７は、絶縁膜１０６で囲むように形成される。
【００４２】
言い換えれば、ゲート電極１０７は、表面層上にｐ型ベース領域１０４と所定部分オーバラップ（ｏｖｅｒ ｌａｐ）されるように絶縁膜１０６を介して形成され、絶縁膜１０６は、ｎ+型ソース領域１０５を含んでゲート電極１０７を覆うように形成される。
【００４３】
次、カソード電極１０８がｎ+型ソース領域１０５と接触されたり、ｐ型ベース領域１０４と接触されるように形成されている。
【００４４】
ｎ-型ベース層１０２の別の面上にｐ++型エミッタ層１００が形成されているし、ｐ++型エミッタ層１００と接触されるようにアノード電極１１０が形成されている。
【００４５】
又、ｐ++型エミッタ層１００とｎ-型ベース層１０２の間にｎ+型バッファ層１０１がもっと形成されている。
【００４６】
この時、ｎ+型ソース領域１０５のゲート電極１０７の内側エッジ（ｅｄｇｅ）部分のｐ／ｎ接合の電位差が大きくなることによってラッチアップが発生される。 従って、ｐ型ベース領域１０４の電位が正孔電流１０３ａの増加によって高まる時、ｎ+型ソース領域１０５の電位も高まると、電位差の増加が鈍化されてラッチアップを抑制できるようになる。参照番号１０３ｂは、電子電流の流れを示す。
【００４７】
本発明の実施の形態によるラッチアップを防止するＩＧＢＴ構造は、ｎ+型ソース領域１０５がカソード電極１０８に直接連結されないで、エミッタバラスト抵抗Ｒｅを通して連結されるようにしてラッチアップを抑制する。
【００４８】
図７において、ＩＧＢＴ構造は、１つのＮ型ＭＯＳトランジスター１１１と、２つのバイポラトランジスター１１２、１１３と、そして２つの抵抗Ｒｂ、Ｒｅとを含んで構成される。
【００４９】
この時、Ｎ型ＭＯＳトランジスター１１１の電流パスは、ＮＰＮトランジスター１１２のエミッタ端子とコレクタ端子との間に連結され、ＮＰＮトランジスター１１２のベース端子は、抵抗Ｒｂを介してカソード端子に連結される。
【００５０】
ＮＰＮトランジスター１１２のベース端子にＰＮＰトランジスター１１３のコレクタ端子が連結され、そのエミッタ端子はアノード電極１１０に連結される。
【００５１】
Ｎ型ＭＯＳトランジスター１１１の電流パスとＮＰＮトランジスター１１２のエミッタ端子の連結ノードとカソード電極１０８との間にエミッタバラスト抵抗Ｒｅが連結される。
【００５２】
Ｎ型ＭＯＳトランジスター１１１の電流パスとＮＰＮトランジスター１１２のコレクタ端子との連結ノードにＰＮＰトランジスター１１３のベース端子が連結される。
【００５３】
ｎ+型ソース領域１０５がカソード電極１０８とｐ型ベース領域１０４が接触された部分から遠く離れていればいる程エミッタバラスト抵抗Ｒｅが大きいためラッチアップ発生が難しくなる。
【００５４】
本発明では、図４及び図５に図示されたように、ウェル接合が直線であったり凸な場合に対しては、ｎ+型ソース領域１０５とカソード電極１０８が接する部分、即ちカソードコンタクト電極１０９を遠ざけてラッチアップを防止する。即ちエミッタバラスト抵抗Ｒｅによってラッチアップを防止する。そしてｎ+型ソース領域１０５とカソード電極コンタクト１０９が接する部分に対してはウェル接合を凹にして正孔電流を分散させることによってラッチアップを防止する。
【００５５】
以下、上述のようなウェル接合によるラッチアップを防止する素子の構造を次の図面を参照して詳細に説明する。
【００５６】
図８は、本発明の実施の形態によるラッチアップを防止するＩＧＢＴ構造を示す平面図であり、図９は、図８のＩＸ−ＩＸ’に対する断面図であり、図１０は、図８のＸ−Ｘ’に対する断面図である。
【００５７】
図８を参照すると、本発明の実施の形態によるラッチアップを防止するＩＧＢＴ構造は、まずゲート電極１０７が半導体基板上に凹な部分及び凸な部分を有する長い曲線形態で形成されている。
【００５８】
この時、ゲート電極１０７の凹な部分と凸な部分との間に直線部分を追加して形成することもできる。
【００５９】
ゲート電極１０７の両側にゲート電極１０７に沿って薄い幅を有するｎ+型ソース領域１０５ａが形成されている。
【００６０】
この時、ｎ+型ソース領域１０５ａは、ゲート電極１０７が凸に形成された部分に対してゲート電極１０７の外に突出された形態のｎ+型ソース領域１０５ｂを加えて有するように形成される。
【００６１】
ｎ+型ソース領域１０５ａの１つの側にある程度の距離を有するようにカソードコンタクト電極１０９が形成されているし、カソードコンタクト電極１０９が形成されているし、カソードコンタクト電極１０９は突出された形態のｎ+型ソース領域１０５ｂとオーバラップされる。
【００６２】
従って、ゲート電極１０７が凸に形成された部分、即ちウェル接合が凹な部分に対しては正孔電流が広がって流れるため、突出された形態のｎ+型ソース領域１０５ｂとカソードコンタクト電極１０９が直接接触されるように形成されている。
【００６３】
そして、ゲート電極１０７が凹に形成された部分、即ちウェル接合が凸な部分に対しては正孔電流が集まって流れるため、ｎ+型ソース領域１０５ａとカソードコンタクト電極１０９を直接接触させないことによって、即ちｎ+型ソース領域１０５ａとカソードコンタクト電極１０９との間にｎ+型ソース領域１０５ａの長さによるエミッタバラスト抵抗Ｒｅ１１４を追加することによってラッチアップを防止するようになる。
【００６４】
図９を参照すると、突出部位を有する領域に対するＩＧＢＴ構造の断面は、突出された形態のｎ+型ソース領域１０５ｂがカソードコンタクト電極１０９と直接接触されるように形成された構造を有する。この時突出された形態のｎ+型ソース領域１０５ｂはカソードコンタクト電極１０９と一部がオーバラップされたり完全にオーバラップされるように形成でき、単にｎ+型ソース領域１０５ａとある程度距離が維持されるように形成される。
【００６５】
図１０において、突出部位を有していない領域に対するＩＧＢＴ構造の断面は、ｎ+型ソース領域１０５ａがカソードコンタクト電極１０９と直接接触されないように形成された構造、即ちｐ型ベース領域１０４と接触されるように形成された構造を有する。
【００６６】
【発明の効果】
本発明は、ベース領域の曲率及びエミッタバラスト抵抗を使用してラッチアップが防止でき、従ってＩＧＢＴ素子の電気的な特性を向上させることができる効果がある。
【図面の簡単な説明】
【図１】 従来のＩＧＢＴ構造を示す断面図である。
【図２】 図１の等価回路図である。
【図３】 ベースの領域の接合曲率による正孔電流の流れを素子の上部表面から見た形状を示した図面である。
【図４】 ベースの領域の接合曲率による正孔電流の流れを素子の上部表面から見た形状を示した図面である。
【図５】 ベースの領域の接合曲率による正孔電流の流れを素子の上部表面から見た形状を示した図面である。
【図６】 本発明の実施の形態によるラッチアップを防止するＩＧＢＴ構造を説明するための断面図である。
【図７】 図６の等価回路図である。
【図８】 本発明の実施の形態によるラッチアップを防止するＩＧＢＴ構造を示す平面図である。
【図９】 図８のＩＸ−ＩＸ’に対する断面図である。
【図１０】 図８のＸ−Ｘ’に対する断面図である。
【符号の説明】
１，１００：エミッタ層
２，１０１：バッファ層
３，２０，１０２：ベース層
４，２２，１０４：ベース領域
５，２４，１０５：ソース領域
６，１０６：絶縁膜
７，２６，１０７：ゲート電極
８，１０８，１０９：第１メーン電極（カソード電極）
９，１１０：第２メーン電極（アノード電流）
１０，１０３ａ：正孔電流
１１，１０３ｂ：電子電流
１２，１１１：ＭＯＳトランジスター
１３−１４，１１２−１１３：バイポラトランジスター
Ｒｅ：エミッタバラスト抵抗
Claims (10)
- 高抵抗の第１導電型ベース層と、
前記ベース層の第１面の表面層内に選択的に形成された第２導電型ベース領域と、
前記ベース領域の前記表面層内に選択的に形成された第１導電型ソース領域と、
前記ベース領域の露出された部位及び前記ベース層の露出された部位に絶縁膜を介して形成されたゲート電極と、
前記ソース領域と接触される部分及び前記ベース領域と接触される部分を各々有するように形成された第１メーン電極と、
前記ベース層の第２面上に形成された第２導電型エミッタ層と、
前記エミッタ層と接触されるように形成された第２メーン電極とを含み、
前記ゲート電極は、半導体基板上に凹な部分と凸な部分を有する長い曲線形態で形成され、
前記ソース領域は、前記ゲート電極の両側に沿って連続的に形成されているが、前記ゲート電極の凸な部分の一部から前記ゲート電極外部に向けて更に突出する突出部位を加えて有するように形成され、
前記第１メーン電極は、前記ソース領域の間の前記ベース領域と接触されるように形成され、前記突出部位とオーバラップされて、前記突出部位のみにおいてソース領域と接触されるように形成されたことを特徴とするラッチアップを防止するＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）。 - 前記ゲート電極の凸な部分の両側に形成されたソース領域は、このソース領域の曲率によって下部に流れる正孔電流の流れを分散させることを特徴とする請求項１に記載のラッチアップを防止するＩＧＢＴ。
- 前記ゲート電極の凹な部分の両側に形成されたソース領域には、エミッタバラスト抵抗を作用させることを特徴とする請求項１に記載のラッチアップを防止するＩＧＢＴ。
- 前記エミッタバラスト抵抗は、前記ゲート電極の凹な部分の両側に形成されたソース領域下部の正孔電流が増加する時、ソース領域の電位を増加させることを特徴とする請求項１又は３に記載のラッチアップを防止するＩＧＢＴ。
- 前記ラッチアップを防止するＩＧＢＴは、前記ベース層と前記第２導電型エミッタ層との間に第１導電型バッファ層をさらに含むことを特徴とする請求項１に記載のラッチアップを防止するＩＧＢＴ。
- 高抵抗の第１導電型ベース層と、
前記ベース層の第１面の表面層内に選択的に形成された第２導電型ベース領域と、
前記ベース領域の前記表面層内に選択的に形成された第１導電型ソース領域と、
前記ベース領域の露出された部位及び前記ベース層の露出された部位に絶縁膜を介して形成されたゲート電極と、
前記ソース領域と接触される部分及び前記ベース領域と接触される部分を各々有するように形成された第１メーン電極と、
前記ベース層の第２面上に形成された第２導電型エミッタ層と、
前記エミッタ層と接触されるように形成された第２メーン電極とを含み、
前記ゲート電極は、半導体基板上に凹な部分及び凸な部分そして凹な部分及び凸な部分との間に直線部分を有する長いライン形態で形成され、
前記ソース領域は、前記ゲート電極の両側に沿って連続的に形成されているが、前記ゲート電極の凸な部分の一部から前記ゲート電極外部に向けて更に突出する突出部位を加えて有するように形成され、
前記第１メーン電極は、前記ソース領域の間の前記ベース領域と接触されるように形成され、前記突出部位とオーバラップされて、前記突出部位のみにおいてソース領域と接触されるように形成されたことを特徴とするラッチアップを防止するＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）。 - 前記ゲート電極の凸な部分の両側に形成されたソース領域は、このソース領域の曲率によって下部に流れる正孔電流の流れを分散させることを特徴とする請求項６に記載のラッチアップを防止するＩＧＢＴ。
- 前記ゲート電極の凹な部分及び直線部分の両側に形成されたソース領域には、エミッタバラスト抵抗を作用させることを特徴とする請求項６に記載のラッチアップを防止するＩＧＢＴ。
- 前記エミッタバラスト抵抗は、前記ゲート電極の凹な部分及び直線部分の両側に形成されたソース領域下部の正孔電流が増加する時、ソース領域の電位を増加させることを特徴とする請求項６又は８に記載のラッチアップを防止するＩＧＢＴ。
- 前記ラッチアップを防止するＩＧＢＴは、前記ベース層と前記第２導電型エミッタ層との間に第１導電型バッファ層をさらに含むことを特徴とする請求項６に記載のラッチアップを防止するＩＧＢＴ。
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