JPH1117198A - 集積ｍｏｓパワー・トランジスタを含むコンポーネントのロジック・ウエルの保護 - Google Patents
集積ｍｏｓパワー・トランジスタを含むコンポーネントのロジック・ウエルの保護Info
- Publication number
- JPH1117198A JPH1117198A JP10183297A JP18329798A JPH1117198A JP H1117198 A JPH1117198 A JP H1117198A JP 10183297 A JP10183297 A JP 10183297A JP 18329798 A JP18329798 A JP 18329798A JP H1117198 A JPH1117198 A JP H1117198A
- Authority
- JP
- Japan
- Prior art keywords
- well
- region
- transistor
- type
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000001465 metallisation Methods 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 abstract description 6
- 239000002184 metal Substances 0.000 abstract description 6
- 230000000694 effects Effects 0.000 abstract description 4
- 230000002411 adverse Effects 0.000 abstract description 2
- 238000000576 coating method Methods 0.000 description 5
- 239000011248 coating agent Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000001939 inductive effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000004075 alteration Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 本発明は、縦方向ＭＯＳパワー・トランジス
タ及びロジック・コンポーネントを内蔵するコンポーネ
ントのアース接続構造に関係する。通常の動作に悪影響
を与えず、バッテリ反転の場合にロジック回路の電流を
阻止し、バッテリの切断から生じる電流を通過させる。 【解決手段】 コンポーネントの第一導電形式の基板は
ＭＯＳトランジスタのドレインに相当しており、ロジッ
ク・コンポーネントは第二導電形式の少なくとも１つの
ウエル内及び基板の上面側に形成される。ロジック・ウ
エルでは、第一導電形式の領域が形成され、その領域に
金属被覆が形成され、一方ではオーム接触を実現し、他
方では整流性接触を実現している。
タ及びロジック・コンポーネントを内蔵するコンポーネ
ントのアース接続構造に関係する。通常の動作に悪影響
を与えず、バッテリ反転の場合にロジック回路の電流を
阻止し、バッテリの切断から生じる電流を通過させる。 【解決手段】 コンポーネントの第一導電形式の基板は
ＭＯＳトランジスタのドレインに相当しており、ロジッ
ク・コンポーネントは第二導電形式の少なくとも１つの
ウエル内及び基板の上面側に形成される。ロジック・ウ
エルでは、第一導電形式の領域が形成され、その領域に
金属被覆が形成され、一方ではオーム接触を実現し、他
方では整流性接触を実現している。
Description
【０００１】
【発明の属する技術分野】本発明は、同一基板における
縦方向拡散形ＭＯＳパワー・トランジスタ（ＶＤＭＯ
Ｓ）及びロジック回路に関連するコンポーネントに関す
るものであり、より具体的に言えば、自動車用回路のよ
うにバッテリによって供給される回路内のコンポーネン
トの使用に関するものである。
縦方向拡散形ＭＯＳパワー・トランジスタ（ＶＤＭＯ
Ｓ）及びロジック回路に関連するコンポーネントに関す
るものであり、より具体的に言えば、自動車用回路のよ
うにバッテリによって供給される回路内のコンポーネン
トの使用に関するものである。
【０００２】
【従来の技術】図１は、上記のようなコンポーネントの
一部を極めて概略的に示したものである。このコンポー
ネントは、Ｎ形基板を内蔵しており、一般的にＮ+ 形基
板２に形成されたＮ形エピタキシャル成長層１から形成
される。パワー・トランジスタは右側部分に形成されて
おり、ロジック・ウエルは左側部分に形成されている。
一部を極めて概略的に示したものである。このコンポー
ネントは、Ｎ形基板を内蔵しており、一般的にＮ+ 形基
板２に形成されたＮ形エピタキシャル成長層１から形成
される。パワー・トランジスタは右側部分に形成されて
おり、ロジック・ウエルは左側部分に形成されている。
【０００３】パワー・トランジスタは、セル３のよう
に、同一セルが相互に接続されたものである。各セルに
はＰ形ウエル４があり、その中心部５は多量にドープ処
理が施されている。Ｎ形リング６はウエルの上部に形成
されている。リング６の外周をウエル４の外周と分離し
ている部分には、絶縁ゲート８がコーティングされてい
る。Ｎ形リング６及びウエル中心部５には金属被覆９が
施されている。ゲート８はすべてゲート端子Ｇに接続さ
れており、金属被覆９はすべてソース端子Ｓに接続され
ている。本構造の背面にはドレイン金属被覆Ｄが施され
ている。従って、ゲート信号が送られると、電流は端子
Ｄから端子Ｓへ、Ｎ領域１と２からＮ領域６へ、絶縁ゲ
ートの下に形成されているチャネルを経由して流れやす
くなる。一般に、本構造を使用するのは、ドレインをソ
ースに関して正電位にバイアスさせるためである。
に、同一セルが相互に接続されたものである。各セルに
はＰ形ウエル４があり、その中心部５は多量にドープ処
理が施されている。Ｎ形リング６はウエルの上部に形成
されている。リング６の外周をウエル４の外周と分離し
ている部分には、絶縁ゲート８がコーティングされてい
る。Ｎ形リング６及びウエル中心部５には金属被覆９が
施されている。ゲート８はすべてゲート端子Ｇに接続さ
れており、金属被覆９はすべてソース端子Ｓに接続され
ている。本構造の背面にはドレイン金属被覆Ｄが施され
ている。従って、ゲート信号が送られると、電流は端子
Ｄから端子Ｓへ、Ｎ領域１と２からＮ領域６へ、絶縁ゲ
ートの下に形成されているチャネルを経由して流れやす
くなる。一般に、本構造を使用するのは、ドレインをソ
ースに関して正電位にバイアスさせるためである。
【０００４】ロジック回路の要素は１個又は数個のウエ
ル10に形成されている。ドレイン、ソース、ゲート端子
ｇ、ｄ、ｓを有する単純なＭＯＳトランジスタ11が、ウ
エル10に示されている。これは、ロジック・ウエルに形
成できるコンポーネントの一例にすぎない。
ル10に形成されている。ドレイン、ソース、ゲート端子
ｇ、ｄ、ｓを有する単純なＭＯＳトランジスタ11が、ウ
エル10に示されている。これは、ロジック・ウエルに形
成できるコンポーネントの一例にすぎない。
【０００５】ロジック・ウエルに形成される数個のコン
ポーネントの電圧は、基準（reference ）との関連にお
いて印加しなければならない。この基準を提供する最も
簡単な方法は、つまりアース接続を実施することである
が、図１に示されており、これは、ウエルと同じ形
（Ｐ）であり、多量にドープ処理が施されている領域13
に形成されているウエル接触領域12の使用に対応してい
る。コンタクト12は簡単な方法でアースに直結すること
もできる。一般に、理解しておくべきことは、例えば高
圧ＶＤＤは、ソースがコンタクト12及びアースに接続さ
れているロジック回路のＭＯＳトランジスタの一部のド
レインに印加されることである。
ポーネントの電圧は、基準（reference ）との関連にお
いて印加しなければならない。この基準を提供する最も
簡単な方法は、つまりアース接続を実施することである
が、図１に示されており、これは、ウエルと同じ形
（Ｐ）であり、多量にドープ処理が施されている領域13
に形成されているウエル接触領域12の使用に対応してい
る。コンタクト12は簡単な方法でアースに直結すること
もできる。一般に、理解しておくべきことは、例えば高
圧ＶＤＤは、ソースがコンタクト12及びアースに接続さ
れているロジック回路のＭＯＳトランジスタの一部のド
レインに印加されることである。
【０００６】図２は、図１に示した型式のコンポーネン
トの組立例である。一般に、このコンポーネントは点線
内のフレームで囲まれているブロック20によって示され
る。逆ダイオードＤ１は、ＭＯＳパワー・トランジスタ
Ｔのドレインとソースの間に並列に図示されており、Ｎ
形基板１とＰ形領域５の間の接合に対応している。ウエ
ル10はブロックによって表現されており、基板１とウエ
ル10の間の接合に対応しているダイオードＤ２を経由し
てＭＯＳトランジスタのドレインＤに接続されていると
想定する。
トの組立例である。一般に、このコンポーネントは点線
内のフレームで囲まれているブロック20によって示され
る。逆ダイオードＤ１は、ＭＯＳパワー・トランジスタ
Ｔのドレインとソースの間に並列に図示されており、Ｎ
形基板１とＰ形領域５の間の接合に対応している。ウエ
ル10はブロックによって表現されており、基板１とウエ
ル10の間の接合に対応しているダイオードＤ２を経由し
てＭＯＳトランジスタのドレインＤに接続されていると
想定する。
【０００７】非常に簡単なアセンブリ例では、ウエルの
コンタクト12は接続21によって接地されており、パワー
・トランジスタのソースは、ロードＬを経由してアース
に接続されている。そのスイッチ電源はパワー・トラン
ジスタによって実行されることが望ましい。バッテリ23
のような電源はパワー・トランジスタのアースとドレイ
ン端子Ｄの間に接続されている。従って、通常の動作で
は、ダイオードＤ１とＤ２は逆バイアスされる。トラン
ジスタＴは、その制御に従ってオンあるいはオフにな
り、電流はアース（コンタクト12）からコンポーネント
（端子Ｄ）の背面まで流れない。これは、逆バイアスダ
イオードＤ２が存在しているためである。
コンタクト12は接続21によって接地されており、パワー
・トランジスタのソースは、ロードＬを経由してアース
に接続されている。そのスイッチ電源はパワー・トラン
ジスタによって実行されることが望ましい。バッテリ23
のような電源はパワー・トランジスタのアースとドレイ
ン端子Ｄの間に接続されている。従って、通常の動作で
は、ダイオードＤ１とＤ２は逆バイアスされる。トラン
ジスタＴは、その制御に従ってオンあるいはオフにな
り、電流はアース（コンタクト12）からコンポーネント
（端子Ｄ）の背面まで流れない。これは、逆バイアスダ
イオードＤ２が存在しているためである。
【０００８】しかし、バッテリ電源回路、より具体的に
言えば、自動車用回路で発生しやすい２つの点を考慮す
べきである。
言えば、自動車用回路で発生しやすい２つの点を考慮す
べきである。
【０００９】第一の点は、バッテリのバイアス反転であ
る。次にダイオードＤ１とＤ２は順方向にバイアスされ
る。ダイオードＤ１の電流は、ロードＬが存在するため
制限される。従って、電流は、矢印24が示すように本来
ダイオードＤ２を通って流れる。この電流は消滅（dest
ructive ）しやすい。
る。次にダイオードＤ１とＤ２は順方向にバイアスされ
る。ダイオードＤ１の電流は、ロードＬが存在するため
制限される。従って、電流は、矢印24が示すように本来
ダイオードＤ２を通って流れる。この電流は消滅（dest
ructive ）しやすい。
【００１０】第二の点は、電源の中断、すなわちバッテ
リの切断であり、振動やその他の原因によりバッテリの
リード線が破損したり、間欠的に作動した場合に発生し
やすい。そして、ロードＬが誘導性であれば、電流は矢
印26が示す経路に従って引き続き流れる。留意すべき点
は、この電流が必ず存在することであり、ロードＬを電
流ソースとして考慮しなければならないことである。図
１の簡単なアセンブリの場合、この電流の流れでは特別
の問題は生じない。問題はバッテリ電圧の反転を防ぐた
めの従来の方法を用いることから生じる。この件に関し
ては、以下に述べる。
リの切断であり、振動やその他の原因によりバッテリの
リード線が破損したり、間欠的に作動した場合に発生し
やすい。そして、ロードＬが誘導性であれば、電流は矢
印26が示す経路に従って引き続き流れる。留意すべき点
は、この電流が必ず存在することであり、ロードＬを電
流ソースとして考慮しなければならないことである。図
１の簡単なアセンブリの場合、この電流の流れでは特別
の問題は生じない。問題はバッテリ電圧の反転を防ぐた
めの従来の方法を用いることから生じる。この件に関し
ては、以下に述べる。
【００１１】バッテリ反転の問題を解決するために従来
採ってきた第一の対応策は、ダイオードＤ２とは反対方
向にバイアスされるダイオードをウエルと直列に挿入す
ることである。ダイオードの挿入は、例えば図１に示す
方法で行われる。この場合、Ｎ+ 形領域15を追加し、こ
の領域15を接続17によって接地させ、アース21との接続
を抑制する。回路が正常な動作状態にあるとき、このダ
イオードの動作を最適化し、ウエルをアースと関係づけ
る各種の対応策がある。特に、ここに引用されているア
クティブ・ダイオードに関する米国特許No.5099302（An
toine Pavlin）が参考となろう。バッテリを外す場合、
電流26はアバランチ・ダイオードを横切る必要があり、
そして、アバランチ・ダイオードの高いパワーを拡散す
る結果、ダイオードの表面が大きくない場合にはコンポ
ーネントの破壊を招き、従ってコンポーネントのコスト
が非常に高くなる、という問題は依然として残る。
採ってきた第一の対応策は、ダイオードＤ２とは反対方
向にバイアスされるダイオードをウエルと直列に挿入す
ることである。ダイオードの挿入は、例えば図１に示す
方法で行われる。この場合、Ｎ+ 形領域15を追加し、こ
の領域15を接続17によって接地させ、アース21との接続
を抑制する。回路が正常な動作状態にあるとき、このダ
イオードの動作を最適化し、ウエルをアースと関係づけ
る各種の対応策がある。特に、ここに引用されているア
クティブ・ダイオードに関する米国特許No.5099302（An
toine Pavlin）が参考となろう。バッテリを外す場合、
電流26はアバランチ・ダイオードを横切る必要があり、
そして、アバランチ・ダイオードの高いパワーを拡散す
る結果、ダイオードの表面が大きくない場合にはコンポ
ーネントの破壊を招き、従ってコンポーネントのコスト
が非常に高くなる、という問題は依然として残る。
【００１２】バッテリ反転の問題を解決するために従来
採用されてきた第二の対応策は、接続21に抵抗器を直列
に配列することである。抵抗器の端子はアース接続を形
成する。しかし、解決が困難な新しいジレンマが生じ
る。実際、通常の動作においては、抵抗はできる限り低
くしてロジック回路の要素の消費によって起こる両端の
電圧低下を制限しなければならない。逆に、バッテリ反
転の事例に結びつく問題を解決するためには、この抵抗
はできる限り高くしてウエルを流れる電流を制限しなけ
ればならない。
採用されてきた第二の対応策は、接続21に抵抗器を直列
に配列することである。抵抗器の端子はアース接続を形
成する。しかし、解決が困難な新しいジレンマが生じ
る。実際、通常の動作においては、抵抗はできる限り低
くしてロジック回路の要素の消費によって起こる両端の
電圧低下を制限しなければならない。逆に、バッテリ反
転の事例に結びつく問題を解決するためには、この抵抗
はできる限り高くしてウエルを流れる電流を制限しなけ
ればならない。
【００１３】
【発明が解決しようとする課題】本発明の目的は、パワ
ー・トランジスタ及びロジック要素を集積するコンポー
ネントの、ロジック・ウエルのアース接続構造を提供す
ることであり、本接続構造においては通常の動作に悪影
響を与えず、バッテリ反転の場合に、ロジック回路の電
流の流れを阻止し、バッテリの切断から生じる電流を通
過させる。
ー・トランジスタ及びロジック要素を集積するコンポー
ネントの、ロジック・ウエルのアース接続構造を提供す
ることであり、本接続構造においては通常の動作に悪影
響を与えず、バッテリ反転の場合に、ロジック回路の電
流の流れを阻止し、バッテリの切断から生じる電流を通
過させる。
【００１４】
【課題を解決するための手段】このような目的及びその
他の目的を達成するため、本発明は、縦方向ＭＯＳパワ
ー・トランジスタ及びロジック・コンポーネントを有す
るコンポーネント上にアース接続構造を提供するもので
あり、コンポーネントの第一タイプ導電形の基板は、Ｍ
ＯＳトランジスタのドレインに対応し、また、ロジック
・コンポーネントは、第二タイプ導電形の最低１つのウ
エル上及び基板の上面上に形成される。この構造では、
金属被覆が形成される第一タイプ導電形の領域がロジッ
ク・ウエルにあり、一方ではオーム接触、他方では整流
性接触を実現している。
他の目的を達成するため、本発明は、縦方向ＭＯＳパワ
ー・トランジスタ及びロジック・コンポーネントを有す
るコンポーネント上にアース接続構造を提供するもので
あり、コンポーネントの第一タイプ導電形の基板は、Ｍ
ＯＳトランジスタのドレインに対応し、また、ロジック
・コンポーネントは、第二タイプ導電形の最低１つのウ
エル上及び基板の上面上に形成される。この構造では、
金属被覆が形成される第一タイプ導電形の領域がロジッ
ク・ウエルにあり、一方ではオーム接触、他方では整流
性接触を実現している。
【００１５】本発明の実施方法によれば、整流性接触は
第二タイプ導電形の領域との接触に対応する。
第二タイプ導電形の領域との接触に対応する。
【００１６】本発明の実施方法によれば、整流性接触は
ショットキー接触に対応する。
ショットキー接触に対応する。
【００１７】
【発明の実施の形態】各種図面において、同一要素は同
一符号で引用されている。さらに、半導体コンポーネン
トの各種断面図においては、通常通り、各種寸法は一定
の縮尺率ではなく図面を読みやすくするために任意に拡
大されている。
一符号で引用されている。さらに、半導体コンポーネン
トの各種断面図においては、通常通り、各種寸法は一定
の縮尺率ではなく図面を読みやすくするために任意に拡
大されている。
【００１８】本発明に基づくアース接続構造は、ロジッ
ク・ウエル10に形成されているＮ形領域30を内蔵してい
る。交互のＮ+ 形領域及びＰ+ 形領域は、それぞれ引用
番号31と32によって示されており、このＮ形領域に、例
えばグリッド形式で形成されている。領域31と32は、金
属被覆33が全面的に施され、被覆それ自体は通常、図２
の接続21に対応する接続によってアース回路に接続され
ている。
ク・ウエル10に形成されているＮ形領域30を内蔵してい
る。交互のＮ+ 形領域及びＰ+ 形領域は、それぞれ引用
番号31と32によって示されており、このＮ形領域に、例
えばグリッド形式で形成されている。領域31と32は、金
属被覆33が全面的に施され、被覆それ自体は通常、図２
の接続21に対応する接続によってアース回路に接続され
ている。
【００１９】図４Ａと図４Ｂは、接続21と端子Ｄ（コン
ポーネントの背面）の間で見た、２つの形態のアース接
続構造の等価回路である。この構造はサイリスタＴｈに
対応していると見なすことができ、サイリスタの陽極は
金属被覆33に対応しており、陰極は背面金属被覆Ｄに対
応している。サイリスタの陽極はＰ+ 形領域32に対応し
ており、抵抗領域はこのトランジスタの陽極と陽極ゲー
トの間にあり、この抵抗器は符号ｒbeによって引用され
ている。図４Ｂは、同じ図であるが、この図では、サイ
リスタは従来どおりその等価トランジスタの形式で示さ
れている。Ｐ+形領域32、Ｎウエル30、及びＰ形ウエル
領域10はＰＮＰトランジスタＴ１を形成しており、その
エミッタは金属被覆33に接続され、ベースは抵抗器ｒbe
を経由して金属被覆33に接続されている。領域30、ウエ
ル10、及び基板１はＮＰＮトランジスタＴ２を形成して
おり、そのエミッタはドレイン金属被覆Ｄに接続され、
コレクタはトランジスタＴ１のベースに接続され、ベー
スはトランジスタＴ１のコレクタに接続されている。留
意すべき点は、トランジスタＴ２の共通ベース領域とト
ランジスタＴ１のコレクタ領域がウエル10に対応してい
ることである。すなわち、ウエル10に形成されているロ
ジック回路の要素の基準電位ＶＳＳに対応していること
である。
ポーネントの背面）の間で見た、２つの形態のアース接
続構造の等価回路である。この構造はサイリスタＴｈに
対応していると見なすことができ、サイリスタの陽極は
金属被覆33に対応しており、陰極は背面金属被覆Ｄに対
応している。サイリスタの陽極はＰ+ 形領域32に対応し
ており、抵抗領域はこのトランジスタの陽極と陽極ゲー
トの間にあり、この抵抗器は符号ｒbeによって引用され
ている。図４Ｂは、同じ図であるが、この図では、サイ
リスタは従来どおりその等価トランジスタの形式で示さ
れている。Ｐ+形領域32、Ｎウエル30、及びＰ形ウエル
領域10はＰＮＰトランジスタＴ１を形成しており、その
エミッタは金属被覆33に接続され、ベースは抵抗器ｒbe
を経由して金属被覆33に接続されている。領域30、ウエ
ル10、及び基板１はＮＰＮトランジスタＴ２を形成して
おり、そのエミッタはドレイン金属被覆Ｄに接続され、
コレクタはトランジスタＴ１のベースに接続され、ベー
スはトランジスタＴ１のコレクタに接続されている。留
意すべき点は、トランジスタＴ２の共通ベース領域とト
ランジスタＴ１のコレクタ領域がウエル10に対応してい
ることである。すなわち、ウエル10に形成されているロ
ジック回路の要素の基準電位ＶＳＳに対応していること
である。
【００２０】従って、通常の回路動作中、サイリスタＴ
ｈは逆バイアスされ、電流は基板１とウエル10の間の接
合（部）を流れることができない。
ｈは逆バイアスされ、電流は基板１とウエル10の間の接
合（部）を流れることができない。
【００２１】この構造の電流電圧特性を図４Ｃに示す。
この図では、金属被覆33の電圧Ｖは、接地されている端
子Ｄに関して正と想定されており、バッテリ反転の場合
に発生する。Ｎウエル30とＰウエル10の間の接合は逆バ
イアスされ、印加電圧がこの接合（部）の降伏電圧ＶBR
よりも低いかぎり、電流は流れない。この構造は、電圧
ＶBRが逆バッテリ電圧よりも高く、ウエル10に形成され
ている回路のロジック部分を保護するように実現されな
ければならない。
この図では、金属被覆33の電圧Ｖは、接地されている端
子Ｄに関して正と想定されており、バッテリ反転の場合
に発生する。Ｎウエル30とＰウエル10の間の接合は逆バ
イアスされ、印加電圧がこの接合（部）の降伏電圧ＶBR
よりも低いかぎり、電流は流れない。この構造は、電圧
ＶBRが逆バッテリ電圧よりも高く、ウエル10に形成され
ている回路のロジック部分を保護するように実現されな
ければならない。
【００２２】バッテリ切断の場合、誘導負荷Ｌにより電
流が流れ、Ｎウエル30とＰウエル10の間の接合にアバラ
ンチを開始するように強制する。抵抗器ｒbeを流れる電
流が図４Ｃに注記されているしきい値ＩBRに達すると、
抵抗器前後の電圧低下値が0.６Ｖよりも高くなり、トラ
ンジスタＴ１が作動する。これは、トランジスタＴ２の
ベースとなり、Ｔ２も作動する。すなわち、これによ
り、サイリスタＴｈのブレークオーバが生じるととも
に、このサイリスタ両端の電圧低下が非常に低くなり、
誘導負荷の下でバッテリを切断した場合、破壊の危険が
ない状態で高電流を拡散できることになる。ブレークオ
ーバしきい値ＩBRは、バッテリ反転の場合、予期しない
ブレークオーバ特性を起こさないように十分高く、また
本構造が降伏電圧ＶBRの下で電流ＩBRを拡散できるだけ
十分低いように、最適化しなければならない。
流が流れ、Ｎウエル30とＰウエル10の間の接合にアバラ
ンチを開始するように強制する。抵抗器ｒbeを流れる電
流が図４Ｃに注記されているしきい値ＩBRに達すると、
抵抗器前後の電圧低下値が0.６Ｖよりも高くなり、トラ
ンジスタＴ１が作動する。これは、トランジスタＴ２の
ベースとなり、Ｔ２も作動する。すなわち、これによ
り、サイリスタＴｈのブレークオーバが生じるととも
に、このサイリスタ両端の電圧低下が非常に低くなり、
誘導負荷の下でバッテリを切断した場合、破壊の危険が
ない状態で高電流を拡散できることになる。ブレークオ
ーバしきい値ＩBRは、バッテリ反転の場合、予期しない
ブレークオーバ特性を起こさないように十分高く、また
本構造が降伏電圧ＶBRの下で電流ＩBRを拡散できるだけ
十分低いように、最適化しなければならない。
【００２３】本発明の第一の利点によれば、本発明に基
づく保護回路のトリガしきい値が簡単に調整できること
に留意すべきである。事実、図５に示すように、この保
護構造の平面図を検討すれば、Ｐ形領域32をＮ形領域31
によって分離される格子と見なすことができる。Ｐ領域
とＮ領域間の表面率（surfaceratio）は抵抗ｒbeの値を
決定する。例えば、Ｐ領域とＮ領域間の表面率はほぼ15
対１であり、この比率が高いときは、トリガ電流が低く
なる。実施方法の一例では、スクウェア32はそれぞれほ
ぼ８μｍの側面を有し、２つのスクウェア間の距離は２
μｍである。
づく保護回路のトリガしきい値が簡単に調整できること
に留意すべきである。事実、図５に示すように、この保
護構造の平面図を検討すれば、Ｐ形領域32をＮ形領域31
によって分離される格子と見なすことができる。Ｐ領域
とＮ領域間の表面率（surfaceratio）は抵抗ｒbeの値を
決定する。例えば、Ｐ領域とＮ領域間の表面率はほぼ15
対１であり、この比率が高いときは、トリガ電流が低く
なる。実施方法の一例では、スクウェア32はそれぞれほ
ぼ８μｍの側面を有し、２つのスクウェア間の距離は２
μｍである。
【００２４】本発明のもうひとつの利点によれば、金属
被覆33の表面は、通常、Ｐウエル10にコンタクト・パッ
ドを確立するために設けられている表面よりも大きくな
い。従って、ウエルの通常の実現に関係する表面の増加
はない。再度、強調しておく点は、各種図面の表現は一
定の縮尺率ではないことである。
被覆33の表面は、通常、Ｐウエル10にコンタクト・パッ
ドを確立するために設けられている表面よりも大きくな
い。従って、ウエルの通常の実現に関係する表面の増加
はない。再度、強調しておく点は、各種図面の表現は一
定の縮尺率ではないことである。
【００２５】バッテリ反転と切断状態における動作モー
ドは、上記の通りである。ロジック・ウエルも通常の動
作において地電位側になければならない。このために
は、上記の米国特許No.5099302に記述されている構造か
ら着想を得て、例えば図３に示すような構造も採用でき
る。例えば、ＭＯＳトランジスタ37を経由してアースに
接続されている、多量にドープ処理が施されたＰ形領域
35が設けられている。トランジスタ37のゲートは端子Ｄ
に接続されており、ＭＯＳトランジスタ37は、バッテリ
が正しく接続されているとき（通常の動作）はオンとな
り、その他すべての場合（バッテリ反転や切断状態）に
は、オフとなる。
ドは、上記の通りである。ロジック・ウエルも通常の動
作において地電位側になければならない。このために
は、上記の米国特許No.5099302に記述されている構造か
ら着想を得て、例えば図３に示すような構造も採用でき
る。例えば、ＭＯＳトランジスタ37を経由してアースに
接続されている、多量にドープ処理が施されたＰ形領域
35が設けられている。トランジスタ37のゲートは端子Ｄ
に接続されており、ＭＯＳトランジスタ37は、バッテリ
が正しく接続されているとき（通常の動作）はオンとな
り、その他すべての場合（バッテリ反転や切断状態）に
は、オフとなる。
【００２６】図６は、本発明に基づく回路の別の実施例
であり、図３と同じ要素は、同一の符号によって示され
ている。この２つのドレインの差は、Ｐ+ 形領域32が抑
制されており、そして、Ｎ形領域30のドーピング・レベ
ルが、例えばアルミニウムなどの金属被覆33付きショッ
トキー・ダイオードを形成するように選択されているこ
とである。ショットキー・ダイオードは少数キャリアの
注入を制限し、効率がＰ+ Ｎ接合32-30 よりも劣るが、
図４ＢのトランジスタＴ１によって生成されるバイポー
ラ効果（bipolar effect）に類似したバイポーラ効果を
生み出すには十分である。この構造は１つのＰ+ マスキ
ング・レベルを排除する利点がある。
であり、図３と同じ要素は、同一の符号によって示され
ている。この２つのドレインの差は、Ｐ+ 形領域32が抑
制されており、そして、Ｎ形領域30のドーピング・レベ
ルが、例えばアルミニウムなどの金属被覆33付きショッ
トキー・ダイオードを形成するように選択されているこ
とである。ショットキー・ダイオードは少数キャリアの
注入を制限し、効率がＰ+ Ｎ接合32-30 よりも劣るが、
図４ＢのトランジスタＴ１によって生成されるバイポー
ラ効果（bipolar effect）に類似したバイポーラ効果を
生み出すには十分である。この構造は１つのＰ+ マスキ
ング・レベルを排除する利点がある。
【００２７】もちろん、本発明には、技術の熟練者であ
れば容易に各種の変更、改造、及び改良が加えられよ
う。このような変更、改造、及び改良は本開示の一部で
もあり、本発明の精神及び範囲内にあるものである。従
って、上記の説明は例を示したにすぎず、限定的なもの
ではない。
れば容易に各種の変更、改造、及び改良が加えられよ
う。このような変更、改造、及び改良は本開示の一部で
もあり、本発明の精神及び範囲内にあるものである。従
って、上記の説明は例を示したにすぎず、限定的なもの
ではない。
【図１】縦方向ＭＯＳトランジスタ及びロジック回路に
関連するコンポーネントの従来形構造である。
関連するコンポーネントの従来形構造である。
【図２】バッテリに関連づけた図１のコンポーネントの
組立例である。
組立例である。
【図３】本発明に基づくロジック・ウエル・アース接続
構造である。
構造である。
【図４Ａ】本発明に基づくアース接続構造に関連づけた
等価回路である。
等価回路である。
【図４Ｂ】本発明に基づくアース接続構造に関連づけた
等価回路である。
等価回路である。
【図４Ｃ】電流電圧特性である。
【図５】本発明に基づくアース接続構造例の簡略断面図
である。
である。
【図６】本発明に基づくアース接続構造の他の実施例で
ある。
ある。
１ Ｎ形エピタキシャル成長層 ２ Ｎ+ 形基板 10 ロジックウエル 11 ＭＯＳトランジスタ 30 Ｎ形領域 31、32 Ｎ+ 領域、Ｐ+ 領域 33 金属被覆
Claims (3)
- 【請求項１】 縦方向ＭＯＳパワー・トランジスタ及び
ロジック・コンポーネントを内蔵するコンポーネントの
アース接続構造において、ＭＯＳトランジスタのドレイ
ンに対応する第一導電形式の基板 (１、２）を有し、ロ
ジック・コンポーネントは第二導電形式の最低１つのウ
エル(10)上で基板の上面側に形成され、金属被覆が形成
される第一導電形式(30)の領域をロジック・ウエルに有
し、一方ではオーム接触を実現し、他方では整流性接触
を実現していることを特徴とするアース接続構造。 - 【請求項２】 整流性接触は第二導電形式の領域(32)と
のコンタクトに相当していることを特徴とする、請求項
１に記載の構造。 - 【請求項３】 整流性接触はショットキー・コンタクト
に相当していることを特徴とする、請求項１に記載の構
造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9707741 | 1997-06-17 | ||
| FR9707741A FR2764735B1 (fr) | 1997-06-17 | 1997-06-17 | Protection du caisson logique d'un composant incluant un transistor mos de puissance integre |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117198A true JPH1117198A (ja) | 1999-01-22 |
| JP2980108B2 JP2980108B2 (ja) | 1999-11-22 |
Family
ID=9508261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10183297A Expired - Fee Related JP2980108B2 (ja) | 1997-06-17 | 1998-06-16 | 集積ｍｏｓパワー・トランジスタを含むコンポーネントのロジック・ウエルの保護 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6144066A (ja) |
| EP (1) | EP0886316A1 (ja) |
| JP (1) | JP2980108B2 (ja) |
| FR (1) | FR2764735B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6781804B1 (en) * | 1997-06-17 | 2004-08-24 | Sgs-Thomson Microelectronics S.A. | Protection of the logic well of a component including an integrated MOS power transistor |
| JP3375928B2 (ja) * | 2000-02-08 | 2003-02-10 | 富士通カンタムデバイス株式会社 | 半導体装置 |
| DE10101951A1 (de) * | 2001-01-17 | 2002-08-01 | Infineon Technologies Ag | Transistor-Dioden-Anordnung |
| US6608362B1 (en) * | 2002-08-20 | 2003-08-19 | Chartered Semiconductor Manufacturing Ltd. | Method and device for reducing capacitive and magnetic effects from a substrate by using a schottky diode under passive components |
| KR100702775B1 (ko) * | 2005-05-03 | 2007-04-03 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| US9356012B2 (en) * | 2011-09-23 | 2016-05-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | High voltage ESD protection apparatus |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4767722A (en) * | 1986-03-24 | 1988-08-30 | Siliconix Incorporated | Method for making planar vertical channel DMOS structures |
| FR2636481B1 (fr) * | 1988-09-14 | 1990-11-30 | Sgs Thomson Microelectronics | Diode active integrable |
| FR2650439B1 (fr) * | 1989-07-27 | 1991-11-15 | Sgs Thomson Microelectronics | Circuit integre vdmos/logique comprenant une diode |
| US5294814A (en) * | 1992-06-09 | 1994-03-15 | Kobe Steel Usa | Vertical diamond field effect transistor |
| FR2698486B1 (fr) * | 1992-11-24 | 1995-03-10 | Sgs Thomson Microelectronics | Structure de protection contre les surtensions directes pour composant semiconducteur vertical. |
| US5665988A (en) * | 1995-02-09 | 1997-09-09 | Fuji Electric Co., Ltd. | Conductivity-modulation semiconductor |
| JP3291958B2 (ja) * | 1995-02-21 | 2002-06-17 | 富士電機株式会社 | バックソースｍｏｓｆｅｔ |
-
1997
- 1997-06-17 FR FR9707741A patent/FR2764735B1/fr not_active Expired - Fee Related
-
1998
- 1998-06-09 US US09/094,341 patent/US6144066A/en not_active Expired - Lifetime
- 1998-06-16 JP JP10183297A patent/JP2980108B2/ja not_active Expired - Fee Related
- 1998-06-16 EP EP98410069A patent/EP0886316A1/fr not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0886316A1 (fr) | 1998-12-23 |
| FR2764735B1 (fr) | 1999-08-27 |
| FR2764735A1 (fr) | 1998-12-18 |
| JP2980108B2 (ja) | 1999-11-22 |
| US6144066A (en) | 2000-11-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100305238B1 (ko) | Esd보호를위한실리콘제어정류기 | |
| US6236087B1 (en) | SCR cell for electrical overstress protection of electronic circuits | |
| JP3949251B2 (ja) | 静電気保護回路 | |
| US4300152A (en) | Complementary field-effect transistor integrated circuit device | |
| KR890004472B1 (ko) | Cmos 집적회호 | |
| KR0159451B1 (ko) | 반도체장치의 보호회로 | |
| US7019338B1 (en) | Subscriber interface protection circuit | |
| US4543593A (en) | Semiconductor protective device | |
| US5675469A (en) | Integrated circuit with electrostatic discharge (ESD) protection and ESD protection circuit | |
| US6348724B1 (en) | Semiconductor device with ESD protection | |
| JPH0736440B2 (ja) | 半導体装置及びその製造方法 | |
| US7030447B2 (en) | Low voltage transient voltage suppressor | |
| US6847059B2 (en) | Semiconductor input protection circuit | |
| JPH09199674A (ja) | 半導体装置の保護素子 | |
| JPH0793383B2 (ja) | 半導体装置 | |
| JPH07297373A (ja) | 誘導性負荷要素に対する集積ドライバ回路装置 | |
| US4599631A (en) | Semiconductor apparatus having a zener diode integral with a resistor-transistor combination | |
| JP3559075B2 (ja) | Ｃｍｏｓ技術の集積電子回路用の極性反転保護装置 | |
| JP2980108B2 (ja) | 集積ｍｏｓパワー・トランジスタを含むコンポーネントのロジック・ウエルの保護 | |
| US6248639B1 (en) | Electrostatic discharge protection circuit and transistor | |
| US6894320B2 (en) | Input protection circuit | |
| US6781804B1 (en) | Protection of the logic well of a component including an integrated MOS power transistor | |
| US6057577A (en) | Component of protection of an integrated MOS power transistor against voltage gradients | |
| US6784499B2 (en) | Semiconductor device serving as a protecting element | |
| JP2001144097A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990817 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |