JPH0736440B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0736440B2 JPH0736440B2 JP59155706A JP15570684A JPH0736440B2 JP H0736440 B2 JPH0736440 B2 JP H0736440B2 JP 59155706 A JP59155706 A JP 59155706A JP 15570684 A JP15570684 A JP 15570684A JP H0736440 B2 JPH0736440 B2 JP H0736440B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
-
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- H01L29/861—Diodes
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Description
【発明の詳細な説明】 技術分野 本発明は、半導体装置、特に過電圧抑制装置として作用
する３接合構造の２端子型半導体装置に関するものであ
る。
する３接合構造の２端子型半導体装置に関するものであ
る。
過電圧抑制装置は、回路が一時的又は永久に高電圧にさ
らされて損傷するのを防止する必要がある場合に特に用
いられる回路部品である。この回路部品は、理想的には
常規作動状態のもとでは開放回路として作動すると共に
その端子に印加される電圧が予定値（作動電圧）以上に
なると短絡回路として作動する。
らされて損傷するのを防止する必要がある場合に特に用
いられる回路部品である。この回路部品は、理想的には
常規作動状態のもとでは開放回路として作動すると共に
その端子に印加される電圧が予定値（作動電圧）以上に
なると短絡回路として作動する。
従来の技術 既知の３接合型半導体装置を第１図に断面で示す。この
半導体装置は、ｐ導電型の単結晶珪素基板１上にｎ導電
型特性を呈する不純物をドープした珪素のエピタキシャ
ル層２を成長させ、このエピタキシャル層２内に通常の
プレーナ処理を用いる拡散処理によってｐ導電型の円形
領域３を形成することにより構成する。
半導体装置は、ｐ導電型の単結晶珪素基板１上にｎ導電
型特性を呈する不純物をドープした珪素のエピタキシャ
ル層２を成長させ、このエピタキシャル層２内に通常の
プレーナ処理を用いる拡散処理によってｐ導電型の円形
領域３を形成することにより構成する。
次いで第１図の構体の領域３内にｎ導電型特性を呈する
不純物を拡散して円形領域４を形成し、これによりpnpn
構体を得るようにする。領域３及び４の表面部分に金属
層５をオーム接触させこれにより半導体装置のエミッタ
端子を構成すると共に基板１に金属層６をオーム接触さ
せ、これにより半導体装置のコレクタ端子を構成する。
半導体装置のこれら金属接点区域以外の表面を二酸化珪
素層７により被覆する。
不純物を拡散して円形領域４を形成し、これによりpnpn
構体を得るようにする。領域３及び４の表面部分に金属
層５をオーム接触させこれにより半導体装置のエミッタ
端子を構成すると共に基板１に金属層６をオーム接触さ
せ、これにより半導体装置のコレクタ端子を構成する。
半導体装置のこれら金属接点区域以外の表面を二酸化珪
素層７により被覆する。
第１図に示す半導体装置の構体の作動は、第３図に示す
等価回路から明らかである。第３図において、npnトラ
ンジスタTR2のエミッタ10は構体の領域４に相当し、ト
ランジスタTR2のベース11およびpnpのトランジスタTR1
のコレクタ15は構体の領域３に相当し、トランジスタTR
2のベース11及びエミッタ10間の抵抗Ｒは領域３及び４
の接合とエミッタ接点５との間の分布抵抗を示し、トラ
ンジスタTR2のコレクタ12およびトランジスタTR1のベー
スは構体の領域２に相当し、トランジスタTR1のエミッ
タ13は構体の領域１に相当する。
等価回路から明らかである。第３図において、npnトラ
ンジスタTR2のエミッタ10は構体の領域４に相当し、ト
ランジスタTR2のベース11およびpnpのトランジスタTR1
のコレクタ15は構体の領域３に相当し、トランジスタTR
2のベース11及びエミッタ10間の抵抗Ｒは領域３及び４
の接合とエミッタ接点５との間の分布抵抗を示し、トラ
ンジスタTR2のコレクタ12およびトランジスタTR1のベー
スは構体の領域２に相当し、トランジスタTR1のエミッ
タ13は構体の領域１に相当する。
上述した半導体構体の電極５及び６間に正電圧＋Ｖを印
加すると領域２及び３の接合８に電界Ｅを発生し、この
電界によって接合８に隣接する領域の多数キヤリアを空
乏状態（空乏層）とし、その結果接合自体の近くに空間
電荷を発生する。この正の電圧＋Ｖを或る値にして電界
Ｅが、接合を形成する領域の物理的及び幾何学的特性に
より決まる臨界値以上となるようにすると、この空乏区
域になだれ降服と称される連鎖反応が起り、これにより
接合自体を電流が急激に通過するようになる。この効果
を作動の観点から説明するために第３図の等価回路に、
半導体構体の領域３であるトランジスタTR2のベース11
と、構体の領域２であるトランジスタTR2のコレクタ12
との間にツェナーダイオードDzを設ける。
加すると領域２及び３の接合８に電界Ｅを発生し、この
電界によって接合８に隣接する領域の多数キヤリアを空
乏状態（空乏層）とし、その結果接合自体の近くに空間
電荷を発生する。この正の電圧＋Ｖを或る値にして電界
Ｅが、接合を形成する領域の物理的及び幾何学的特性に
より決まる臨界値以上となるようにすると、この空乏区
域になだれ降服と称される連鎖反応が起り、これにより
接合自体を電流が急激に通過するようになる。この効果
を作動の観点から説明するために第３図の等価回路に、
半導体構体の領域３であるトランジスタTR2のベース11
と、構体の領域２であるトランジスタTR2のコレクタ12
との間にツェナーダイオードDzを設ける。
かかる状態のもとでは半導体装置の２個の電極５及び６
間に電流が流れるようになる。その理由は両トランジス
タTR1及びTR2が導通状態に有るからである。
間に電流が流れるようになる。その理由は両トランジス
タTR1及びTR2が導通状態に有るからである。
プレーナ接合を半導体表面で第１図の層７のように二酸
化珪素の絶縁層により保護する場合には、絶縁層に干渉
電荷が存在するため上記表面になだれ降服が発生するこ
とは既知である。これらの結果により珪素基板の表面近
くに生ずる空乏層を制限し、従って接合の降服電圧を減
少する必要がある。又この現象の繰返しによって逆バイ
アスされた接合の特性に悪影響を与えると共にその降服
電圧を変更するようになることも既知である。
化珪素の絶縁層により保護する場合には、絶縁層に干渉
電荷が存在するため上記表面になだれ降服が発生するこ
とは既知である。これらの結果により珪素基板の表面近
くに生ずる空乏層を制限し、従って接合の降服電圧を減
少する必要がある。又この現象の繰返しによって逆バイ
アスされた接合の特性に悪影響を与えると共にその降服
電圧を変更するようになることも既知である。
上述した減少を軽減するためには領域３及び４の表面部
分とオーム接触する第１図の構体の金属層５を絶縁層７
上全体に亘り延在させて領域２の部分を金属層５により
被覆し得るようにする。電極５及び６間に印加する電圧
が第３図に示す等価回路に示される極性を有する場合に
通常フィールドプレートと称される上記の延在金属層
は、これを適宜設計して実際上二酸化珪素層７の表面か
ら蓄積電荷を除去すると共に二酸化珪素層の表面及びそ
の下側の珪素表面を同電位とし、その結果上記表面には
降服が起こらないで接合８の内側部分に高電圧で降服が
生じるようにする。特にこの降服は、他の現象を含まな
い場合、接合の最大曲率の表面に装置の寿命を安定に保
持する電圧で発生する。しかし、この電圧は製造パラメ
ータの変化によって、設計段階で正確に規定することは
できない。
分とオーム接触する第１図の構体の金属層５を絶縁層７
上全体に亘り延在させて領域２の部分を金属層５により
被覆し得るようにする。電極５及び６間に印加する電圧
が第３図に示す等価回路に示される極性を有する場合に
通常フィールドプレートと称される上記の延在金属層
は、これを適宜設計して実際上二酸化珪素層７の表面か
ら蓄積電荷を除去すると共に二酸化珪素層の表面及びそ
の下側の珪素表面を同電位とし、その結果上記表面には
降服が起こらないで接合８の内側部分に高電圧で降服が
生じるようにする。特にこの降服は、他の現象を含まな
い場合、接合の最大曲率の表面に装置の寿命を安定に保
持する電圧で発生する。しかし、この電圧は製造パラメ
ータの変化によって、設計段階で正確に規定することは
できない。
更に半導体装置の２個の電極５及び６を導通させるため
に必要なように、第１図に示す構体の領域１及び３間を
導通させるために、製造パラメータ、特にエピタキシャ
ル層２の固有抵抗及び厚さを適宜選定してなだれ降服に
よる接合８の導通が生じ得ないようにすることができる
ことも既知である。その理由はこれが半導体構体の動作
条件を変更する他の現象によっても起り得るからであ
る。
に必要なように、第１図に示す構体の領域１及び３間を
導通させるために、製造パラメータ、特にエピタキシャ
ル層２の固有抵抗及び厚さを適宜選定してなだれ降服に
よる接合８の導通が生じ得ないようにすることができる
ことも既知である。その理由はこれが半導体構体の動作
条件を変更する他の現象によっても起り得るからであ
る。
パンチスルー効果として既知のこの現象は、領域１及び
２間に形成される接合の空乏区域が領域３により囲まれ
た全エピタキシャル層上に領域１及び３間を短絡せしめ
る程度まで延在する場合に発生する。しかしこの場合に
も製造パラメータの変化により動作電圧を設計段階で正
しく規定することはできない。
２間に形成される接合の空乏区域が領域３により囲まれ
た全エピタキシャル層上に領域１及び３間を短絡せしめ
る程度まで延在する場合に発生する。しかしこの場合に
も製造パラメータの変化により動作電圧を設計段階で正
しく規定することはできない。
発明の目的と構成 本発明の目的は過電圧抑制装置として作動するように設
計され、動作電圧を設計の段階で正しく規定し得る２端
子型半導体装置を提供せんとするにある。
計され、動作電圧を設計の段階で正しく規定し得る２端
子型半導体装置を提供せんとするにある。
本発明の特徴は特許請求の範囲に記載の如くである。
実施例 図面により本発明を説明する。
本発明半導体装置の１例を第２図に示す。図中第１図に
示す構成要素と同一部分には同一符号を附して示す。本
発明では領域２の１部分上までエミッタ電極５′を延在
させて上述したフィールドプレート（第１図には示され
ていない）を得るようにする。また、ｐ導通型の領域３
を拡散する前にｎ導通型特性を呈する不純物、例えば燐
をリング形状にイオン注入して領域２内に局部的にｎ型
の高濃度領域を形成する。次に形成する領域３のｐ型不
純物濃度がきわめて高いため拡散領域３内に位置するイ
オン注入区域の導電型が反転する。
示す構成要素と同一部分には同一符号を附して示す。本
発明では領域２の１部分上までエミッタ電極５′を延在
させて上述したフィールドプレート（第１図には示され
ていない）を得るようにする。また、ｐ導通型の領域３
を拡散する前にｎ導通型特性を呈する不純物、例えば燐
をリング形状にイオン注入して領域２内に局部的にｎ型
の高濃度領域を形成する。次に形成する領域３のｐ型不
純物濃度がきわめて高いため拡散領域３内に位置するイ
オン注入区域の導電型が反転する。
設計パラメータを適宜選定して第２図に示すように領域
２の導電型よりも充分高い導電型を有し、領域２内にわ
ずかではあるが突出するＮ型区域９が形成されるように
する。特にイオン注入量およびエネルギーを適宜計算し
て接合の最大曲率表面から降服が生ずる場合に存在し且
つ設計段階で正しく規定し得る電圧よりも低い電圧で区
域９に接合８の降服が発生し得るようにする。
２の導電型よりも充分高い導電型を有し、領域２内にわ
ずかではあるが突出するＮ型区域９が形成されるように
する。特にイオン注入量およびエネルギーを適宜計算し
て接合の最大曲率表面から降服が生ずる場合に存在し且
つ設計段階で正しく規定し得る電圧よりも低い電圧で区
域９に接合８の降服が発生し得るようにする。
この高濃度区域は、エミッタ領域４に対し側部に、即ち
半導体装置の主電流通路の外側に位置する接合８の部分
に設ける必要がある。
半導体装置の主電流通路の外側に位置する接合８の部分
に設ける必要がある。
上述した本発明による半導体装置の作動は第３図に示す
等価回路から明らかである。第３図においてツェナーダ
イオードDzの陽極16は領域３に相当し、陰極17は高濃度
区域９に相当する。
等価回路から明らかである。第３図においてツェナーダ
イオードDzの陽極16は領域３に相当し、陰極17は高濃度
区域９に相当する。
本発明は上述した例にのみ限定されるものではなく幾多
の変更を加えることができる。例えば高濃度区域９は第
２図に示すものとは異なる形状及び寸法とすることがで
き、且つ複数の個別の区域により構成することができ
る。
の変更を加えることができる。例えば高濃度区域９は第
２図に示すものとは異なる形状及び寸法とすることがで
き、且つ複数の個別の区域により構成することができ
る。
第１図は従来の３接合構造の２端子型半導体装置の構成
を示す拡大断面図、 第２図は本発明による３接合構造の２端子型半導体装置
の構成を示す拡大断面図、 第３図は従来及び本発明による半導体装置の特定のバイ
アス状態における等価回路図である。 １……基板 ２……第２導電型（ｎ）層 ３……第１領域 ４……第２領域 5,5′……第２金属層 ６……第１金属層 ７……絶縁層 ８……接合 ９……高濃度区域 10……エミッタ（TR2） 11……ベース（TR2） 12……コレクタ（TR2） 13……エミッタ（TR1） 14……ベース（TR1） 15……コレクタ（TR1） 16……陽極（Dz） 17……陰極（Dz） TR1,TR1……トランジスタDz……ツェナーダイオード
を示す拡大断面図、 第２図は本発明による３接合構造の２端子型半導体装置
の構成を示す拡大断面図、 第３図は従来及び本発明による半導体装置の特定のバイ
アス状態における等価回路図である。 １……基板 ２……第２導電型（ｎ）層 ３……第１領域 ４……第２領域 5,5′……第２金属層 ６……第１金属層 ７……絶縁層 ８……接合 ９……高濃度区域 10……エミッタ（TR2） 11……ベース（TR2） 12……コレクタ（TR2） 13……エミッタ（TR1） 14……ベース（TR1） 15……コレクタ（TR1） 16……陽極（Dz） 17……陰極（Dz） TR1,TR1……トランジスタDz……ツェナーダイオード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｋ (72)発明者 フランコ・ベルトツチ イタリア国20100 ミラノ ビア ドン グノツチ29 (56)参考文献 特開 昭50−8486（ＪＰ，Ａ) 特開 昭52−104075（ＪＰ，Ａ) 特開 昭50−782（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半導体材料のチップに形成される３接合構
体の２端子型半導体装置であって、 このチップの第１主面により画成された第１導電型
（ｐ）基板（１）と、 この基板（１）上に位置し前記チップの第２主面により
画成された第２導電型（ｎ）の層（２）と、 前記第２主面上に延在する絶縁材料の層（７）と、 第２主面から前記第２導電型の層（２）内に延在する第
１導電型（ｐ）の第１領域（３）と、 前記第２主面から第１領域（３）内に延在する第２導電
型（ｎ）の第２領域（４）と、 前記第１主面で前記基板（１）とオーム接触する第１金
属層（６）と、 前記絶縁層（７）にあけた開口を経て前記第２主面の１
部分上に延在して前記第１領域（３）及び第２領域
（４）とオーム接触すると共に前記絶縁層（７）上にま
で延在して前記第１領域（３）の輪郭に沿い前記第２導
電型の層（２）の１部分をも被覆する第２金属層
（５′）とを具えてなる半導体装置において、 前記第２導電型（ｎ）の層（２）は、これと同じ導電型
（ｎ）で前記第１領域（３）に隣接しこの層（２）の残
部よりも高い不純物濃度の少なくとも１個のほぼ環状の
区域（９）を具え、この環状区域（９）を、主電流通路
を形成する第２領域（４）と対向していない第１領域
（３）の層（２）との境界の部分に位置させるようにし
たことを特徴とする半導体装置。 - 【請求項２】第２導電型（ｎ）の層（２）を基板（１）
上にエピタキシャル成長により形成し、第１領域（３）
及び第２領域（４）を拡散により形成して、半導体材料
のチップに形成される３接合構体の２端子型半導体装置
であって、このチップの第１主面により画成された第１
導電型（ｐ）基板（１）と、この基板（１）上に位置し
前記チップの第２主面により画成された第２導電型
（ｎ）の層（２）と、前記第２主面上に延在する絶縁材
料の層（７）と、第２主面から前記第２導電型の層
（２）内に延在する第１導電型（ｐ）の第１領域（３）
と、前記第２主面から第１領域（３）内に延在する第２
導電型（ｎ）の第２領域（４）と、前記第１主面で前記
基板（１）とオーム接触する第１金属層（６）と、前記
絶縁層（７）にあけた開口を経て前記第２主面の１部分
上に延在して前記第１領域（３）及び第２領域（４）と
オーム接触すると共に前記絶縁層（７）上に延在して前
記第１領域（３）の輪郭に沿い前記第２導電型の層
（２）の１部分を被覆する第２金属層（5,5′）とを具
えてなる半導体装置であり、かつ前記第２導電型（ｎ）
の層（２）は、同じ導電型で、前記第１領域（３）に隣
接し、この層（２）の残部よりも高い不純物濃度の少な
くとも１個の環状区域（９）を具え、この環状区域
（９）を、第２領域（４）と対向していない第１領域
（３）との境界の部分に位置させるようにしたことを特
徴とする半導体装置を製造するに当り、 第１領域（３）の拡散前第２主面の環状部分にイオン注
入法により同じく第２導電型（ｎ）を呈する不純物を導
入し、 この第２主面を経て第２領域（４）でなく第１領域
（３）の次の拡散を行い、 この場合のパラメータを適宜選定してイオン注入領域が
第１拡散領域（３）よりも深く且つこの第１領域（３）
の外側に第２導電型（ｎ）の領域を残存するようにした
ことを特徴とする半導体装置の製造方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT8322338A IT1212767B (it) | 1983-07-29 | 1983-07-29 | Soppressore di sovratensioni a semiconduttore con tensione d'innesco predeterminabile con precisione. |
| IT22338A/83 | 1983-07-29 | ||
| IT223338A/83 | 1983-07-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6057668A JPS6057668A (ja) | 1985-04-03 |
| JPH0736440B2 true JPH0736440B2 (ja) | 1995-04-19 |
Family
ID=11194880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59155706A Expired - Lifetime JPH0736440B2 (ja) | 1983-07-29 | 1984-07-27 | 半導体装置及びその製造方法 |
Country Status (11)
| Country | Link |
|---|---|
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| US5072273A (en) * | 1990-05-04 | 1991-12-10 | David Sarnoff Research Center, Inc. | Low trigger voltage SCR protection device and structure |
| US5274262A (en) * | 1989-05-17 | 1993-12-28 | David Sarnoff Research Center, Inc. | SCR protection structure and circuit with reduced trigger voltage |
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| US5172208A (en) * | 1990-07-30 | 1992-12-15 | Texas Instruments Incorporated | Thyristor |
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|---|---|---|---|---|
| US3146135A (en) * | 1959-05-11 | 1964-08-25 | Clevite Corp | Four layer semiconductive device |
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| US3881179A (en) * | 1972-08-23 | 1975-04-29 | Motorola Inc | Zener diode structure having three terminals |
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-
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