JPH08172180A - ４領域（ｐｎｐｎ）半導体デバイスおよびその製造方法 - Google Patents
４領域（ｐｎｐｎ）半導体デバイスおよびその製造方法Info
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- JPH08172180A JPH08172180A JP7222264A JP22226495A JPH08172180A JP H08172180 A JPH08172180 A JP H08172180A JP 7222264 A JP7222264 A JP 7222264A JP 22226495 A JP22226495 A JP 22226495A JP H08172180 A JPH08172180 A JP H08172180A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/87—Thyristor diodes, e.g. Shockley diodes, break-over diodes
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Abstract
(57)【要約】
【目的】 降伏条件の整定において従来より大きい融通
性を有する、４領域（ＰＮＰＮ）半導体デバイスおよび
その製造方法を開示する。 【構成】 この４領域（ＰＮＰＮ）半導体デバイスは、
Ｎ形基板領域２とＰ形ベース領域３との間の接合部に追
加Ｎ形ボデー６、７を含む。追加Ｎ形ボデー６、７は、
第１部分６およびこれに隣接する第２部分７を含み、該
第１および第２部分６、７は互いに異なる導電率を有す
る。第１および第２部分６、７の双方は、Ｎ形基板領域
２よりも高い導電率を有し、かつＰ形ベース領域３より
も低い導電率を有する。好ましくは、第２部分７は、第
１部分６を取巻くリングを形成し、それぞれの部分はＮ
形基板領域２との接合を有し、第１部分６は、第２部分
７よりも高い導電率を有するものとする。第１部分６は
イオンインプランテーションによって形成され、好まし
くは、第２部分７もイオンインプランテーションにより
形成される。
性を有する、４領域（ＰＮＰＮ）半導体デバイスおよび
その製造方法を開示する。 【構成】 この４領域（ＰＮＰＮ）半導体デバイスは、
Ｎ形基板領域２とＰ形ベース領域３との間の接合部に追
加Ｎ形ボデー６、７を含む。追加Ｎ形ボデー６、７は、
第１部分６およびこれに隣接する第２部分７を含み、該
第１および第２部分６、７は互いに異なる導電率を有す
る。第１および第２部分６、７の双方は、Ｎ形基板領域
２よりも高い導電率を有し、かつＰ形ベース領域３より
も低い導電率を有する。好ましくは、第２部分７は、第
１部分６を取巻くリングを形成し、それぞれの部分はＮ
形基板領域２との接合を有し、第１部分６は、第２部分
７よりも高い導電率を有するものとする。第１部分６は
イオンインプランテーションによって形成され、好まし
くは、第２部分７もイオンインプランテーションにより
形成される。
Description
【０００１】
【産業上の利用分野】本発明は、４領域（ＰＮＰＮ）半
導体デバイスに関する。
導体デバイスに関する。
【０００２】
【従来の技術】４領域（ＰＮＰＮ）半導体デバイスは、
電圧トランジェント抑制器として用いられうる。そのわ
けは、内部Ｎ形領域と内部Ｐ形領域との間の接合が、そ
の接合を形成する該領域の導電率に依存する電圧におい
て逆方向に降伏し、接合の降伏に続いて、得られる電流
が該デバイスにおける保持電流であるある整定値を越え
ている限り、該デバイスが低インピーダンス状態にスイ
ッチして、該状態に留まるからである。
電圧トランジェント抑制器として用いられうる。そのわ
けは、内部Ｎ形領域と内部Ｐ形領域との間の接合が、そ
の接合を形成する該領域の導電率に依存する電圧におい
て逆方向に降伏し、接合の降伏に続いて、得られる電流
が該デバイスにおける保持電流であるある整定値を越え
ている限り、該デバイスが低インピーダンス状態にスイ
ッチして、該状態に留まるからである。
【０００３】
【発明が解決しようとする課題】本発明の目的は、降伏
条件の整定において、現存の４領域（ＰＮＰＮ）デバイ
スによって可能であるよりも大きい融通性を可能ならし
める、４領域（ＰＮＰＮ）半導体デバイス構造を提供す
ることである。
条件の整定において、現存の４領域（ＰＮＰＮ）デバイ
スによって可能であるよりも大きい融通性を可能ならし
める、４領域（ＰＮＰＮ）半導体デバイス構造を提供す
ることである。
【０００４】
【課題を解決するための手段】本発明は、内部Ｎ形領域
と内部Ｐ形領域との間の接合部に追加Ｎ形ボデーを含む
４領域（ＰＮＰＮ）半導体デバイスであって、該追加Ｎ
形ボデーが、第１部分およびこれに隣接する第２部分を
含み、該第１および第２部分が互いに異なる導電率を有
し、該第１および第２部分の双方が、前記内部Ｎ形領域
よりも高い導電率を有し、かつ前記内部Ｐ形領域よりも
低い導電率を有する、前記４領域（ＰＮＰＮ）半導体デ
バイスを提供する。
と内部Ｐ形領域との間の接合部に追加Ｎ形ボデーを含む
４領域（ＰＮＰＮ）半導体デバイスであって、該追加Ｎ
形ボデーが、第１部分およびこれに隣接する第２部分を
含み、該第１および第２部分が互いに異なる導電率を有
し、該第１および第２部分の双方が、前記内部Ｎ形領域
よりも高い導電率を有し、かつ前記内部Ｐ形領域よりも
低い導電率を有する、前記４領域（ＰＮＰＮ）半導体デ
バイスを提供する。
【０００５】前記追加Ｎ形ボデーの２部分構造は、大き
いサージ電流を扱いうる電圧トランジェント抑制器用と
して特に適している。そのわけは、スイッチングの起こ
る電流が、追加Ｎ形ボデーの高い導電率部分によって最
初整定され、前記デバイスの全体的サージ電流容量より
もかなり低くでき、該サージ電流容量が前記デバイスの
他の部分によって決定されるからである。すなわち、追
加Ｎ形ボデーの２部分構造は、前記デバイスに、過電圧
状態に対する良好な感度を保持しつつ、大きいサージ電
流容量を与える。
いサージ電流を扱いうる電圧トランジェント抑制器用と
して特に適している。そのわけは、スイッチングの起こ
る電流が、追加Ｎ形ボデーの高い導電率部分によって最
初整定され、前記デバイスの全体的サージ電流容量より
もかなり低くでき、該サージ電流容量が前記デバイスの
他の部分によって決定されるからである。すなわち、追
加Ｎ形ボデーの２部分構造は、前記デバイスに、過電圧
状態に対する良好な感度を保持しつつ、大きいサージ電
流容量を与える。
【０００６】好ましくは、前記追加Ｎ形ボデーの前記第
２部分は、該追加Ｎ形ボデーの前記第１部分を取巻くリ
ングを形成し、該追加Ｎ形ボデーのそれぞれの部分は前
記内部Ｎ形領域との接合を有するものとする。
２部分は、該追加Ｎ形ボデーの前記第１部分を取巻くリ
ングを形成し、該追加Ｎ形ボデーのそれぞれの部分は前
記内部Ｎ形領域との接合を有するものとする。
【０００７】好ましくは、前記追加Ｎ形ボデーの前記第
１部分は、前記第２部分よりも高い導電率を有するもの
とする。好ましくは、厚さが前記デバイスを通って流れ
る電流の方向に測定されるものとして、前記追加Ｎ形ボ
デーの前記第１部分はその第２部分よりも厚くする。
１部分は、前記第２部分よりも高い導電率を有するもの
とする。好ましくは、厚さが前記デバイスを通って流れ
る電流の方向に測定されるものとして、前記追加Ｎ形ボ
デーの前記第１部分はその第２部分よりも厚くする。
【０００８】好ましくは、前記追加Ｎ形ボデーの前記第
１部分はイオンインプランテーションにより設置され、
好ましくは、前記追加Ｎ形ボデーの前記第２部分もイオ
ンインプランテーションにより設置される。
１部分はイオンインプランテーションにより設置され、
好ましくは、前記追加Ｎ形ボデーの前記第２部分もイオ
ンインプランテーションにより設置される。
【０００９】前記半導体デバイスの製造方法は、前記追
加Ｎ形ボデーの前記第１および第２部分をインプラント
するステップを含みうる。前記追加Ｎ形ボデーは、前記
第２部分によって互いに隔離された複数の第１部分を含
むことができ、該追加Ｎ形ボデーのそれぞれの部分は、
前記内部Ｎ形領域との接合を有する。
加Ｎ形ボデーの前記第１および第２部分をインプラント
するステップを含みうる。前記追加Ｎ形ボデーは、前記
第２部分によって互いに隔離された複数の第１部分を含
むことができ、該追加Ｎ形ボデーのそれぞれの部分は、
前記内部Ｎ形領域との接合を有する。
【００１０】好ましくは、複数の第１部分を有するＮ形
ボデーにおいて、それぞれの第１部分は、前記第２部分
よりも高い導電率を有するものとする。複数の第１部分
を有するＮ形ボデーにおいては、それらの第１部分はイ
オンインプランテーションによってり設置でき、該追加
Ｎ形ボデーの前記第２部分は該第１部分から該第２部分
を拡散させることによって設置できる。
ボデーにおいて、それぞれの第１部分は、前記第２部分
よりも高い導電率を有するものとする。複数の第１部分
を有するＮ形ボデーにおいては、それらの第１部分はイ
オンインプランテーションによってり設置でき、該追加
Ｎ形ボデーの前記第２部分は該第１部分から該第２部分
を拡散させることによって設置できる。
【００１１】複数の第１部分を有する半導体デバイスの
製造方法は、該第１部分をインプラントするステップ
と、該第１部分から前記第２部分を拡散させるステップ
と、を含みうる。
製造方法は、該第１部分をインプラントするステップ
と、該第１部分から前記第２部分を拡散させるステップ
と、を含みうる。
【００１２】
【実施例】以下、本発明による４領域（ＰＮＰＮ）半導
体デバイスの４つの形式を、添付図面を参照しつつ、例
として説明する。添付図面の図１を参照すると、そこに
示されている単方向性４領域（ＰＮＰＮ）半導体デバイ
スの第１例は、Ｎ形基板領域２との第１接合を与えるＰ
形陽極領域１と、Ｎ形基板領域２との第２接合を与える
Ｐ形ベース領域３と、Ｐ形ベース領域３との第３接合を
与えるＮ形エミッタ領域４と、を含む。
体デバイスの４つの形式を、添付図面を参照しつつ、例
として説明する。添付図面の図１を参照すると、そこに
示されている単方向性４領域（ＰＮＰＮ）半導体デバイ
スの第１例は、Ｎ形基板領域２との第１接合を与えるＰ
形陽極領域１と、Ｎ形基板領域２との第２接合を与える
Ｐ形ベース領域３と、Ｐ形ベース領域３との第３接合を
与えるＮ形エミッタ領域４と、を含む。
【００１３】基板領域２内に存在する追加Ｎ形ボデー
は、第１部分６およびこれを取巻く第２部分７から成
り、第１部分６および第２部分７の双方は、第２接合
部、すなわちＰ形ベース領域３と基板領域２との間の接
合部に存在する。追加Ｎ形ボデーの第１部分６の導電率
は、追加Ｎ形ボデーの第２部分７の導電率より高い。基
板領域２の導電率は、追加Ｎ形ボデーのそれぞれの部分
６、７の導電率より低く、Ｐ形ベース領域３の導電率
は、追加Ｎ形ボデーのそれぞれの部分６、７の導電率よ
り高い。
は、第１部分６およびこれを取巻く第２部分７から成
り、第１部分６および第２部分７の双方は、第２接合
部、すなわちＰ形ベース領域３と基板領域２との間の接
合部に存在する。追加Ｎ形ボデーの第１部分６の導電率
は、追加Ｎ形ボデーの第２部分７の導電率より高い。基
板領域２の導電率は、追加Ｎ形ボデーのそれぞれの部分
６、７の導電率より低く、Ｐ形ベース領域３の導電率
は、追加Ｎ形ボデーのそれぞれの部分６、７の導電率よ
り高い。
【００１４】この半導体デバイスのエミッタ領域４は、
複数の位置５においてベース領域３により貫通されてい
る。導電性接触層９は、エミッタ領域４の１表面と接触
し、またベース領域３がエミッタ領域４を貫通する場所
においてベース領域３と接触する。この４領域（ＰＮＰ
Ｎ）半導体デバイスは、（図で見た）上端縁部にＮ形チ
ャネルストッパリング８と、陽極領域１の表面上に導電
性接触層１０と、を含む。
複数の位置５においてベース領域３により貫通されてい
る。導電性接触層９は、エミッタ領域４の１表面と接触
し、またベース領域３がエミッタ領域４を貫通する場所
においてベース領域３と接触する。この４領域（ＰＮＰ
Ｎ）半導体デバイスは、（図で見た）上端縁部にＮ形チ
ャネルストッパリング８と、陽極領域１の表面上に導電
性接触層１０と、を含む。
【００１５】領域３の下部の追加Ｎ形ボデー６、７は、
このデバイスの降伏電圧を定める。降伏電圧の良好な制
御を得るためには、イオンインプランテーションが信頼
される。電圧降伏において、電流は、Ｐ形ベース領域３
と、追加Ｎ形ボデー６、７との接合を通って垂直方向に
通過する。この電流は次に、Ｐ形ベース領域３を通過し
て、位置５を経て端子９へ出て行く。Ｐ形ベース領域３
におけるこの電流の流れは電圧降下を生じ、この電圧降
下は最終的にはエミッタ接合を順方向にバイアスし、伝
導を開始させてオン状態にする。スイッチングは、降伏
接合を通って流れる臨界電流密度において起こる。
このデバイスの降伏電圧を定める。降伏電圧の良好な制
御を得るためには、イオンインプランテーションが信頼
される。電圧降伏において、電流は、Ｐ形ベース領域３
と、追加Ｎ形ボデー６、７との接合を通って垂直方向に
通過する。この電流は次に、Ｐ形ベース領域３を通過し
て、位置５を経て端子９へ出て行く。Ｐ形ベース領域３
におけるこの電流の流れは電圧降下を生じ、この電圧降
下は最終的にはエミッタ接合を順方向にバイアスし、伝
導を開始させてオン状態にする。スイッチングは、降伏
接合を通って流れる臨界電流密度において起こる。
【００１６】前記４領域（ＰＮＰＮ）デバイスの電流サ
ージ定格は、そのエミッタ領域４の面積にほぼ比例す
る。該デバイスは、サージ定格を増大させるために大き
く作ることができ、スイッチングが起こる電流もまた増
大することが期待されうる。２部分追加Ｎ形ボデー６、
７の配設は、スイッチング電流を、２部分追加Ｎ形ボデ
ー６、７の第１部分６の大きさによって整定される比較
的低い値に保つのに役立つ。
ージ定格は、そのエミッタ領域４の面積にほぼ比例す
る。該デバイスは、サージ定格を増大させるために大き
く作ることができ、スイッチングが起こる電流もまた増
大することが期待されうる。２部分追加Ｎ形ボデー６、
７の配設は、スイッチング電流を、２部分追加Ｎ形ボデ
ー６、７の第１部分６の大きさによって整定される比較
的低い値に保つのに役立つ。
【００１７】２部分追加Ｎ形ボデー６、７を有する４領
域（ＰＮＰＮ）デバイスにおいては、スイッチング電流
は、追加Ｎ形ボデー６、７の高い導電率部分である第１
部分６の大きさに比例する。
域（ＰＮＰＮ）デバイスにおいては、スイッチング電流
は、追加Ｎ形ボデー６、７の高い導電率部分である第１
部分６の大きさに比例する。
【００１８】前記４領域（ＰＮＰＮ）デバイスの製造に
おいては、追加Ｎ形ボデー６、７の第１部分６が、最初
酸化物マスクを用いてインプラントされ、次に該酸化物
マスクが再カットされ、第２部分およびまた第１部分に
おけるインプランテーションが行われる。これは、追加
Ｎ形ボデー６、７の第２部分７が、常に第１部分６より
も低い不純物濃度を有することを意味する。前記スイッ
チング電流は、追加Ｎ形ボデー６、７の最も高度にドー
プされた部分の面積によって定められ、追加Ｎ形ボデー
６、７を、前記デバイスのエミッタ領域４と実質的に同
じ大きさに作ることにより、該デバイスのサージ容量の
減少はなくなる。
おいては、追加Ｎ形ボデー６、７の第１部分６が、最初
酸化物マスクを用いてインプラントされ、次に該酸化物
マスクが再カットされ、第２部分およびまた第１部分に
おけるインプランテーションが行われる。これは、追加
Ｎ形ボデー６、７の第２部分７が、常に第１部分６より
も低い不純物濃度を有することを意味する。前記スイッ
チング電流は、追加Ｎ形ボデー６、７の最も高度にドー
プされた部分の面積によって定められ、追加Ｎ形ボデー
６、７を、前記デバイスのエミッタ領域４と実質的に同
じ大きさに作ることにより、該デバイスのサージ容量の
減少はなくなる。
【００１９】急速に立上がるエネルギーサージの影響下
において、前記デバイスは、追加Ｎ形ボデー６、７の第
１部分６においてまず降伏を開始し、電圧は、小さい降
伏領域に関連する直列抵抗によりオーバシュートする。
しかし、電圧が、追加Ｎ形ボデー６、７の第２部分の降
伏より高く上昇すれば、該第２部分７が降伏を開始し、
追加Ｎ形領域６、７の双方の部分が、前記デバイスのス
イッチオンのために寄与する。それは、デバイス面積全
体のスイッチングを開始させる。該デバイスは、追加Ｎ
形ボデー６、７の第１部分６の面積に依存するスイッチ
ング電流と、そのエミッタ領域４の面積に実質的に等し
い追加Ｎ形ボデー６、７の全面積に依存するサージ電流
容量と、を有する。
において、前記デバイスは、追加Ｎ形ボデー６、７の第
１部分６においてまず降伏を開始し、電圧は、小さい降
伏領域に関連する直列抵抗によりオーバシュートする。
しかし、電圧が、追加Ｎ形ボデー６、７の第２部分の降
伏より高く上昇すれば、該第２部分７が降伏を開始し、
追加Ｎ形領域６、７の双方の部分が、前記デバイスのス
イッチオンのために寄与する。それは、デバイス面積全
体のスイッチングを開始させる。該デバイスは、追加Ｎ
形ボデー６、７の第１部分６の面積に依存するスイッチ
ング電流と、そのエミッタ領域４の面積に実質的に等し
い追加Ｎ形ボデー６、７の全面積に依存するサージ電流
容量と、を有する。
【００２０】もし、Ｎ形基板領域２と、Ｐ形ベース領域
３と、Ｎ形エミッタ領域４とが、ＮＰＮトランジスタと
して作用するとみなされれば、このトランジスタの利得
は、追加Ｎ形ボデーがそのエミッタと同じ広がりをもつ
ので、その広さにわたって比較的に一定となる。
３と、Ｎ形エミッタ領域４とが、ＮＰＮトランジスタと
して作用するとみなされれば、このトランジスタの利得
は、追加Ｎ形ボデーがそのエミッタと同じ広がりをもつ
ので、その広さにわたって比較的に一定となる。
【００２１】添付図面の図２を参照すると、本発明によ
る双方向性４領域（ＰＮＰＮ）半導体デバイスは、軽度
にドープされたＮ形基板領域２２を含み、その中には、
Ｐ形ベース領域２３によって複数の位置において貫通さ
れた、高度にドープされたＮ形エミッタ領域２４との接
合を有する該Ｐ形ベース領域２３に隣接して、第１部分
２６および第２部分２７を有する第１追加Ｎ形ボデーが
存在し、第１部分２６および第２部分２７は共に基板領
域２２より高度にドープされ、かつ第１部分２６は第２
部分２７より高度にドープされている。Ｐ形陽極領域２
１は、軽度にドープされたＮ形基板領域２２との接合を
有する。Ｎ形基板領域２２と、Ｐ形陽極領域２１と、Ｐ
形ベース領域２３と、Ｎ形エミッタ領域２４と、追加Ｎ
形ボデー２６、２７とは、第１の４領域（ＰＮＰＮ）半
導体デバイスを形成する。Ｎ形基板２２と、Ｐ形領域２
３と、Ｐ形領域２１とは、第２の４層（ＰＮＰＮ）半導
体デバイスによって共有され、このデバイスにおいて
は、Ｐ形領域２３は陽極領域として働き、Ｐ形領域２１
はベース領域として働く。この第２の４層（ＰＮＰＮ）
半導体デバイスは、第１部分２０６が第２部分２０７よ
り高度にドープされた第２追加Ｎ形ボデー２０６、２０
７と、Ｐ形領域２１によって複数の位置において貫通さ
れたＮ形エミッタ領域２０４と、を含み、これらの諸要
素は、第１の４層（ＰＮＰＮ）デバイスの対応要素から
はオフセットされている。端子接点２８および２９は、
これらのデバイスを完成させる。
る双方向性４領域（ＰＮＰＮ）半導体デバイスは、軽度
にドープされたＮ形基板領域２２を含み、その中には、
Ｐ形ベース領域２３によって複数の位置において貫通さ
れた、高度にドープされたＮ形エミッタ領域２４との接
合を有する該Ｐ形ベース領域２３に隣接して、第１部分
２６および第２部分２７を有する第１追加Ｎ形ボデーが
存在し、第１部分２６および第２部分２７は共に基板領
域２２より高度にドープされ、かつ第１部分２６は第２
部分２７より高度にドープされている。Ｐ形陽極領域２
１は、軽度にドープされたＮ形基板領域２２との接合を
有する。Ｎ形基板領域２２と、Ｐ形陽極領域２１と、Ｐ
形ベース領域２３と、Ｎ形エミッタ領域２４と、追加Ｎ
形ボデー２６、２７とは、第１の４領域（ＰＮＰＮ）半
導体デバイスを形成する。Ｎ形基板２２と、Ｐ形領域２
３と、Ｐ形領域２１とは、第２の４層（ＰＮＰＮ）半導
体デバイスによって共有され、このデバイスにおいて
は、Ｐ形領域２３は陽極領域として働き、Ｐ形領域２１
はベース領域として働く。この第２の４層（ＰＮＰＮ）
半導体デバイスは、第１部分２０６が第２部分２０７よ
り高度にドープされた第２追加Ｎ形ボデー２０６、２０
７と、Ｐ形領域２１によって複数の位置において貫通さ
れたＮ形エミッタ領域２０４と、を含み、これらの諸要
素は、第１の４層（ＰＮＰＮ）デバイスの対応要素から
はオフセットされている。端子接点２８および２９は、
これらのデバイスを完成させる。
【００２２】添付図面の図３を参照すると、そこに示さ
れている単方向性４領域（ＰＮＰＮ）デバイスの第２例
は、Ｎ形基板領域３２との第１接合を与えるＰ形陽極領
域３１と、Ｎ形基板領域３２との第２接合を与えるＰ形
ベース領域３３と、Ｐ形ベース領域３３との第３接合を
与えるＮ形エミッタ領域３４と、を含む。ここまでは、
このデバイスは、図１に示されている単方向性４領域
（ＰＮＰＮ）デバイスの第１例と同じである。
れている単方向性４領域（ＰＮＰＮ）デバイスの第２例
は、Ｎ形基板領域３２との第１接合を与えるＰ形陽極領
域３１と、Ｎ形基板領域３２との第２接合を与えるＰ形
ベース領域３３と、Ｐ形ベース領域３３との第３接合を
与えるＮ形エミッタ領域３４と、を含む。ここまでは、
このデバイスは、図１に示されている単方向性４領域
（ＰＮＰＮ）デバイスの第１例と同じである。
【００２３】図３に示されているデバイスは、基板領域
３２内に存在し、複数の第１部分３６および第２部分３
７から成る、追加Ｎ形ボデーを含む。第１部分３６およ
び第２部分３７は、第２接合部、すなわちＰ形ベース領
域３３と基板領域３２との間の接合部に存在する。追加
Ｎ形ボデーの第１部分３６の導電率は、追加Ｎ形ボデー
の第２部分３７の導電率より高い。基板領域３２の導電
率は、追加Ｎ形ボデー３６、３７のそれぞれの部分の導
電率より低く、Ｐ形ベース領域３３の導電率は、追加Ｎ
形ボデー３６、３７のそれぞれの部分の導電率より高
い。
３２内に存在し、複数の第１部分３６および第２部分３
７から成る、追加Ｎ形ボデーを含む。第１部分３６およ
び第２部分３７は、第２接合部、すなわちＰ形ベース領
域３３と基板領域３２との間の接合部に存在する。追加
Ｎ形ボデーの第１部分３６の導電率は、追加Ｎ形ボデー
の第２部分３７の導電率より高い。基板領域３２の導電
率は、追加Ｎ形ボデー３６、３７のそれぞれの部分の導
電率より低く、Ｐ形ベース領域３３の導電率は、追加Ｎ
形ボデー３６、３７のそれぞれの部分の導電率より高
い。
【００２４】追加Ｎ形ボデーの複数の第１部分３６は、
複数の「ドット」としてインプラントされ、第２部分
は、拡散領域が併合するまで第１部分３６から不純物を
拡散させることにより形成される。
複数の「ドット」としてインプラントされ、第２部分
は、拡散領域が併合するまで第１部分３６から不純物を
拡散させることにより形成される。
【００２５】図３に示されているデバイスのエミッタ領
域３４は、ベース領域３３により、複数の位置３５にお
いて貫通される。導電性接触層３９は、エミッタ領域３
４の１表面と接触し、かつベース領域３３と、該ベース
領域がエミッタ領域３４を貫通する場所において接触す
る。この４領域（ＰＮＰＮ）半導体デバイスは、（図で
見た）その上端縁部にＮチャネルストッパリング３８
と、その陽極領域３１の表面上に導電層３０と、を含
む。
域３４は、ベース領域３３により、複数の位置３５にお
いて貫通される。導電性接触層３９は、エミッタ領域３
４の１表面と接触し、かつベース領域３３と、該ベース
領域がエミッタ領域３４を貫通する場所において接触す
る。この４領域（ＰＮＰＮ）半導体デバイスは、（図で
見た）その上端縁部にＮチャネルストッパリング３８
と、その陽極領域３１の表面上に導電層３０と、を含
む。
【００２６】添付図面の図４を参照すると、単方向性４
領域（ＰＮＰＮ）半導体デバイスは、基板領域４１、４
１０と、Ｐ形領域４２、４１１とを、ＰＮダイオードと
共有する。この４領域（ＰＮＰＮ）デバイスは、Ｎ形基
板領域４１、４１０の部分４１との第１接合を形成する
Ｐ形陽極領域４４と、Ｎ形基板領域４１、４１０の部分
４１内の追加Ｎ形ボデー４６、４７と、Ｐ形領域４２、
４１１の部分４２と、隣接するＰ形領域４２により貫通
されていないＮ形エミッタ領域４５と、を含む。前記Ｐ
Ｎダイオードは、Ｎ形基板領域４１、４１０の部分４１
０と、Ｐ形領域４２、４１１の部分４１１と、を含む。
Ｎ形基板領域４１、４１０の部分４１０は、その領域の
部分４１と比較すると厚さが減少せしめられており、そ
の厚さの減少は、高度にドープされたＮ形領域４３によ
って行われている。端子接点４８および４９は、このデ
バイスを完成させる。
領域（ＰＮＰＮ）半導体デバイスは、基板領域４１、４
１０と、Ｐ形領域４２、４１１とを、ＰＮダイオードと
共有する。この４領域（ＰＮＰＮ）デバイスは、Ｎ形基
板領域４１、４１０の部分４１との第１接合を形成する
Ｐ形陽極領域４４と、Ｎ形基板領域４１、４１０の部分
４１内の追加Ｎ形ボデー４６、４７と、Ｐ形領域４２、
４１１の部分４２と、隣接するＰ形領域４２により貫通
されていないＮ形エミッタ領域４５と、を含む。前記Ｐ
Ｎダイオードは、Ｎ形基板領域４１、４１０の部分４１
０と、Ｐ形領域４２、４１１の部分４１１と、を含む。
Ｎ形基板領域４１、４１０の部分４１０は、その領域の
部分４１と比較すると厚さが減少せしめられており、そ
の厚さの減少は、高度にドープされたＮ形領域４３によ
って行われている。端子接点４８および４９は、このデ
バイスを完成させる。
【００２７】図２、または図３、または図４に示されて
いるデバイス内に含まれている追加Ｎ形ボデーの、それ
らのデバイスに対する効果は、図１に示されているデバ
イス内に含まれている追加Ｎ形ボデーの、そのデバイス
に対する効果と実質的に同じである。
いるデバイス内に含まれている追加Ｎ形ボデーの、それ
らのデバイスに対する効果は、図１に示されているデバ
イス内に含まれている追加Ｎ形ボデーの、そのデバイス
に対する効果と実質的に同じである。
【００２８】図１、または図２、または図３に示されて
いるデバイスにおける、隣接するＰ形領域によるＮ形エ
ミッタ領域の貫通は、該デバイスの保持電流を制御する
手段を与えるものであり、該デバイスの本質的特徴では
ない。
いるデバイスにおける、隣接するＰ形領域によるＮ形エ
ミッタ領域の貫通は、該デバイスの保持電流を制御する
手段を与えるものであり、該デバイスの本質的特徴では
ない。
【００２９】以上の説明に関して更に以下の項を開示す
る。 （１）内部Ｎ形領域と内部Ｐ形領域との間の接合部に追
加Ｎ形ボデーを含む４領域（ＰＮＰＮ）半導体デバイス
であって、該追加Ｎ形ボデーが、第１部分およびこれに
隣接する第２部分を含み、該第１および第２部分が互い
に異なる導電率を有し、該第１および第２部分の双方
が、前記内部Ｎ形領域よりも高い導電率を有し、かつ前
記内部Ｐ形領域よりも低い導電率を有する、４領域（Ｐ
ＮＰＮ）半導体デバイス。
る。 （１）内部Ｎ形領域と内部Ｐ形領域との間の接合部に追
加Ｎ形ボデーを含む４領域（ＰＮＰＮ）半導体デバイス
であって、該追加Ｎ形ボデーが、第１部分およびこれに
隣接する第２部分を含み、該第１および第２部分が互い
に異なる導電率を有し、該第１および第２部分の双方
が、前記内部Ｎ形領域よりも高い導電率を有し、かつ前
記内部Ｐ形領域よりも低い導電率を有する、４領域（Ｐ
ＮＰＮ）半導体デバイス。
【００３０】（２）前記追加Ｎ形ボデーの前記第２部分
が、該追加Ｎ形ボデーの前記第１部分を取巻くリングを
形成し、該追加Ｎ形ボデーのそれぞれの部分が前記内部
Ｎ形領域との接合を有する、第１項記載のデバイス。
が、該追加Ｎ形ボデーの前記第１部分を取巻くリングを
形成し、該追加Ｎ形ボデーのそれぞれの部分が前記内部
Ｎ形領域との接合を有する、第１項記載のデバイス。
【００３１】（３）前記追加Ｎ形ボデーの前記第１部分
が、前記第２部分よりも高い導電率を有する、第１項ま
たは第２項記載のデバイス。 （４）厚さが前記デバイスを通って流れる電流の方向に
測定されるものとして、前記追加Ｎ形ボデーの前記第１
部分が前記第２部分よりも厚い、第１項から第３項まで
のいずれかに記載のデバイス。
が、前記第２部分よりも高い導電率を有する、第１項ま
たは第２項記載のデバイス。 （４）厚さが前記デバイスを通って流れる電流の方向に
測定されるものとして、前記追加Ｎ形ボデーの前記第１
部分が前記第２部分よりも厚い、第１項から第３項まで
のいずれかに記載のデバイス。
【００３２】（５）前記追加Ｎ形ボデーの前記第１部分
が、イオンインプランテーションにより設置される、第
１項から第４項までのいずれかに記載のデバイス。 （６）前記追加Ｎ形ボデーの前記第２部分が、イオンイ
ンプランテーションにより設置される、第１項から第５
項までのいずれかに記載のデバイス。
が、イオンインプランテーションにより設置される、第
１項から第４項までのいずれかに記載のデバイス。 （６）前記追加Ｎ形ボデーの前記第２部分が、イオンイ
ンプランテーションにより設置される、第１項から第５
項までのいずれかに記載のデバイス。
【００３３】（７）前記追加Ｎ形ボデーが、前記第２部
分によって互いに隔離された複数の第１部分を含み、該
追加Ｎ形ボデーのそれぞれの部分が、前記内部Ｎ形領域
との接合を有する、第１項記載のデバイス。
分によって互いに隔離された複数の第１部分を含み、該
追加Ｎ形ボデーのそれぞれの部分が、前記内部Ｎ形領域
との接合を有する、第１項記載のデバイス。
【００３４】（８）前記追加Ｎ形ボデーのそれぞれの第
１部分が、前記第２部分よりも高い導電率を有する、第
７項記載のデバイス。 （９）前記追加Ｎ形ボデーのそれぞれの第１部分が、イ
オンインプランテーションと、前記第２部分を確立する
それぞれの第１部分からの拡散不純物と、により設置さ
れる、第７項記載のデバイス。
１部分が、前記第２部分よりも高い導電率を有する、第
７項記載のデバイス。 （９）前記追加Ｎ形ボデーのそれぞれの第１部分が、イ
オンインプランテーションと、前記第２部分を確立する
それぞれの第１部分からの拡散不純物と、により設置さ
れる、第７項記載のデバイス。
【００３５】（１０）実質的に、添付図面の図１に関連
してここで説明され、かつ図１によって示されている、
４層（ＰＮＰＮ）半導体デバイス。 （１１）実質的に、添付図面の図２に関連してここで説
明され、かつ図２によって示されている、４層（ＰＮＰ
Ｎ）半導体デバイス。
してここで説明され、かつ図１によって示されている、
４層（ＰＮＰＮ）半導体デバイス。 （１１）実質的に、添付図面の図２に関連してここで説
明され、かつ図２によって示されている、４層（ＰＮＰ
Ｎ）半導体デバイス。
【００３６】（１２）実質的に、添付図面の図３に関連
してここで説明され、かつ図３によって示されている、
４層（ＰＮＰＮ）半導体デバイス。 （１３）実質的に、添付図面の図４に関連してここで説
明され、かつ図４によって示されている、４層（ＰＮＰ
Ｎ）半導体デバイス。
してここで説明され、かつ図３によって示されている、
４層（ＰＮＰＮ）半導体デバイス。 （１３）実質的に、添付図面の図４に関連してここで説
明され、かつ図４によって示されている、４層（ＰＮＰ
Ｎ）半導体デバイス。
【００３７】（１４）前記追加Ｎ形ボデーの前記第１お
よび第２部分をインプラントするステップを含む、第１
項から第６項まで、第１０項、第１１項、または第１３
項のいずれかに記載の半導体デバイスの製造方法。
よび第２部分をインプラントするステップを含む、第１
項から第６項まで、第１０項、第１１項、または第１３
項のいずれかに記載の半導体デバイスの製造方法。
【００３８】（１５）前記追加Ｎ形ボデーの複数の第１
部分をインプラントするステップと、該インプラントさ
れた第１部分から前記第２部分を拡散させるステップ
と、を含む、第１項、第７項から第９項まで、または第
１２項のいずれかに記載の半導体デバイスの製造方法。
部分をインプラントするステップと、該インプラントさ
れた第１部分から前記第２部分を拡散させるステップ
と、を含む、第１項、第７項から第９項まで、または第
１２項のいずれかに記載の半導体デバイスの製造方法。
【図１】本発明による単方向性４領域（ＰＮＰＮ）半導
体デバイスの第１例の横断面図。
体デバイスの第１例の横断面図。
【図２】本発明による双方向性４領域（ＰＮＰＮ）半導
体デバイスの横断面図。
体デバイスの横断面図。
【図３】本発明による単方向性４領域（ＰＮＰＮ）デバ
イスの第２例の横断面図。
イスの第２例の横断面図。
【図４】並列ダイオードを組込んだ、本発明による単方
向性４領域（ＰＮＰＮ）半導体デバイスの横断面図。
向性４領域（ＰＮＰＮ）半導体デバイスの横断面図。
２ Ｎ形基板領域 ３ Ｐ形ベース領域 ６ 追加Ｎ形ボデーの第１部分 ７ 追加Ｎ形ボデーの第２部分 ２１ Ｐ形陽極領域 ２２ Ｎ形基板領域 ２３ Ｐ形ベース領域 ２６ 追加Ｎ形ボデーの第１部分 ２７ 追加Ｎ形ボデーの第２部分 ３２ Ｎ形基板領域 ３３ Ｐ形ベース領域 ３６ 追加Ｎ形ボデーの第１部分 ３７ 追加Ｎ形ボデーの第２部分 ４１ Ｎ形基板領域 ４２ Ｐ形領域 ４６ 追加Ｎ形ボデーの第１部分 ４７ 追加Ｎ形ボデーの第２部分 ２０６ 第２追加Ｎ形ボデーの第１部分 ２０７ 第２追加Ｎ形ボデーの第２部分 ４１０ Ｎ形基板領域 ４１１ Ｐ形領域
Claims (2)
- 【請求項１】 内部Ｎ形領域と内部Ｐ形領域との間の接
合部に追加Ｎ形ボデーを含む４領域（ＰＮＰＮ）半導体
デバイスであって、該追加Ｎ形ボデーが、第１部分およ
びこれに隣接する第２部分を含み、該第１および第２部
分が互いに異なる導電率を有し、該第１および第２部分
の双方が、前記内部Ｎ形領域よりも高い導電率を有し、
かつ前記内部Ｐ形領域よりも低い導電率を有する、４領
域（ＰＮＰＮ）半導体デバイス。 - 【請求項２】 前記追加Ｎ形ボデーの前記第１および第
２部分をインプラントするステップを含む請求項１記載
の半導体デバイスの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB94173937 | 1994-08-30 | ||
| GB9417393A GB9417393D0 (en) | 1994-08-30 | 1994-08-30 | A four-region (pnpn) semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08172180A true JPH08172180A (ja) | 1996-07-02 |
Family
ID=10760541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7222264A Pending JPH08172180A (ja) | 1994-08-30 | 1995-08-30 | ４領域（ｐｎｐｎ）半導体デバイスおよびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5955750A (ja) |
| EP (1) | EP0700099B1 (ja) |
| JP (1) | JPH08172180A (ja) |
| DE (1) | DE69516775T2 (ja) |
| GB (1) | GB9417393D0 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2815472B1 (fr) * | 2000-10-13 | 2003-03-21 | St Microelectronics Sa | Diac planar |
| GB0108792D0 (en) | 2001-04-07 | 2001-05-30 | Power Innovations Ltd | Overvoltage protection device |
| GB0108795D0 (en) | 2001-04-07 | 2001-05-30 | Power Innovations Ltd | Overvoltage protection device |
| US7943959B2 (en) * | 2007-08-28 | 2011-05-17 | Littelfuse, Inc. | Low capacitance semiconductor device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB208257A (en) * | 1922-09-23 | 1923-12-20 | Harry Theodore Barnett | Improvements in or relating to the manufacture of biscuits |
| GB205685A (en) * | 1922-10-20 | 1923-10-25 | Johnson And Phillips Ltd | Improvements relating to the manufacture of telephone cables |
| GB8713440D0 (en) * | 1987-06-09 | 1987-07-15 | Texas Instruments Ltd | Semiconductor device |
| GB2208257B (en) * | 1987-07-16 | 1990-11-21 | Texas Instruments Ltd | Overvoltage protector |
| FR2683946B1 (fr) * | 1991-11-15 | 1997-05-09 | Sgs Thomson Microelectronics | Composant semiconducteur de protection contre des surtensions. |
| GB2263579A (en) * | 1992-01-24 | 1993-07-28 | Texas Instruments Ltd | An integrated circuit with intermingled electrodes |
-
1994
- 1994-08-30 GB GB9417393A patent/GB9417393D0/en active Pending
-
1995
- 1995-08-30 DE DE69516775T patent/DE69516775T2/de not_active Expired - Lifetime
- 1995-08-30 US US08/521,158 patent/US5955750A/en not_active Expired - Lifetime
- 1995-08-30 JP JP7222264A patent/JPH08172180A/ja active Pending
- 1995-08-30 EP EP95306027A patent/EP0700099B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0700099A2 (en) | 1996-03-06 |
| US5955750A (en) | 1999-09-21 |
| GB9417393D0 (en) | 1994-10-19 |
| EP0700099B1 (en) | 2000-05-10 |
| EP0700099A3 (en) | 1996-05-15 |
| DE69516775D1 (de) | 2000-06-15 |
| DE69516775T2 (de) | 2001-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050401 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060808 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061108 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061212 |