JP2980108B2 - 集積ｍｏｓパワー・トランジスタを含むコンポーネントのロジック・ウエルの保護 - Google Patents
集積ｍｏｓパワー・トランジスタを含むコンポーネントのロジック・ウエルの保護Info
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- 238000001465 metallisation Methods 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 2
- 238000010276 construction Methods 0.000 claims 1
- 238000000576 coating method Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 239000011248 coating agent Substances 0.000 description 6
- 230000006378 damage Effects 0.000 description 3
- 230000001939 inductive effect Effects 0.000 description 3
- 230000004075 alteration Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Description
【０００１】
【発明の属する技術分野】本発明は、同一基板における
縦方向拡散形ＭＯＳパワー・トランジスタ（ＶＤＭＯ
Ｓ）及びロジック回路に関連するコンポーネントに関す
るものであり、より具体的に言えば、自動車用回路のよ
うにバッテリによって供給される回路内のコンポーネン
トの使用に関するものである。
縦方向拡散形ＭＯＳパワー・トランジスタ（ＶＤＭＯ
Ｓ）及びロジック回路に関連するコンポーネントに関す
るものであり、より具体的に言えば、自動車用回路のよ
うにバッテリによって供給される回路内のコンポーネン
トの使用に関するものである。
【０００２】
【従来の技術】図１は、上記のようなコンポーネントの
一部を極めて概略的に示したものである。このコンポー
ネントは、Ｎ形基板を内蔵しており、該Ｎ形基板は一般
的にＮ＋形基板２に形成されたＮ形エピタキシャル成長
層１をふくむ。パワー・トランジスタは右側部分に形成
されており、ロジック・ウエルは左側部分に形成されて
いる。
一部を極めて概略的に示したものである。このコンポー
ネントは、Ｎ形基板を内蔵しており、該Ｎ形基板は一般
的にＮ＋形基板２に形成されたＮ形エピタキシャル成長
層１をふくむ。パワー・トランジスタは右側部分に形成
されており、ロジック・ウエルは左側部分に形成されて
いる。
【０００３】パワー・トランジスタは、セル３のよう
に、同一セルが相互に接続された組をふくむ。各セルに
はＰ形ウエル４があり、その中心部５は多量にドープ処
理が施されている。Ｎ形リング６はウエルの上部に形成
されている。リング６の外周をウエル４の外周と分離し
ている部分には、絶縁されたゲート８がコーティングさ
れている。Ｎ形リング６及びウエル中心部５には金属被
覆９が施されている。ゲート８はすべてゲート端子Ｇに
接続されており、金属被覆９はすべてソース端子Ｓに接
続されている。本構造の背面にはドレイン金属被覆Ｄが
施されている。従って、ゲート信号が送られると、電流
は端子Ｄから端子Ｓへ、Ｎ領域１と２からＮ領域６へ、
絶縁ゲートの下に形成されているチャネルを経由して流
れる。一般に、本構造は、ドレインをソースに関して正
電位にバイアスさせて使用される。
に、同一セルが相互に接続された組をふくむ。各セルに
はＰ形ウエル４があり、その中心部５は多量にドープ処
理が施されている。Ｎ形リング６はウエルの上部に形成
されている。リング６の外周をウエル４の外周と分離し
ている部分には、絶縁されたゲート８がコーティングさ
れている。Ｎ形リング６及びウエル中心部５には金属被
覆９が施されている。ゲート８はすべてゲート端子Ｇに
接続されており、金属被覆９はすべてソース端子Ｓに接
続されている。本構造の背面にはドレイン金属被覆Ｄが
施されている。従って、ゲート信号が送られると、電流
は端子Ｄから端子Ｓへ、Ｎ領域１と２からＮ領域６へ、
絶縁ゲートの下に形成されているチャネルを経由して流
れる。一般に、本構造は、ドレインをソースに関して正
電位にバイアスさせて使用される。
【０００４】ロジック回路の要素は１個又は数個のウエ
ル10の中に形成されている。ドレイン、ソース、ゲート
端子ｇ、ｄ、ｓを有する単純なＭＯＳトランジスタ11
が、ウエル10に示されている。これは、ロジック・ウエ
ルに形成できるコンポーネントの一例にすぎない。
ル10の中に形成されている。ドレイン、ソース、ゲート
端子ｇ、ｄ、ｓを有する単純なＭＯＳトランジスタ11
が、ウエル10に示されている。これは、ロジック・ウエ
ルに形成できるコンポーネントの一例にすぎない。
【０００５】ロジック・ウエルに形成される数個のコン
ポーネントの電圧は、基準電位との関連において印加し
なければならない。この基準を提供する最も簡単な方法
は、つまりアース接続を実施することであるが、図１に
示されており、ウエルと同じ導電形（Ｐ）で、多量にド
ープ処理が施されている領域13に形成されているウエル
接触領域12の使用に対応している。コンタクト12は簡単
な方法でアースに直結することもできる。例えばソース
がコンタクト12及びアースに接続されているロジック回
路のＭＯＳトランジスタの一部のドレインに高電圧ＶＤ
Ｄを印加する。
ポーネントの電圧は、基準電位との関連において印加し
なければならない。この基準を提供する最も簡単な方法
は、つまりアース接続を実施することであるが、図１に
示されており、ウエルと同じ導電形（Ｐ）で、多量にド
ープ処理が施されている領域13に形成されているウエル
接触領域12の使用に対応している。コンタクト12は簡単
な方法でアースに直結することもできる。例えばソース
がコンタクト12及びアースに接続されているロジック回
路のＭＯＳトランジスタの一部のドレインに高電圧ＶＤ
Ｄを印加する。
【０００６】図２は、図１に示した型式のコンポーネン
トの組立体である。一般に、このコンポーネントは点線
のフレームで囲まれているブロック20によって示され
る。逆ダイオードＤ１は、ＭＯＳパワー・トランジスタ
Ｔのドレインとソースの間に並列に図示されており、Ｎ
形基板１とＰ形領域５の間の接合に対応している。ウエ
ル10はブロックによって表現されており、基板１とウエ
ル10の間の接合に対応しているダイオードＤ２を経由し
てＭＯＳトランジスタのドレインＤに接続されている。
トの組立体である。一般に、このコンポーネントは点線
のフレームで囲まれているブロック20によって示され
る。逆ダイオードＤ１は、ＭＯＳパワー・トランジスタ
Ｔのドレインとソースの間に並列に図示されており、Ｎ
形基板１とＰ形領域５の間の接合に対応している。ウエ
ル10はブロックによって表現されており、基板１とウエ
ル10の間の接合に対応しているダイオードＤ２を経由し
てＭＯＳトランジスタのドレインＤに接続されている。
【０００７】非常に簡単なアセンブリ例では、ウエルの
コンタクト12は接続21によって接地されており、パワー
・トランジスタのソースは、負荷Ｌを経由してアースに
接続されている。負荷に対するスイッチ電源はパワー・
トランジスタによって実施されることが望ましい。バッ
テリ23のような電源はアースとパワー・トランジスタの
ドレイン端子Ｄの間に接続されている。従って、通常の
動作では、ダイオードＤ１とＤ２は逆バイアスされる。
トランジスタＴは、その制御に従ってオンあるいはオフ
になり、電流はアース（コンタクト12）からコンポーネ
ント（端子Ｄ）の背面に流れない。これは、逆バイアス
ダイオードＤ２が存在しているためである。
コンタクト12は接続21によって接地されており、パワー
・トランジスタのソースは、負荷Ｌを経由してアースに
接続されている。負荷に対するスイッチ電源はパワー・
トランジスタによって実施されることが望ましい。バッ
テリ23のような電源はアースとパワー・トランジスタの
ドレイン端子Ｄの間に接続されている。従って、通常の
動作では、ダイオードＤ１とＤ２は逆バイアスされる。
トランジスタＴは、その制御に従ってオンあるいはオフ
になり、電流はアース（コンタクト12）からコンポーネ
ント（端子Ｄ）の背面に流れない。これは、逆バイアス
ダイオードＤ２が存在しているためである。
【０００８】しかし、バッテリ電源回路、より具体的に
言えば、自動車用回路で発生しやすい２つの事故を考慮
すべきである。
言えば、自動車用回路で発生しやすい２つの事故を考慮
すべきである。
【０００９】第一の事故は、バッテリのバイアス逆転で
ある。そのときダイオードＤ１とＤ２は順方向にバイア
スされる。ダイオードＤ１の電流は、負荷Ｌが存在する
ため制限される。従って、電流は、矢印24が示すように
ダイオードＤ２を通って流れる。この電流は破壊の原因
となる。
ある。そのときダイオードＤ１とＤ２は順方向にバイア
スされる。ダイオードＤ１の電流は、負荷Ｌが存在する
ため制限される。従って、電流は、矢印24が示すように
ダイオードＤ２を通って流れる。この電流は破壊の原因
となる。
【００１０】第二の事故は、電源の中断、すなわちバッ
テリの切断であり、振動やその他の原因によりバッテリ
のリード線が破損したり、間欠的に作動した場合に発生
しやすい。そして、負荷Ｌが誘導性であれば、電流は矢
印26が示す経路に従って引き続き流れる。留意すべき点
は、この電流が必ず存在することであり、負荷Ｌを電流
ソースとして考慮しなければならないことである。図１
の簡単なアセンブリの場合、この電流の流れは特別の問
題は生じない。問題はバッテリ電圧の逆転を防ぐための
従来の方法を用いることから生じる。この件に関して
は、以下に述べる。
テリの切断であり、振動やその他の原因によりバッテリ
のリード線が破損したり、間欠的に作動した場合に発生
しやすい。そして、負荷Ｌが誘導性であれば、電流は矢
印26が示す経路に従って引き続き流れる。留意すべき点
は、この電流が必ず存在することであり、負荷Ｌを電流
ソースとして考慮しなければならないことである。図１
の簡単なアセンブリの場合、この電流の流れは特別の問
題は生じない。問題はバッテリ電圧の逆転を防ぐための
従来の方法を用いることから生じる。この件に関して
は、以下に述べる。
【００１１】バッテリ逆転の問題を解決するために従来
採ってきた第一の対応策は、ダイオードＤ２とは反対方
向にバイアスされるダイオードをウエルと直列に挿入す
ることである。ダイオードの挿入は、例えば図１に示す
方法で行われる。この場合、Ｎ＋形領域15を追加し、こ
の領域15を接続17によって接地させ、アース21との接続
を抑制する。このダイオードの動作を最適化し、回路が
正常な動作状態にあるとき、ウエルをアースと関係づけ
る各種の対応策がある。特に、アクティブ・ダイオード
に関する米国特許No.5099302（Antoine Pavlin）が参考
となろう。しかし、バッテリを外す場合、電流26がアバ
ランシェ・ダイオードを流れ、そして、アバランシェ・
ダイオードの中に高いパワーを消費する結果、ダイオー
ドの表面が大きくない場合にはコンポーネントの破壊を
招き、従ってコンポーネントのコストが非常に高くな
る、という問題は依然として残る。
採ってきた第一の対応策は、ダイオードＤ２とは反対方
向にバイアスされるダイオードをウエルと直列に挿入す
ることである。ダイオードの挿入は、例えば図１に示す
方法で行われる。この場合、Ｎ＋形領域15を追加し、こ
の領域15を接続17によって接地させ、アース21との接続
を抑制する。このダイオードの動作を最適化し、回路が
正常な動作状態にあるとき、ウエルをアースと関係づけ
る各種の対応策がある。特に、アクティブ・ダイオード
に関する米国特許No.5099302（Antoine Pavlin）が参考
となろう。しかし、バッテリを外す場合、電流26がアバ
ランシェ・ダイオードを流れ、そして、アバランシェ・
ダイオードの中に高いパワーを消費する結果、ダイオー
ドの表面が大きくない場合にはコンポーネントの破壊を
招き、従ってコンポーネントのコストが非常に高くな
る、という問題は依然として残る。
【００１２】バッテリ逆転の問題を解決する従来採用さ
れてきた第二の対応策は、接続21に抵抗器を直列に配列
することである。抵抗器の端子はアース接続を形成す
る。しかし、解決が困難な新しいジレンマが生じる。実
際、通常の動作においては、抵抗はできる限り低くして
ロジック回路の要素の電力消費によって起こる両端の電
圧低下を制限しなければならない。逆に、バッテリ逆転
の問題を解決するためには、この抵抗はできる限り高く
してウエルを流れる電流を制限しなければならない。
れてきた第二の対応策は、接続21に抵抗器を直列に配列
することである。抵抗器の端子はアース接続を形成す
る。しかし、解決が困難な新しいジレンマが生じる。実
際、通常の動作においては、抵抗はできる限り低くして
ロジック回路の要素の電力消費によって起こる両端の電
圧低下を制限しなければならない。逆に、バッテリ逆転
の問題を解決するためには、この抵抗はできる限り高く
してウエルを流れる電流を制限しなければならない。
【００１３】
【発明が解決しようとする課題】本発明の目的は、パワ
ー・トランジスタ及びロジック要素を集積するコンポー
ネントの、ロジック・ウエルのアース接続構造を提供す
ることであり、本接続構造においては通常の動作に悪影
響を与えず、バッテリ逆転の場合に、ロジック回路の電
流の流れを阻止し、バッテリの切断から生じる電流を通
過させる。
ー・トランジスタ及びロジック要素を集積するコンポー
ネントの、ロジック・ウエルのアース接続構造を提供す
ることであり、本接続構造においては通常の動作に悪影
響を与えず、バッテリ逆転の場合に、ロジック回路の電
流の流れを阻止し、バッテリの切断から生じる電流を通
過させる。
【００１４】
【課題を解決するための手段】このような目的及びその
他の目的を達成するため、本発明は、縦方向ＭＯＳパワ
ー・トランジスタ及びロジック・コンポーネントを有す
るコンポーネントのアース接続のための構造において、
前記ＭＯＳトランジスタのドレインに対応する第１導電
型の基板（１、２）を有し、前記ロジック・コンポーネ
ントは前記基板の上面側に形成される第２導電型の少な
くともひとつのウエル(10)の中に形成され、該ウエルの
中に、第１導電型の領域(30)がもうけられ、該領域の上
に金属被覆(33)がもうけられ、該金属被覆(33)はアース
され、前記金属被覆(33)と第１導電型の前記領域との間
の接触は一部でオーム接触であり他の部分で整流性接触
である。
他の目的を達成するため、本発明は、縦方向ＭＯＳパワ
ー・トランジスタ及びロジック・コンポーネントを有す
るコンポーネントのアース接続のための構造において、
前記ＭＯＳトランジスタのドレインに対応する第１導電
型の基板（１、２）を有し、前記ロジック・コンポーネ
ントは前記基板の上面側に形成される第２導電型の少な
くともひとつのウエル(10)の中に形成され、該ウエルの
中に、第１導電型の領域(30)がもうけられ、該領域の上
に金属被覆(33)がもうけられ、該金属被覆(33)はアース
され、前記金属被覆(33)と第１導電型の前記領域との間
の接触は一部でオーム接触であり他の部分で整流性接触
である。
【００１５】本発明の実施例によれば、前記整流性接触
が前記金属被覆(33)と第１導電型の前記領域(30)の中の
第２導電型の領域(32)との接触に対応する。
が前記金属被覆(33)と第１導電型の前記領域(30)の中の
第２導電型の領域(32)との接触に対応する。
【００１６】本発明の実施例によれば、前記整流性接触
はショットキー接触に対応する。
はショットキー接触に対応する。
【００１７】
【発明の実施の形態】各種図面において、同一要素は同
一符号で引用されている。さらに、半導体コンポーネン
トの各種断面図においては、通常通り、各種寸法は一定
の縮尺率ではなく図面を読みやすくするために任意に拡
大されている。
一符号で引用されている。さらに、半導体コンポーネン
トの各種断面図においては、通常通り、各種寸法は一定
の縮尺率ではなく図面を読みやすくするために任意に拡
大されている。
【００１８】本発明に基づくアース接続構造は、ロジッ
ク・ウエル10に形成されているＮ形領域30をふくむ。交
互のＮ＋形領域及びＰ＋形領域が、それぞれ引用番号31
と32によって示されており、このＮ形領域30に、例えば
グリッド形式で形成されている。領域31と32には、金属
被覆33が全面的に施され、被覆それ自体は通常、図２の
接続21に対応する接続によってアース回路に接続されて
いる。
ク・ウエル10に形成されているＮ形領域30をふくむ。交
互のＮ＋形領域及びＰ＋形領域が、それぞれ引用番号31
と32によって示されており、このＮ形領域30に、例えば
グリッド形式で形成されている。領域31と32には、金属
被覆33が全面的に施され、被覆それ自体は通常、図２の
接続21に対応する接続によってアース回路に接続されて
いる。
【００１９】図４Ａと図４Ｂは、接続21と端子Ｄ（コン
ポーネントの背面）の間で見た、２つの形態のアース接
続構造の等価回路である。この構造はサイリスタＴｈに
対応していると見なすことができ、サイリスタの陽極は
金属被覆33に対応しており、陰極は裏面金属被覆Ｄに対
応している。サイリスタの陽極はＰ＋形領域32により構
成され、抵抗領域がこのトランジスタの陽極と陽極ゲー
トの間にあり、この抵抗は符号ｒｂｅによって示され
る。図４Ｂは、同じ図であるが、この図では、サイリス
タは従来どおりその等価トランジスタの形式で示されて
いる。Ｐ＋形領域32、Ｎウエル30、及びＰ形ウエル領域
10はＰＮＰトランジスタＴ１を形成しており、そのエミ
ッタは金属被覆33に接続され、ベースは抵抗器ｒｂｅを
経由して金属被覆33に接続されている。領域30、ウエル
10、及び基板１はＮＰＮトランジスタＴ２を形成してお
り、そのエミッタはドレイン金属被覆Ｄに接続され、コ
レクタはトランジスタＴ１のベースに接続され、ベース
はトランジスタＴ１のコレクタに接続されている。留意
すべき点は、トランジスタＴ２のベース領域とトランジ
スタＴ１のコレクタ領域が共通にウエル10に対応してい
ること、すなわち、ウエル10に形成されているロジック
回路の要素の基準電位ＶＳＳに対応していることであ
る。
ポーネントの背面）の間で見た、２つの形態のアース接
続構造の等価回路である。この構造はサイリスタＴｈに
対応していると見なすことができ、サイリスタの陽極は
金属被覆33に対応しており、陰極は裏面金属被覆Ｄに対
応している。サイリスタの陽極はＰ＋形領域32により構
成され、抵抗領域がこのトランジスタの陽極と陽極ゲー
トの間にあり、この抵抗は符号ｒｂｅによって示され
る。図４Ｂは、同じ図であるが、この図では、サイリス
タは従来どおりその等価トランジスタの形式で示されて
いる。Ｐ＋形領域32、Ｎウエル30、及びＰ形ウエル領域
10はＰＮＰトランジスタＴ１を形成しており、そのエミ
ッタは金属被覆33に接続され、ベースは抵抗器ｒｂｅを
経由して金属被覆33に接続されている。領域30、ウエル
10、及び基板１はＮＰＮトランジスタＴ２を形成してお
り、そのエミッタはドレイン金属被覆Ｄに接続され、コ
レクタはトランジスタＴ１のベースに接続され、ベース
はトランジスタＴ１のコレクタに接続されている。留意
すべき点は、トランジスタＴ２のベース領域とトランジ
スタＴ１のコレクタ領域が共通にウエル10に対応してい
ること、すなわち、ウエル10に形成されているロジック
回路の要素の基準電位ＶＳＳに対応していることであ
る。
【００２０】従って、通常の回路動作中、サイリスタＴ
ｈは逆バイアスされ、電流は基板１とウエル10の間の接
合（部）を流れることができない。
ｈは逆バイアスされ、電流は基板１とウエル10の間の接
合（部）を流れることができない。
【００２１】この構造の電流電圧特性を図４Ｃに示す。
この図では、金属被覆33の電圧Ｖは、接地される端子Ｄ
に関して正と仮定されており、バッテリ逆転の場合に発
生する。Ｎウエル30とＰウエル10の間の接合は逆バイア
スされ、印加電圧がこの接合降伏電圧ＶＢＲよりも低い
かぎり、電流は流れない。この構造は、電圧ＶＢＲが逆
接続のバッテリ電圧よりも高く、ウエル10に形成されて
いる回路のロジック部分を保護するように実現されなけ
ればならない。
この図では、金属被覆33の電圧Ｖは、接地される端子Ｄ
に関して正と仮定されており、バッテリ逆転の場合に発
生する。Ｎウエル30とＰウエル10の間の接合は逆バイア
スされ、印加電圧がこの接合降伏電圧ＶＢＲよりも低い
かぎり、電流は流れない。この構造は、電圧ＶＢＲが逆
接続のバッテリ電圧よりも高く、ウエル10に形成されて
いる回路のロジック部分を保護するように実現されなけ
ればならない。
【００２２】バッテリ切断の場合、誘導負荷Ｌにより電
流が流れ、Ｎウエル30とＰウエル10の間の接合にアバラ
ンシェを開始するように強制する。抵抗器ｒｂｅを流れ
る電流が図４Ｃのしきい値ＩＢＲに達し、抵抗器両端の
電圧降下値が0.6Ｖよりも高くなると、トランジスタＴ
１が導通する。これは、トランジスタＴ２のベースに電
流を供給し、Ｔ２も導通する。すなわち、サイリスタＴ
ｈのブレークオーバが生じるとともに、このサイリスタ
両端の電圧低下が非常に低くなり、誘導負荷の下でバッ
テリを切断した場合、破壊の危険がない状態で高電流を
消費できることになる。ブレークオーバしきい値ＩＢＲ
は、バッテリ逆転の場合、予期しないブレークオーバを
起こさないように十分高く、また本構造が降伏電圧Ｖ
ＢＲの下で電流ＩＢＲを消費するように十分低いよう
に、最適化しなければならない。
流が流れ、Ｎウエル30とＰウエル10の間の接合にアバラ
ンシェを開始するように強制する。抵抗器ｒｂｅを流れ
る電流が図４Ｃのしきい値ＩＢＲに達し、抵抗器両端の
電圧降下値が0.6Ｖよりも高くなると、トランジスタＴ
１が導通する。これは、トランジスタＴ２のベースに電
流を供給し、Ｔ２も導通する。すなわち、サイリスタＴ
ｈのブレークオーバが生じるとともに、このサイリスタ
両端の電圧低下が非常に低くなり、誘導負荷の下でバッ
テリを切断した場合、破壊の危険がない状態で高電流を
消費できることになる。ブレークオーバしきい値ＩＢＲ
は、バッテリ逆転の場合、予期しないブレークオーバを
起こさないように十分高く、また本構造が降伏電圧Ｖ
ＢＲの下で電流ＩＢＲを消費するように十分低いよう
に、最適化しなければならない。
【００２３】本発明の第一の利点によれば、本発明に基
づく保護回路のトリガしきい値が簡単に調整できること
に留意すべきである。事実、図５に示すように、この保
護構造の平面図を検討すれば、Ｐ形領域32はＮ形領域31
によって分離される格子と見なすことができる。Ｐ領域
とＮ領域間の表面率（surface ratio）は抵抗ｒｂｅの
値を決定する。Ｐ領域とＮ領域間の表面率は例えばほぼ
15対１であり、この比率が高いときは、トリガ電流が低
くなる。実施例では、正方形32はそれぞれほぼ８μｍの
辺を有し、２つの正方形の間の距離は２μｍである。
づく保護回路のトリガしきい値が簡単に調整できること
に留意すべきである。事実、図５に示すように、この保
護構造の平面図を検討すれば、Ｐ形領域32はＮ形領域31
によって分離される格子と見なすことができる。Ｐ領域
とＮ領域間の表面率（surface ratio）は抵抗ｒｂｅの
値を決定する。Ｐ領域とＮ領域間の表面率は例えばほぼ
15対１であり、この比率が高いときは、トリガ電流が低
くなる。実施例では、正方形32はそれぞれほぼ８μｍの
辺を有し、２つの正方形の間の距離は２μｍである。
【００２４】本発明の別の利点によれば、金属被覆33の
表面積は、Ｐウエル10にコンタクト・パッドを確立する
ために設けられている通常の表面積よりも大きくない。
従って、ウエルの実現に関係して表面積の増加はない。
再度、強調しておく点は、各種図面の表現は縮尺率をあ
らわさないことである。
表面積は、Ｐウエル10にコンタクト・パッドを確立する
ために設けられている通常の表面積よりも大きくない。
従って、ウエルの実現に関係して表面積の増加はない。
再度、強調しておく点は、各種図面の表現は縮尺率をあ
らわさないことである。
【００２５】バッテリ逆転と切断状態における動作モー
ドは、上記の通りである。ロジック・ウエルも通常の動
作において地電位側になければならない。このために
は、上記の米国特許No.5099302に記述されている構造か
ら着想を得て、例えば図３に示すような構造も採用でき
る。例えば、ＭＯＳトランジスタ37を経由してアースに
接続されている、多量にドープ処理が施されたＰ形領域
35が設けられている。トランジスタ37のゲートは端子Ｄ
に接続されており、ＭＯＳトランジスタ37は、バッテリ
が正しく接続されているとき（通常の動作）はオンとな
り、その他すべての場合（バッテリ逆転や切断状態）に
は、オフとなる。
ドは、上記の通りである。ロジック・ウエルも通常の動
作において地電位側になければならない。このために
は、上記の米国特許No.5099302に記述されている構造か
ら着想を得て、例えば図３に示すような構造も採用でき
る。例えば、ＭＯＳトランジスタ37を経由してアースに
接続されている、多量にドープ処理が施されたＰ形領域
35が設けられている。トランジスタ37のゲートは端子Ｄ
に接続されており、ＭＯＳトランジスタ37は、バッテリ
が正しく接続されているとき（通常の動作）はオンとな
り、その他すべての場合（バッテリ逆転や切断状態）に
は、オフとなる。
【００２６】図６は、本発明に基づく回路の別の実施例
であり、図３と同じ要素は、同一の符号によって示され
ている。この２つのドレインの差は、Ｐ＋形領域32が除
去されており、そして、Ｎ形領域30のドーピング・レベ
ルが、アルミニウムなどの金属被覆33との間にショット
キー・ダイオードを形成するように選択されていること
である。ショットキー・ダイオードは少数キャリアの注
入を制限し、効率がＰ＋-Ｎ接合32-30よりも劣るが、図
４ＢのトランジスタＴ１によって生成されるバイポーラ
効果に類似したバイポーラ効果を生み出すには十分であ
る。この構造は１つのＰ＋マスキング・レベルを除去す
る利点がある。
であり、図３と同じ要素は、同一の符号によって示され
ている。この２つのドレインの差は、Ｐ＋形領域32が除
去されており、そして、Ｎ形領域30のドーピング・レベ
ルが、アルミニウムなどの金属被覆33との間にショット
キー・ダイオードを形成するように選択されていること
である。ショットキー・ダイオードは少数キャリアの注
入を制限し、効率がＰ＋-Ｎ接合32-30よりも劣るが、図
４ＢのトランジスタＴ１によって生成されるバイポーラ
効果に類似したバイポーラ効果を生み出すには十分であ
る。この構造は１つのＰ＋マスキング・レベルを除去す
る利点がある。
【００２７】もちろん、本発明には、技術の熟練者であ
れば容易に各種の変更、改造、及び改良が加えられよ
う。このような変更、改造、及び改良は本開示の一部で
もあり、本発明の精神及び範囲内にあるものである。従
って、上記の説明は例を示したにすぎず、限定的なもの
ではない。
れば容易に各種の変更、改造、及び改良が加えられよ
う。このような変更、改造、及び改良は本開示の一部で
もあり、本発明の精神及び範囲内にあるものである。従
って、上記の説明は例を示したにすぎず、限定的なもの
ではない。
【図１】縦方向ＭＯＳトランジスタ及びロジック回路に
関連するコンポーネントの従来形構造である。
関連するコンポーネントの従来形構造である。
【図２】バッテリに関連づけた図１のコンポーネントの
組立例である。
組立例である。
【図３】本発明に基づくロジック・ウエル・アース接続
構造である。
構造である。
【図４Ａ】本発明に基づくアース接続構造に関連づけた
等価回路である。
等価回路である。
【図４Ｂ】本発明に基づくアース接続構造に関連づけた
等価回路である。
等価回路である。
【図４Ｃ】電流電圧特性である。
【図５】本発明に基づくアース接続構造例の簡略断面図
である。
である。
【図６】本発明に基づくアース接続構造の他の実施例で
ある。
ある。
１ Ｎ形エピタキシャル成長層 ２ Ｎ＋形基板 10 ロジックウエル 11 ＭＯＳトランジスタ 30 Ｎ形領域 31、32 Ｎ＋領域、Ｐ＋領域 33 金属被覆
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 27/088 H01L 27/04
Claims (3)
- 【請求項１】 縦方向ＭＯＳパワー・トランジスタ及び
ロジック・コンポーネントを有するコンポーネントのア
ース接続のための構造において、 前記ＭＯＳトランジスタのドレインに対応する第１導電
型の基板（１、２）を有し、 前記ロジック・コンポーネントは前記基板の上面側に形
成される第２導電型の少なくともひとつのウエル(10)の
中に形成され、 該ウエルの中に、第１導電型の領域(30)がもうけられ、
該領域の上に金属被覆(33)がもうけられ、該金属被覆(3
3)はアースされ、前記金属被覆(33)と第１導電型の前記
領域との間の接触は一部でオーム接触であり他の部分で
整流性接触であることを特徴とする、アース接続構造。 - 【請求項２】 前記整流性接触が前記金属被覆(33)と第
１導電型の前記領域(30)の中の第２導電型の領域(32)と
の接触に対応する、請求項１に記載のアース接続構造。 - 【請求項３】 前記整流性接触がショットキー・コンタ
クトに対応する請求項１に記載のアース接続構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9707741A FR2764735B1 (fr) | 1997-06-17 | 1997-06-17 | Protection du caisson logique d'un composant incluant un transistor mos de puissance integre |
| FR9707741 | 1997-06-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117198A JPH1117198A (ja) | 1999-01-22 |
| JP2980108B2 true JP2980108B2 (ja) | 1999-11-22 |
Family
ID=9508261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10183297A Expired - Fee Related JP2980108B2 (ja) | 1997-06-17 | 1998-06-16 | 集積ｍｏｓパワー・トランジスタを含むコンポーネントのロジック・ウエルの保護 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6144066A (ja) |
| EP (1) | EP0886316A1 (ja) |
| JP (1) | JP2980108B2 (ja) |
| FR (1) | FR2764735B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6781804B1 (en) * | 1997-06-17 | 2004-08-24 | Sgs-Thomson Microelectronics S.A. | Protection of the logic well of a component including an integrated MOS power transistor |
| JP3375928B2 (ja) * | 2000-02-08 | 2003-02-10 | 富士通カンタムデバイス株式会社 | 半導体装置 |
| DE10101951A1 (de) * | 2001-01-17 | 2002-08-01 | Infineon Technologies Ag | Transistor-Dioden-Anordnung |
| US6608362B1 (en) * | 2002-08-20 | 2003-08-19 | Chartered Semiconductor Manufacturing Ltd. | Method and device for reducing capacitive and magnetic effects from a substrate by using a schottky diode under passive components |
| KR100702775B1 (ko) * | 2005-05-03 | 2007-04-03 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| US9356012B2 (en) * | 2011-09-23 | 2016-05-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | High voltage ESD protection apparatus |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4767722A (en) * | 1986-03-24 | 1988-08-30 | Siliconix Incorporated | Method for making planar vertical channel DMOS structures |
| FR2636481B1 (fr) * | 1988-09-14 | 1990-11-30 | Sgs Thomson Microelectronics | Diode active integrable |
| FR2650439B1 (fr) * | 1989-07-27 | 1991-11-15 | Sgs Thomson Microelectronics | Circuit integre vdmos/logique comprenant une diode |
| US5294814A (en) * | 1992-06-09 | 1994-03-15 | Kobe Steel Usa | Vertical diamond field effect transistor |
| FR2698486B1 (fr) * | 1992-11-24 | 1995-03-10 | Sgs Thomson Microelectronics | Structure de protection contre les surtensions directes pour composant semiconducteur vertical. |
| US5665988A (en) * | 1995-02-09 | 1997-09-09 | Fuji Electric Co., Ltd. | Conductivity-modulation semiconductor |
| JP3291958B2 (ja) * | 1995-02-21 | 2002-06-17 | 富士電機株式会社 | バックソースｍｏｓｆｅｔ |
-
1997
- 1997-06-17 FR FR9707741A patent/FR2764735B1/fr not_active Expired - Fee Related
-
1998
- 1998-06-09 US US09/094,341 patent/US6144066A/en not_active Expired - Lifetime
- 1998-06-16 EP EP98410069A patent/EP0886316A1/fr not_active Withdrawn
- 1998-06-16 JP JP10183297A patent/JP2980108B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1117198A (ja) | 1999-01-22 |
| FR2764735A1 (fr) | 1998-12-18 |
| US6144066A (en) | 2000-11-07 |
| EP0886316A1 (fr) | 1998-12-23 |
| FR2764735B1 (fr) | 1999-08-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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