JP2001144097A - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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Abstract
(57)【要約】
【課題】エミッタ電極９が正、コレクタ電極７が負にバ
イアスされるようなサージ電圧が印加された場合に、ト
ランジスタの真性部に過大なサージ電流が流れ込むのを
簡単な構成により防止することができる半絶縁性基板上
に形成されたバイポーラトランジスタを提供することを
課題とする。また、半絶縁性基板上に静電破壊耐性の向
上し、半絶縁性基板上に静電破壊耐性の向上された半導
体装置を容易かつ小さなチップ面積で実現することを課
題とする。 【解決手段】 半絶縁性基板１上に、ｎ型の半導体層か
らなるコレクタ層3と、ｐ型の半導体層からなるベース
層4と、ｎ型の半導体層からなるエミッタ層5とを有する
ヘテロ接合バイポーラトランジスタ22と、エミッタに接
続された配線10の一部が前記コレクタに接続されてなる
ショットキー障壁ダイオード23とを並列接続してなる半
導体装置を構成する。
イアスされるようなサージ電圧が印加された場合に、ト
ランジスタの真性部に過大なサージ電流が流れ込むのを
簡単な構成により防止することができる半絶縁性基板上
に形成されたバイポーラトランジスタを提供することを
課題とする。また、半絶縁性基板上に静電破壊耐性の向
上し、半絶縁性基板上に静電破壊耐性の向上された半導
体装置を容易かつ小さなチップ面積で実現することを課
題とする。 【解決手段】 半絶縁性基板１上に、ｎ型の半導体層か
らなるコレクタ層3と、ｐ型の半導体層からなるベース
層4と、ｎ型の半導体層からなるエミッタ層5とを有する
ヘテロ接合バイポーラトランジスタ22と、エミッタに接
続された配線10の一部が前記コレクタに接続されてなる
ショットキー障壁ダイオード23とを並列接続してなる半
導体装置を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半絶縁性基板上に
形成された半導体装置に関し、特に化合物半導体を用い
たヘテロ接合バイポーラトランジスタに関するものであ
る。
形成された半導体装置に関し、特に化合物半導体を用い
たヘテロ接合バイポーラトランジスタに関するものであ
る。
【０００２】
【従来の技術】GaAsをはじめとする化合物半導体を用い
たバイポーラトランジスタは通常、半絶縁性基板上に形
成される。そのため、サージ等により発生したキャリア
が基板を通ってバイパスされず、素子内部に蓄積しやす
い。かかるバイポーラトランジスタ素子であって、電流
利得が向上されベース層中における少数キャリア寿命が
増大された素子において、ベース層中に少数キャリアが
蓄積された場合、過剰な多数キャリアの流入を引き起こ
すことになる。特に、エミッタ・ベース接合の逆方向耐
圧が低く、降伏を生じやすいことから、エミッタが正、
コレクタが負となるようなサージ電圧が印加された場合
には非常に大きな電流ストレスを引き起こしてしまうと
いう問題がある。従って、コレクタ・エミッタ間でのサ
ージ対策を充分に施す必要がある。
たバイポーラトランジスタは通常、半絶縁性基板上に形
成される。そのため、サージ等により発生したキャリア
が基板を通ってバイパスされず、素子内部に蓄積しやす
い。かかるバイポーラトランジスタ素子であって、電流
利得が向上されベース層中における少数キャリア寿命が
増大された素子において、ベース層中に少数キャリアが
蓄積された場合、過剰な多数キャリアの流入を引き起こ
すことになる。特に、エミッタ・ベース接合の逆方向耐
圧が低く、降伏を生じやすいことから、エミッタが正、
コレクタが負となるようなサージ電圧が印加された場合
には非常に大きな電流ストレスを引き起こしてしまうと
いう問題がある。従って、コレクタ・エミッタ間でのサ
ージ対策を充分に施す必要がある。
【０００３】上記問題を解決することを目的に、特開昭
62-244172号に開示された半導体装置おいては、少なく
とも、一導電型で高不純物濃度の半導体基板31と、その
基板の表面に設けた実質的にコレクタとして働く一導電
型のエピタキシャル層32と、そのエピタキシャル層32の
表面に設けた逆導電型で低不純物濃度のベース領域33
と、少なくともベース領域33の端部に重畳した逆導電型
で高不純物濃度のベースコンタクト領域34と、ベース領
域33の表面に設けたマルチエミッタ領域35とを設けたト
ランジスタにおいて、ベース領域33と重畳する一導電型
のダイオード層36を形成して、そのダイオード層36とエ
ピタキシャル層32とでツェナー・ダイオードを形成して
いる。これにより、耐サージ性が良好でコストの安価な
トランジスタを形成可能としている。また、特願平11-1
69321号に開示された半導体装置においては、ヘテロ接
合バイポーラトランジスタと、このヘテロ接合バイポー
ラトランジスタのコレクタ・エミッタ間に接続されたダ
イオードとを有し、ダイオードはベース・エミッタ間が
短絡されたヘテロ接合バイポーラトランジスタによって
構成している。これにより、サージによるヘテロ接合バ
イポーラトランジスタの故障防止をはかっている。さら
に、特開昭61-216477号に開示された半導体装置おいて
は、出力端子に接続されかつ複数個に分割された制御電
極を有する出力用トランジスタの制御電極の一部をその
部分における出力用トランジスタを非道通状態にする一
定電位に接続している。これにより、出力端子に印加さ
れる外部サージ電圧に対する保護装置を設けた半導体装
置を提供している。
62-244172号に開示された半導体装置おいては、少なく
とも、一導電型で高不純物濃度の半導体基板31と、その
基板の表面に設けた実質的にコレクタとして働く一導電
型のエピタキシャル層32と、そのエピタキシャル層32の
表面に設けた逆導電型で低不純物濃度のベース領域33
と、少なくともベース領域33の端部に重畳した逆導電型
で高不純物濃度のベースコンタクト領域34と、ベース領
域33の表面に設けたマルチエミッタ領域35とを設けたト
ランジスタにおいて、ベース領域33と重畳する一導電型
のダイオード層36を形成して、そのダイオード層36とエ
ピタキシャル層32とでツェナー・ダイオードを形成して
いる。これにより、耐サージ性が良好でコストの安価な
トランジスタを形成可能としている。また、特願平11-1
69321号に開示された半導体装置においては、ヘテロ接
合バイポーラトランジスタと、このヘテロ接合バイポー
ラトランジスタのコレクタ・エミッタ間に接続されたダ
イオードとを有し、ダイオードはベース・エミッタ間が
短絡されたヘテロ接合バイポーラトランジスタによって
構成している。これにより、サージによるヘテロ接合バ
イポーラトランジスタの故障防止をはかっている。さら
に、特開昭61-216477号に開示された半導体装置おいて
は、出力端子に接続されかつ複数個に分割された制御電
極を有する出力用トランジスタの制御電極の一部をその
部分における出力用トランジスタを非道通状態にする一
定電位に接続している。これにより、出力端子に印加さ
れる外部サージ電圧に対する保護装置を設けた半導体装
置を提供している。
【０００４】
【発明が解決しようとする課題】しかしながら、特開昭
62-244172号に開示された半導体装置においては、ベー
ス・コレクタ間にツェナーダイオードが接続されるた
め、ベース・コレクタ端子間のサージ耐性を向上させる
ことはできても、エミッタ・コレクタ端子間の静電破壊
耐性を改善することはできないという問題がある。ま
た、基板には高不純物濃度の半導体層が用いられてお
り、半絶縁性基板上に形成されるバイポーラトランジス
タには適用することができないという問題がある。ま
た、特願平11-169321号に開示された半導体装置におい
ては、複数個のトランジスタのうち、一部のトランジス
タのベース・エミッタ間を短絡することにより、ベース
・コレクタ接合によって構成されるpn接合ダイオードを
保護用ダイオードとしている。そのため、保護ダイオー
ドを形成するためにトランジスタと同様の面積が必要で
あり、チップ面積の縮小が困難であるという問題があ
る。また、保護ダイオードの動作する電圧はできるだけ
低いことが望ましいが、pn接合ダイオードのターンオン
電圧は一般にショットキー障壁ダイオードに比べて高い
という問題がある。また、特開昭61-216477号に開示さ
れた半導体装置においては、ゲート電極が接地された電
界効果トランジスタがサージ保護用トランジスタとして
出力端子に接続されているが、バイポーラトランジスタ
に対する適用例ではない。また、特願平11-169321号と
同様、複数個のトランジスタのうち、一部のトランジス
タの配線接続を変更することにより、保護用ダイオード
を形成している。そのため、保護ダイオードを形成する
にあたってトランジスタと同様の面積が必要であり、チ
ップ面積の縮小が困難であるという問題がある。
62-244172号に開示された半導体装置においては、ベー
ス・コレクタ間にツェナーダイオードが接続されるた
め、ベース・コレクタ端子間のサージ耐性を向上させる
ことはできても、エミッタ・コレクタ端子間の静電破壊
耐性を改善することはできないという問題がある。ま
た、基板には高不純物濃度の半導体層が用いられてお
り、半絶縁性基板上に形成されるバイポーラトランジス
タには適用することができないという問題がある。ま
た、特願平11-169321号に開示された半導体装置におい
ては、複数個のトランジスタのうち、一部のトランジス
タのベース・エミッタ間を短絡することにより、ベース
・コレクタ接合によって構成されるpn接合ダイオードを
保護用ダイオードとしている。そのため、保護ダイオー
ドを形成するためにトランジスタと同様の面積が必要で
あり、チップ面積の縮小が困難であるという問題があ
る。また、保護ダイオードの動作する電圧はできるだけ
低いことが望ましいが、pn接合ダイオードのターンオン
電圧は一般にショットキー障壁ダイオードに比べて高い
という問題がある。また、特開昭61-216477号に開示さ
れた半導体装置においては、ゲート電極が接地された電
界効果トランジスタがサージ保護用トランジスタとして
出力端子に接続されているが、バイポーラトランジスタ
に対する適用例ではない。また、特願平11-169321号と
同様、複数個のトランジスタのうち、一部のトランジス
タの配線接続を変更することにより、保護用ダイオード
を形成している。そのため、保護ダイオードを形成する
にあたってトランジスタと同様の面積が必要であり、チ
ップ面積の縮小が困難であるという問題がある。
【０００５】本発明は以上の従来技術における問題に鑑
みてなされたものであって、エミッタが正、コレクタが
負にバイアスされるようなサージ電圧が印加された場合
に、トランジスタの真性部に過大なサージ電流が流れ込
むのを簡単な構成により防止することができる半絶縁性
基板上に形成されたバイポーラトランジスタを提供する
ことを課題とする。また、半絶縁性基板上に静電破壊耐
性の向上し、半絶縁性基板上に静電破壊耐性の優れた半
導体装置を容易かつ小さなチップ面積で実現することを
課題とする。
みてなされたものであって、エミッタが正、コレクタが
負にバイアスされるようなサージ電圧が印加された場合
に、トランジスタの真性部に過大なサージ電流が流れ込
むのを簡単な構成により防止することができる半絶縁性
基板上に形成されたバイポーラトランジスタを提供する
ことを課題とする。また、半絶縁性基板上に静電破壊耐
性の向上し、半絶縁性基板上に静電破壊耐性の優れた半
導体装置を容易かつ小さなチップ面積で実現することを
課題とする。
【０００６】
【課題を解決するための手段】前記課題を解決する本出
願第１の発明は、半絶縁性基板上に、第一導電型の半導
体層からなるコレクタと、第二導電型の半導体層からな
るベースと、第一導電型の半導体層からなるエミッタと
を有するバイポーラトランジスタと、前記エミッタに接
続された配線の一部が前記コレクタに接続されてなるダ
イオードとを有することを特徴とする半導体装置であ
る。
願第１の発明は、半絶縁性基板上に、第一導電型の半導
体層からなるコレクタと、第二導電型の半導体層からな
るベースと、第一導電型の半導体層からなるエミッタと
を有するバイポーラトランジスタと、前記エミッタに接
続された配線の一部が前記コレクタに接続されてなるダ
イオードとを有することを特徴とする半導体装置であ
る。
【０００７】したがって本出願第１の発明の半導体装置
によれば、構成が簡単であるので、小面積で半絶縁性基
板上に静電破壊耐性の優れた半導体装置を形成すること
ができる。
によれば、構成が簡単であるので、小面積で半絶縁性基
板上に静電破壊耐性の優れた半導体装置を形成すること
ができる。
【０００８】また本出願第２の発明は、前記ダイオード
は、ショットキー障壁ダイオードであることを特徴とす
る請求項１に記載の半導体装置。
は、ショットキー障壁ダイオードであることを特徴とす
る請求項１に記載の半導体装置。
【０００９】したがって本出願第２の発明の半導体装置
によれば、保護ダイオードとしてショットキー障壁ダイ
オードを用いているので、保護ダイオードの動作電圧を
低くすることができるという利点がある。ショットキー
障壁ダイオードは、ｐｎ接合ダイオードに比べ、電位障
壁が低く順方向電圧降下が少ない。また、小数キャリア
の蓄積がないためにスイッチングが速いなどの特徴があ
る。
によれば、保護ダイオードとしてショットキー障壁ダイ
オードを用いているので、保護ダイオードの動作電圧を
低くすることができるという利点がある。ショットキー
障壁ダイオードは、ｐｎ接合ダイオードに比べ、電位障
壁が低く順方向電圧降下が少ない。また、小数キャリア
の蓄積がないためにスイッチングが速いなどの特徴があ
る。
【００１０】また本出願第３の発明は、前記第一導電型
はｎ型であり、前記第二導電型はp型であることを特徴
とする請求項１に記載の半導体装置。
はｎ型であり、前記第二導電型はp型であることを特徴
とする請求項１に記載の半導体装置。
【００１１】したがって本出願第３の発明の半導体装置
によれば、npn型のバイポーラトランジスタが構成さ
れ、移動度の大きい電子をキャリアとして使うので、動
作速度が速く静電破壊耐性の優れた半導体装置が得られ
るという利点がある。
によれば、npn型のバイポーラトランジスタが構成さ
れ、移動度の大きい電子をキャリアとして使うので、動
作速度が速く静電破壊耐性の優れた半導体装置が得られ
るという利点がある。
【００１２】また本出願第４の発明は、前記エミッタ
は、前記ベースよりも大きな禁制帯幅を有することを特
徴とする請求項１に記載の半導体装置。
は、前記ベースよりも大きな禁制帯幅を有することを特
徴とする請求項１に記載の半導体装置。
【００１３】したがって本出願第４の発明の半導体装置
によれば、エミッタは、禁制帯幅の大きな材料によって
構成されるので、降伏電圧が高く、サージ等により印加
電圧が増大していった場合に、バイポーラトランジスタ
に過大な電流が流れる前に、ダイオードがターンオンし
ダイオードに電流が流れる。その結果、ダイオードによ
ってバイポーラトランジスタを有効に保護することがで
きるという利点がある。
によれば、エミッタは、禁制帯幅の大きな材料によって
構成されるので、降伏電圧が高く、サージ等により印加
電圧が増大していった場合に、バイポーラトランジスタ
に過大な電流が流れる前に、ダイオードがターンオンし
ダイオードに電流が流れる。その結果、ダイオードによ
ってバイポーラトランジスタを有効に保護することがで
きるという利点がある。
【００１４】また本出願第５の発明は、前記半絶縁性基
板は、化合物半導体からなることを特徴とする請求項１
に記載の半導体装置。
板は、化合物半導体からなることを特徴とする請求項１
に記載の半導体装置。
【００１５】したがって本出願第５の発明の半導体装置
によれば、半絶縁性基板は、化合物半導体からなるの
で、電子移動度が高く結晶品質の良い半導体層を半絶縁
性基板上にエピタキシャル成長することができ、動作速
度が速く静電破壊耐性の優れた半導体装置が得られると
いう利点がある。
によれば、半絶縁性基板は、化合物半導体からなるの
で、電子移動度が高く結晶品質の良い半導体層を半絶縁
性基板上にエピタキシャル成長することができ、動作速
度が速く静電破壊耐性の優れた半導体装置が得られると
いう利点がある。
【００１６】また本出願第６の発明は、前記ダイオード
は、前記バイポーラトランジスタのエミッタ・コレクタ
間に電気的に並列接続されたことを特徴とする請求項１
に記載の半導体装置。
は、前記バイポーラトランジスタのエミッタ・コレクタ
間に電気的に並列接続されたことを特徴とする請求項１
に記載の半導体装置。
【００１７】
【発明の実施の形態】以下、本発明の半導体装置につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００１８】[第1の実施の形態]まず、本出願の第1の実
施の形態につき図1、図2、図3を参照して説明する。図1
は本発明の第1の実施の形態の半導体装置の要部を示す
断面図、図2は平面図、図3はその等価回路図である。図
1に示すように、第1の実施の形態においては、GaAsから
なる半絶縁性基板1上にn-GaAsからなるコレクタコンタ
クト層2、n-ＧａＡｓからなるコレクタ層3、p-GaAsから
なるベース層4、n-AlGaAsからなるエミッタ層5、n-GaAs
およびn-InGaAsからなるエミッタコンタクト層6が形成
されており、コレクタコンタクト層2上にはコレクタ電
極7、ベース層4上にはベース電極8、エミッタコンタク
ト層6上にはエミッタ電極9が形成され、これらによりヘ
テロ接合バイポーラトランジスタ22が形成されている。
施の形態につき図1、図2、図3を参照して説明する。図1
は本発明の第1の実施の形態の半導体装置の要部を示す
断面図、図2は平面図、図3はその等価回路図である。図
1に示すように、第1の実施の形態においては、GaAsから
なる半絶縁性基板1上にn-GaAsからなるコレクタコンタ
クト層2、n-ＧａＡｓからなるコレクタ層3、p-GaAsから
なるベース層4、n-AlGaAsからなるエミッタ層5、n-GaAs
およびn-InGaAsからなるエミッタコンタクト層6が形成
されており、コレクタコンタクト層2上にはコレクタ電
極7、ベース層4上にはベース電極8、エミッタコンタク
ト層6上にはエミッタ電極9が形成され、これらによりヘ
テロ接合バイポーラトランジスタ22が形成されている。
【００１９】また、Ti-Pt-Auからなる配線10は、その一
端において、コンタクトホールを介してエミッタ電極9
に接続される。さらに、配線10は、その他端において、
コンタクトホールを介してコレクタ層3に接続され、コ
レクタコンタクト層2およびコレクタ電極7とともにショ
ットキー障壁ダイオード23を形成している。これらヘテ
ロ接合バイポーラトランジスタ22およびショットキー障
壁ダイオード23の表面は絶縁膜12によって覆われてお
り、イオン注入によって形成された絶縁領域11によって
外部領域と電気的に分離されている。
端において、コンタクトホールを介してエミッタ電極9
に接続される。さらに、配線10は、その他端において、
コンタクトホールを介してコレクタ層3に接続され、コ
レクタコンタクト層2およびコレクタ電極7とともにショ
ットキー障壁ダイオード23を形成している。これらヘテ
ロ接合バイポーラトランジスタ22およびショットキー障
壁ダイオード23の表面は絶縁膜12によって覆われてお
り、イオン注入によって形成された絶縁領域11によって
外部領域と電気的に分離されている。
【００２０】また、図2に示すように、エミッタ電極9、
ベース電極8およびコレクタ電極7はそれぞれコンタクト
ホール15、14および13を介して配線10、18および17に接
続されており、配線10の一部がコンタクトホール16を介
してコレクタ層3との間で金属・半導体接触（ショット
キー接合）を形成している。図2において、一点鎖線に
よって囲まれた領域内は非絶縁領域、それ以外の領域は
絶縁領域１１である。
ベース電極8およびコレクタ電極7はそれぞれコンタクト
ホール15、14および13を介して配線10、18および17に接
続されており、配線10の一部がコンタクトホール16を介
してコレクタ層3との間で金属・半導体接触（ショット
キー接合）を形成している。図2において、一点鎖線に
よって囲まれた領域内は非絶縁領域、それ以外の領域は
絶縁領域１１である。
【００２１】図3に示すように、等価回路としては、エ
ミッタ端子19、ベース端子20およびコレクタ端子21を有
するヘテロ接合バイポーラトランジスタ22が形成され、
そのエミッタ端子19とコレクタ端子21の端子間にショッ
トキー障壁ダイオード23が接続された構成となってい
る。なお、ショットキー障壁ダイオード23のアノードは
エミッタ端子19に、また、カソードはコレクタ端子21に
接続されている。
ミッタ端子19、ベース端子20およびコレクタ端子21を有
するヘテロ接合バイポーラトランジスタ22が形成され、
そのエミッタ端子19とコレクタ端子21の端子間にショッ
トキー障壁ダイオード23が接続された構成となってい
る。なお、ショットキー障壁ダイオード23のアノードは
エミッタ端子19に、また、カソードはコレクタ端子21に
接続されている。
【００２２】以上のように、エミッタ電極9に接続され
た配線10とn型コレクタ層3によって金属・半導体接触が
形成され、ショットキー障壁ダイオード23が構成されて
いる。このショットキー障壁ダイオード23はヘテロ接合
バイポーラトランジスタ22のコレクタ・エミッタ間に並
列接続されており、エミッタ端子19が正、コレクタ端子
21が負となるような電圧であって、ショットキー障壁高
さ以上の順方向バイアス電圧が印加された場合に、金属
・半導体界面を貫通して大きな電流が流れる。従って、
このショットキー障壁ダイオード23は、エミッタが正、
コレクタが負にバイアスされるような所定のバイアス条
件下で導通して電流をバイパスする保護ダイオードとし
ての役目を果たす。これにより、ヘテロ接合バイポーラ
トランジスタ22に過大なサージ電流が流れるのを防止す
ることができる。
た配線10とn型コレクタ層3によって金属・半導体接触が
形成され、ショットキー障壁ダイオード23が構成されて
いる。このショットキー障壁ダイオード23はヘテロ接合
バイポーラトランジスタ22のコレクタ・エミッタ間に並
列接続されており、エミッタ端子19が正、コレクタ端子
21が負となるような電圧であって、ショットキー障壁高
さ以上の順方向バイアス電圧が印加された場合に、金属
・半導体界面を貫通して大きな電流が流れる。従って、
このショットキー障壁ダイオード23は、エミッタが正、
コレクタが負にバイアスされるような所定のバイアス条
件下で導通して電流をバイパスする保護ダイオードとし
ての役目を果たす。これにより、ヘテロ接合バイポーラ
トランジスタ22に過大なサージ電流が流れるのを防止す
ることができる。
【００２３】[第2の実施の形態]次に、本出願の第2の実
施の形態につき図4を参照して説明する。図4は、本発明
の第2の実施の形態の半導体装置の要部を示す平面図で
ある。図4に示すように、本実施の形態においては、ヘ
テロ接合バイポーラトランジスタ22のコレクタ電極7aが
コンタクトホール13a、13bおよび13cを介して配線17aに
接続される。それととともに、3個に分割されたエミッ
タ電極9a、9bおよび9cが、コンタクトホール15a、15bお
よび15cを介して配線10aに接続される。同じく、3個に
分割されたベース電極8a、8bおよび8cが、コンタクトホ
ール14a、14bおよび14cを介して配線18aに接続される。
以上により、マルチフィンガー構成のバイポーラトラン
ジスタが形成されている。さらに、配線10aの一部はコ
ンタクトホール16aおよび16bを介してコレクタ層との間
で金属・半導体接触を形成し、２つのショットキー障壁
ダイオード23を形成している。ヘテロ接合バイポーラト
ランジスタ22のエミッタとショットキー障壁ダイオード
23のアノードは配線10aにより接続されている。また、
ヘテロ接合バイポーラトランジスタ22のコレクタとショ
ットキー障壁ダイオード23のカソードは、図4において
一点鎖線によって囲まれた非絶縁領域内のコレクタコン
タクト層を介して接続されている。これらの接続によ
り、ショットキー障壁ダイオード23はヘテロ接合バイポ
ーラトランジスタ22のコレクタ・エミッタ間に並列接続
されていることとなる。
施の形態につき図4を参照して説明する。図4は、本発明
の第2の実施の形態の半導体装置の要部を示す平面図で
ある。図4に示すように、本実施の形態においては、ヘ
テロ接合バイポーラトランジスタ22のコレクタ電極7aが
コンタクトホール13a、13bおよび13cを介して配線17aに
接続される。それととともに、3個に分割されたエミッ
タ電極9a、9bおよび9cが、コンタクトホール15a、15bお
よび15cを介して配線10aに接続される。同じく、3個に
分割されたベース電極8a、8bおよび8cが、コンタクトホ
ール14a、14bおよび14cを介して配線18aに接続される。
以上により、マルチフィンガー構成のバイポーラトラン
ジスタが形成されている。さらに、配線10aの一部はコ
ンタクトホール16aおよび16bを介してコレクタ層との間
で金属・半導体接触を形成し、２つのショットキー障壁
ダイオード23を形成している。ヘテロ接合バイポーラト
ランジスタ22のエミッタとショットキー障壁ダイオード
23のアノードは配線10aにより接続されている。また、
ヘテロ接合バイポーラトランジスタ22のコレクタとショ
ットキー障壁ダイオード23のカソードは、図4において
一点鎖線によって囲まれた非絶縁領域内のコレクタコン
タクト層を介して接続されている。これらの接続によ
り、ショットキー障壁ダイオード23はヘテロ接合バイポ
ーラトランジスタ22のコレクタ・エミッタ間に並列接続
されていることとなる。
【００２４】本実施の形態においても、第1の実施の形
態と同様に、ショットキー障壁ダイオード23はヘテロ接
合バイポーラトランジスタ22のコレクタ・エミッタ間に
並列接続されており、エミッタ端子19が正、コレクタ端
子21が負となるような電圧であって、ショットキー障壁
高さ以上の順方向バイアス電圧が印加された場合に、金
属・半導体界面を貫通して大きな電流が流れる。従っ
て、このショットキー障壁ダイオード23は、エミッタが
正、コレクタが負にバイアスされるような所定のバイア
ス条件下で導通して電流をバイパスする保護ダイオード
としての役目を果たす。これにより、ヘテロ接合バイポ
ーラトランジスタ22に過大なサージ電流が流れるのを防
止することができる。
態と同様に、ショットキー障壁ダイオード23はヘテロ接
合バイポーラトランジスタ22のコレクタ・エミッタ間に
並列接続されており、エミッタ端子19が正、コレクタ端
子21が負となるような電圧であって、ショットキー障壁
高さ以上の順方向バイアス電圧が印加された場合に、金
属・半導体界面を貫通して大きな電流が流れる。従っ
て、このショットキー障壁ダイオード23は、エミッタが
正、コレクタが負にバイアスされるような所定のバイア
ス条件下で導通して電流をバイパスする保護ダイオード
としての役目を果たす。これにより、ヘテロ接合バイポ
ーラトランジスタ22に過大なサージ電流が流れるのを防
止することができる。
【００２５】以上の実施の形態においては、GaAsからな
る半絶縁性基板1を用いたが、半絶縁性基板1はGaAsに限
定されず、InP等の他の化合物半導体基板や絶縁体基板
あるいはSi基板であってもよい。また、ヘテロ接合バイ
ポーラトランジスタ22は、AlGaAs/GaAs系に限定され
ず、InGaP/GaAs系やInP/InGaAs系、あるいはSi/SiGe系
等であっても同様の効果が得られる。さらに、コレクタ
層3の導電型がn型であったが、コレクタ層3はアンドー
プであってもよく、コレクタ層3はｎ型半導体層とアン
ドープ半導体層の積層されたものであってもよい。ま
た、GaAsに限定されず、他の半導体層からなる場合にも
本発明が適用可能であることはいうまでもない。また、
上記実施の形態では金属・半導体接触を形成する配線10
がTi-Pt-Auからなる場合について述べたが、Alや他の金
属を用いた場合にも本発明を適用可能である。
る半絶縁性基板1を用いたが、半絶縁性基板1はGaAsに限
定されず、InP等の他の化合物半導体基板や絶縁体基板
あるいはSi基板であってもよい。また、ヘテロ接合バイ
ポーラトランジスタ22は、AlGaAs/GaAs系に限定され
ず、InGaP/GaAs系やInP/InGaAs系、あるいはSi/SiGe系
等であっても同様の効果が得られる。さらに、コレクタ
層3の導電型がn型であったが、コレクタ層3はアンドー
プであってもよく、コレクタ層3はｎ型半導体層とアン
ドープ半導体層の積層されたものであってもよい。ま
た、GaAsに限定されず、他の半導体層からなる場合にも
本発明が適用可能であることはいうまでもない。また、
上記実施の形態では金属・半導体接触を形成する配線10
がTi-Pt-Auからなる場合について述べたが、Alや他の金
属を用いた場合にも本発明を適用可能である。
【００２６】
【発明の効果】以上説明したように本発明によれば、半
絶縁性基板上に形成されたバイポーラトランジスタにお
いて、エミッタが正、コレクタが負にバイアスされるよ
うなサージ電圧が印加された場合に、トランジスタの真
性部に過大なサージ電流が流れ込むのを、簡単な構成に
より防止することができるという効果が得られる。その
ため、半絶縁性基板上に静電破壊耐性の向上された半導
体装置を容易かつ小さなチップ面積で実現することがで
きるという効果が得られる。
絶縁性基板上に形成されたバイポーラトランジスタにお
いて、エミッタが正、コレクタが負にバイアスされるよ
うなサージ電圧が印加された場合に、トランジスタの真
性部に過大なサージ電流が流れ込むのを、簡単な構成に
より防止することができるという効果が得られる。その
ため、半絶縁性基板上に静電破壊耐性の向上された半導
体装置を容易かつ小さなチップ面積で実現することがで
きるという効果が得られる。
【図１】 本発明の第1の実施の形態の半導体装置の要
部を示す断面図である。
部を示す断面図である。
【図２】 本発明の第1の実施の形態の半導体装置の要
部を示す平面図である。
部を示す平面図である。
【図３】 本発明の第1の実施の形態の半導体装置の等
価回路図である。
価回路図である。
【図４】 本発明の第2の実施の形態の半導体装置の要
部を示す平面図である。
部を示す平面図である。
【図５】 従来の半導体装置の平面図（イ）と、平面図
（イ）におけるＸ−Ｘ’線断面図（ロ）である。
（イ）におけるＸ−Ｘ’線断面図（ロ）である。
1:半絶縁性基板 2: コレクタコンタクト層 3: コレクタ層 4: ベース層 5: エミッタ層 6: エミッタコンタクト層 7: コレクタ電極 8: ベース電極 9: エミッタ電極 10、17、18: 配線 11: 絶縁領域 12: 絶縁膜 13、14、15、16: コンタクトホール 19: エミッタ端子 20: ベース端子 21: コレクタ端子 22: ヘテロ接合バイポーラトランジスタ 23: ショットキー障壁ダイオード 7a: コレクタ電極 8a、8b、8c: ベース電極 9a、9b、9c: エミッタ電極 10a、17a、18a: 配線 11a: 絶縁領域 13a、13b、13c、14a、14b、14c、15a、15b、15c、16a、
16b: コンタクトホール 31: 半導体基板 32: エピタキシャル層 33: ベース領域 34: ベースコンタクト領域 35: マルチエミッタ領域 36: ダイオード層
16b: コンタクトホール 31: 半導体基板 32: エピタキシャル層 33: ベース領域 34: ベースコンタクト領域 35: マルチエミッタ領域 36: ダイオード層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/205 Ｆターム(参考） 5F003 AP01 AP06 BA92 BA96 BB04 BB09 BC08 BC09 BE04 BE08 BE09 BE90 BF06 BH02 BH08 BH93 BH99 BJ90 BJ93 BM02 BP31 5F082 AA08 AA33 BA03 BA22 BA24 BA33 BA37 BA40 BA47 BC01 BC12 CA02 DA02 DA06 EA22 FA16 GA04
Claims (6)
- 【請求項１】 半絶縁性基板上に、第一導電型の半導体
層からなるコレクタと、第二導電型の半導体層からなる
ベースと、第一導電型の半導体層からなるエミッタとを
有するバイポーラトランジスタと、前記エミッタに接続
された配線の一部が前記コレクタに接続されてなるダイ
オードとを有することを特徴とする半導体装置。 - 【請求項２】 前記ダイオードは、ショットキー障壁ダ
イオードであることを特徴とする請求項１に記載の半導
体装置。 - 【請求項３】 前記第一導電型はｎ型であり、前記第二
導電型はp型であることを特徴とする請求項１に記載の
半導体装置。 - 【請求項４】 前記エミッタは、前記ベースよりも大き
な禁制帯幅を有することを特徴とする請求項１に記載の
半導体装置。 - 【請求項５】 前記半絶縁性基板は、化合物半導体から
なることを特徴とする請求項１に記載の半導体装置。 - 【請求項６】 前記ダイオードは、前記バイポーラトラ
ンジスタのエミッタ・コレクタ間に電気的に並列接続さ
れたことを特徴とする請求項１に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32182499A JP2001144097A (ja) | 1999-11-11 | 1999-11-11 | 半導体装置 |
| US09/708,420 US6525388B1 (en) | 1999-11-11 | 2000-11-09 | Compound semiconductor device having diode connected between emitter and collector of bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32182499A JP2001144097A (ja) | 1999-11-11 | 1999-11-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001144097A true JP2001144097A (ja) | 2001-05-25 |
Family
ID=18136839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32182499A Pending JP2001144097A (ja) | 1999-11-11 | 1999-11-11 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6525388B1 (ja) |
| JP (1) | JP2001144097A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10840236B2 (en) | 2017-08-08 | 2020-11-17 | Murata Manufacturing Co., Ltd. | Semiconductor device |
| WO2023133107A1 (en) * | 2022-01-06 | 2023-07-13 | Qorvo Us, Inc. | Compact esd structure |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2784822B1 (en) * | 2013-03-25 | 2018-12-19 | Nxp B.V. | Collector-up bipolar transistor and method of manufacturing the same |
| US10546852B2 (en) * | 2018-05-03 | 2020-01-28 | Qualcomm Incorporated | Integrated semiconductor devices and method of fabricating the same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5561063A (en) | 1978-10-31 | 1980-05-08 | Fuji Electric Co Ltd | Schottky barrier diode built-in transistor |
| JPS61216477A (ja) | 1985-03-22 | 1986-09-26 | Nec Corp | 半導体装置 |
| JPS62244172A (ja) | 1986-04-17 | 1987-10-24 | Sanyo Electric Co Ltd | トランジスタ |
| JPH0364929A (ja) | 1989-08-03 | 1991-03-20 | Honda Motor Co Ltd | 半導体装置 |
| US5837589A (en) * | 1996-12-27 | 1998-11-17 | Raytheon Company | Method for making heterojunction bipolar mixer circuitry |
| JP2000357695A (ja) | 1999-06-16 | 2000-12-26 | Nec Corp | 半導体装置、半導体集積回路及び半導体装置の製造方法 |
-
1999
- 1999-11-11 JP JP32182499A patent/JP2001144097A/ja active Pending
-
2000
- 2000-11-09 US US09/708,420 patent/US6525388B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10840236B2 (en) | 2017-08-08 | 2020-11-17 | Murata Manufacturing Co., Ltd. | Semiconductor device |
| WO2023133107A1 (en) * | 2022-01-06 | 2023-07-13 | Qorvo Us, Inc. | Compact esd structure |
Also Published As
| Publication number | Publication date |
|---|---|
| US6525388B1 (en) | 2003-02-25 |
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