JP2000357695A - 半導体装置、半導体集積回路及び半導体装置の製造方法 - Google Patents
半導体装置、半導体集積回路及び半導体装置の製造方法Info
- Publication number
- JP2000357695A JP2000357695A JP11169321A JP16932199A JP2000357695A JP 2000357695 A JP2000357695 A JP 2000357695A JP 11169321 A JP11169321 A JP 11169321A JP 16932199 A JP16932199 A JP 16932199A JP 2000357695 A JP2000357695 A JP 2000357695A
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- base
- collector
- heterojunction bipolar
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0814—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit
- H03K17/08146—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit in bipolar transistor switches
Abstract
(57)【要約】
【課題】 サージによるヘテロ接合バイポーラトランジ
スタの故障を防止することができる半導体装置、半導体
集積回路、及び半導体装置の製造方法を提供する。 【解決手段】 半導体装置には、ダイオード１及びヘテ
ロ接合バイポーラトランジスタ（ＨＢＴ）２が設けられ
ている。ダイオード１のアノードはＨＢＴ２のエミッタ
電極１９に接続されており、ダイオード１のカソードは
ＨＢＴ２のコレクタ電極１４に接続されている。また、
ＨＢＴ２のエミッタはエミッタ配線２４に接続され、ベ
ースはベース配線２５に接続され、コレクタはコレクタ
配線２６に接続されている。
スタの故障を防止することができる半導体装置、半導体
集積回路、及び半導体装置の製造方法を提供する。 【解決手段】 半導体装置には、ダイオード１及びヘテ
ロ接合バイポーラトランジスタ（ＨＢＴ）２が設けられ
ている。ダイオード１のアノードはＨＢＴ２のエミッタ
電極１９に接続されており、ダイオード１のカソードは
ＨＢＴ２のコレクタ電極１４に接続されている。また、
ＨＢＴ２のエミッタはエミッタ配線２４に接続され、ベ
ースはベース配線２５に接続され、コレクタはコレクタ
配線２６に接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は少なくとも１個のヘ
テロ接合バイポーラトランジスタが形成された半導体装
置、半導体集積回路及び半導体装置の製造方法に関し、
特に、サージによるヘテロ接合バイポーラトランジスタ
の故障の防止を図った半導体装置、半導体集積回路及び
半導体装置の製造方法に関する。
テロ接合バイポーラトランジスタが形成された半導体装
置、半導体集積回路及び半導体装置の製造方法に関し、
特に、サージによるヘテロ接合バイポーラトランジスタ
の故障の防止を図った半導体装置、半導体集積回路及び
半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、マルチフィンガー型ヘテロ接合バ
イポーラトランジスタ（以下、ヘテロ接合型バイポーラ
トランジスタをＨＢＴという。）は、携帯端末の送信用
途として使用されている。マルチフィンガー型ＨＢＴに
は、多数のエミッタ電極が相互に平行に配置されてお
り、これらのエミッタ電極を１個のエミッタパッドに共
通接続することにより、大電力の動作ができるようにさ
れている。このように、多数のエミッタ電極が設けられ
ている場合には、接合抵抗、配線抵抗及び寄生容量等が
大きいので、静電耐圧（サージ耐圧）は使用上問題とな
らないレベルであった。
イポーラトランジスタ（以下、ヘテロ接合型バイポーラ
トランジスタをＨＢＴという。）は、携帯端末の送信用
途として使用されている。マルチフィンガー型ＨＢＴに
は、多数のエミッタ電極が相互に平行に配置されてお
り、これらのエミッタ電極を１個のエミッタパッドに共
通接続することにより、大電力の動作ができるようにさ
れている。このように、多数のエミッタ電極が設けられ
ている場合には、接合抵抗、配線抵抗及び寄生容量等が
大きいので、静電耐圧（サージ耐圧）は使用上問題とな
らないレベルであった。
【０００３】しかし、受信用低雑音増幅器、ドライバ、
ミクサ又は発信器等の用途においては、エミッタフィン
ガ数は少なくなっており、例えば２又は３個のエミッタ
フィンガが設けられるようになっている。
ミクサ又は発信器等の用途においては、エミッタフィン
ガ数は少なくなっており、例えば２又は３個のエミッタ
フィンガが設けられるようになっている。
【０００４】図１１は従来のＨＢＴを有する半導体装置
の構成を示す模式的平面図である。従来のＨＢＴにおい
ては、半絶縁性基板上にコレクタ層、エミッタ層及びベ
ース層が順次エピタキシャル成長されている。
の構成を示す模式的平面図である。従来のＨＢＴにおい
ては、半絶縁性基板上にコレクタ層、エミッタ層及びベ
ース層が順次エピタキシャル成長されている。
【０００５】ベース層には、複数個のベース電極が接続
され、ベース電極はベーススルーホール１０１ｃを介し
てベース配線１０１ｂに接続されている。また、ベース
配線１０１ｂ上にはベースパッド１０１ａが設けられて
いる。同様に、コレクタ層には、コレクタ電極が接続さ
れ、コレクタ電極はコレクタスルーホール１０２ｃを介
してコレクタ配線１０２ｂに接続されている。また、コ
レクタ配線１０２ｂ上にはコレクタパッド１０２ａが設
けられている。エミッタ層には、エミッタ電極が形成さ
れ、エミッタ電極はエミッタスルーホールを介してエミ
ッタ配線１０３ｂに接続されている。エミッタ配線１０
３ｂの両端上には、エミッタパッド１０３ａが設けられ
ている。
され、ベース電極はベーススルーホール１０１ｃを介し
てベース配線１０１ｂに接続されている。また、ベース
配線１０１ｂ上にはベースパッド１０１ａが設けられて
いる。同様に、コレクタ層には、コレクタ電極が接続さ
れ、コレクタ電極はコレクタスルーホール１０２ｃを介
してコレクタ配線１０２ｂに接続されている。また、コ
レクタ配線１０２ｂ上にはコレクタパッド１０２ａが設
けられている。エミッタ層には、エミッタ電極が形成さ
れ、エミッタ電極はエミッタスルーホールを介してエミ
ッタ配線１０３ｂに接続されている。エミッタ配線１０
３ｂの両端上には、エミッタパッド１０３ａが設けられ
ている。
【０００６】図１２は従来のＨＢＴを有する半導体装置
の構成を示す等価回路図である。図１２はトランジスタ
数を除き図１１に示す半導体装置に対応するものであ
る。図１１のように構成された半導体装置には、図１２
に示すように、各ベースがベース電極１１１に接続さ
れ、各コレクタがコレクタ電極１１２に共通接続され、
各エミッタがエミッタ電極１１３に接続された複数個の
ＨＢＴが設けられている回路と等価なものとなる。
の構成を示す等価回路図である。図１２はトランジスタ
数を除き図１１に示す半導体装置に対応するものであ
る。図１１のように構成された半導体装置には、図１２
に示すように、各ベースがベース電極１１１に接続さ
れ、各コレクタがコレクタ電極１１２に共通接続され、
各エミッタがエミッタ電極１１３に接続された複数個の
ＨＢＴが設けられている回路と等価なものとなる。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
ように、エミッタフィンガ数が少なくなると、接合抵
抗、配線抵抗及び寄生容量等が小さくなって、利得は向
上するが、静電耐圧が低下するため、接合容量及び配線
抵抗等による影響が小さくなって、相対的に静電気によ
る影響を受けやすくなる。つまり、静電耐圧が低下して
しまい、故障しやすくなるという問題点がある。図１３
はそのときのエミッタ電流及び端子電圧を示すグラフ図
であり、図１４はＨＢＴの静電耐圧を評価するために用
いた回路を示す図である。なお、図１３において、実線
はエミッタ電流を示し、二点鎖線は端子電圧を示す。
ように、エミッタフィンガ数が少なくなると、接合抵
抗、配線抵抗及び寄生容量等が小さくなって、利得は向
上するが、静電耐圧が低下するため、接合容量及び配線
抵抗等による影響が小さくなって、相対的に静電気によ
る影響を受けやすくなる。つまり、静電耐圧が低下して
しまい、故障しやすくなるという問題点がある。図１３
はそのときのエミッタ電流及び端子電圧を示すグラフ図
であり、図１４はＨＢＴの静電耐圧を評価するために用
いた回路を示す図である。なお、図１３において、実線
はエミッタ電流を示し、二点鎖線は端子電圧を示す。
【０００８】エミッタ電流及び端子電圧の測定の際に
は、両電極が夫々ＨＢＴ１２１のコレクタ及びエミッタ
に接続したキャパシタ１２２を設け、キャパシタ１２２
を充電するための電源１２３をエミッタ側が正電位にな
るように接続した。また、ＨＢＴ１２１のコレクタ、キ
ャパシタ及び電源１２３の負電位の接続点には、充放電
を切替えるためのスイッチ１２４を設けた。このように
構成された回路において、キャパシタに２０Ｖの電圧を
印加して充電し、これを放電した場合、ＨＢＴ１２１に
は瞬時（約ナノ秒オーダー）に約２８０ｍＡのエミッタ
電流が流れる。このようなサージが発生すると、従来の
半導体装置では、その電流がそのままＨＢＴに流れるの
で、ＨＢＴに故障が発生してしまう。
は、両電極が夫々ＨＢＴ１２１のコレクタ及びエミッタ
に接続したキャパシタ１２２を設け、キャパシタ１２２
を充電するための電源１２３をエミッタ側が正電位にな
るように接続した。また、ＨＢＴ１２１のコレクタ、キ
ャパシタ及び電源１２３の負電位の接続点には、充放電
を切替えるためのスイッチ１２４を設けた。このように
構成された回路において、キャパシタに２０Ｖの電圧を
印加して充電し、これを放電した場合、ＨＢＴ１２１に
は瞬時（約ナノ秒オーダー）に約２８０ｍＡのエミッタ
電流が流れる。このようなサージが発生すると、従来の
半導体装置では、その電流がそのままＨＢＴに流れるの
で、ＨＢＴに故障が発生してしまう。
【０００９】静電耐圧が低いという欠点は、シリコン系
バイポーラトランジスタにおいても生じている。そし
て、この問題点を解決するために、コレクタ−ベース間
にツェナーダイオードを接続した半導体装置が提案され
ている（特開昭６２−２４４１７２号公報）。しかし、
このような構成をＨＢＴに適用したとしても、エミッタ
に正の電位が印加され、コレクタに負の電位が印加され
たときの耐性が低いＨＢＴにおいては、十分な効果は得
られない。
バイポーラトランジスタにおいても生じている。そし
て、この問題点を解決するために、コレクタ−ベース間
にツェナーダイオードを接続した半導体装置が提案され
ている（特開昭６２−２４４１７２号公報）。しかし、
このような構成をＨＢＴに適用したとしても、エミッタ
に正の電位が印加され、コレクタに負の電位が印加され
たときの耐性が低いＨＢＴにおいては、十分な効果は得
られない。
【００１０】また、ゲート電極が接地された電界効果ト
ランジスタをサージ保護用トランジスタとして出力端子
に接続した半導体装置が提案されている（特開昭６１−
２１６４７７号公報）。
ランジスタをサージ保護用トランジスタとして出力端子
に接続した半導体装置が提案されている（特開昭６１−
２１６４７７号公報）。
【００１１】図１５は特開昭６１−２１６４７７号公報
に開示された半導体装置の構成を示す回路図である。こ
の公報に開示された半導体装置には、入力端子１３１ａ
及び１３１ｂに夫々ゲートが接続された電界効果トラン
ジスタ１３２ａ及び１３２ｂが設けられている。トラン
ジスタ１３２ａ及び１３２ｂの接続点は出力端子１３４
に接続されている。また、トランジスタ１３２ａ及び１
３２ｂの接続点は出力端子１３４との間にドレインが接
続された電界効果トランジスタ１３３が設けられてい
る。トランジスタ１３３のゲート及びソースは接地され
ている。
に開示された半導体装置の構成を示す回路図である。こ
の公報に開示された半導体装置には、入力端子１３１ａ
及び１３１ｂに夫々ゲートが接続された電界効果トラン
ジスタ１３２ａ及び１３２ｂが設けられている。トラン
ジスタ１３２ａ及び１３２ｂの接続点は出力端子１３４
に接続されている。また、トランジスタ１３２ａ及び１
３２ｂの接続点は出力端子１３４との間にドレインが接
続された電界効果トランジスタ１３３が設けられてい
る。トランジスタ１３３のゲート及びソースは接地され
ている。
【００１２】この半導体装置によれば、トランジスタ１
３３によりサージ電圧を分散させることにより、所期の
目的は達成することはできた。しかし、サージ保護用ト
ランジスタを付加することにより、性能（利得）が劣化
する虞があり、そのままＨＢＴに適用することはできな
い。
３３によりサージ電圧を分散させることにより、所期の
目的は達成することはできた。しかし、サージ保護用ト
ランジスタを付加することにより、性能（利得）が劣化
する虞があり、そのままＨＢＴに適用することはできな
い。
【００１３】本発明はかかる問題点に鑑みてなされたも
のであって、サージによるヘテロ接合バイポーラトラン
ジスタの故障を防止することができる半導体装置、半導
体集積回路、及び半導体装置の製造方法を提供すること
を目的とする。
のであって、サージによるヘテロ接合バイポーラトラン
ジスタの故障を防止することができる半導体装置、半導
体集積回路、及び半導体装置の製造方法を提供すること
を目的とする。
【００１４】
【課題を解決するための手段】本発明に係る第１の半導
体装置は、ヘテロ接合バイポーラトランジスタと、この
ヘテロ接合バイポーラトランジスタのコレクタ−エミッ
タ間に接続されたダイオードと、を有することを特徴と
する。
体装置は、ヘテロ接合バイポーラトランジスタと、この
ヘテロ接合バイポーラトランジスタのコレクタ−エミッ
タ間に接続されたダイオードと、を有することを特徴と
する。
【００１５】なお、前記ダイオードは、ベース−エミッ
タ間が短絡されたヘテロ接合バイポーラトランジスタで
あってもよい。
タ間が短絡されたヘテロ接合バイポーラトランジスタで
あってもよい。
【００１６】本発明に係る第２の半導体装置は、第１の
方向に配列された複数個のヘテロ接合バイポーラトラン
ジスタと、前記複数個のヘテロ接合バイポーラトランジ
スタの各エミッタに接続されたエミッタ配線と、前記複
数個のヘテロ接合バイポーラトランジスタの各コレクタ
に接続されたコレクタ配線と、前記複数個のヘテロ接合
バイポーラトランジスタの少なくとも１個のベースに接
続されたベース配線と、を有し、前記複数個のヘテロ接
合バイポーラトランジスタのベースのうち前記ベース配
線に接続されていないものは、前記エミッタ配線に接続
されていることを特徴とする。
方向に配列された複数個のヘテロ接合バイポーラトラン
ジスタと、前記複数個のヘテロ接合バイポーラトランジ
スタの各エミッタに接続されたエミッタ配線と、前記複
数個のヘテロ接合バイポーラトランジスタの各コレクタ
に接続されたコレクタ配線と、前記複数個のヘテロ接合
バイポーラトランジスタの少なくとも１個のベースに接
続されたベース配線と、を有し、前記複数個のヘテロ接
合バイポーラトランジスタのベースのうち前記ベース配
線に接続されていないものは、前記エミッタ配線に接続
されていることを特徴とする。
【００１７】なお、前記複数個のヘテロ接合バイポーラ
トランジスタは、夫々前記第１の方向に直交する第２の
方向に延び櫛歯状に配置されたベース電極及びコレクタ
電極を有することができる。
トランジスタは、夫々前記第１の方向に直交する第２の
方向に延び櫛歯状に配置されたベース電極及びコレクタ
電極を有することができる。
【００１８】本発明に係る第３の半導体装置は、第１の
方向に配列された複数個のヘテロ接合バイポーラトラン
ジスタと、前記複数個のヘテロ接合バイポーラトランジ
スタ間の所定の位置に配置された少なくとも１個のダイ
オードと、前記複数個のヘテロ接合バイポーラトランジ
スタの各エミッタ及び前記ダイオードのアノードに接続
されたエミッタ配線と、前記複数個のヘテロ接合バイポ
ーラトランジスタの各コレクタ及び前記ダイオードのカ
ソードに接続されたコレクタ配線と、前記複数個のヘテ
ロ接合バイポーラトランジスタの各ベースに接続された
ベース配線と、を有することを特徴とする。
方向に配列された複数個のヘテロ接合バイポーラトラン
ジスタと、前記複数個のヘテロ接合バイポーラトランジ
スタ間の所定の位置に配置された少なくとも１個のダイ
オードと、前記複数個のヘテロ接合バイポーラトランジ
スタの各エミッタ及び前記ダイオードのアノードに接続
されたエミッタ配線と、前記複数個のヘテロ接合バイポ
ーラトランジスタの各コレクタ及び前記ダイオードのカ
ソードに接続されたコレクタ配線と、前記複数個のヘテ
ロ接合バイポーラトランジスタの各ベースに接続された
ベース配線と、を有することを特徴とする。
【００１９】本発明においては、サージが発生してトラ
ンジスタとして動作すべきヘテロ接合バイポーラトラン
ジスタのエミッタからコレクタに大きな電流が流れよう
としても、この電流はコレクタ−エミッタ間に接続され
たダイオード又はベースがエミッタ配線に接続されたヘ
テロ接合バイポーラトランジスタのベース−コレクタ間
を流れるので、トランジスタとして動作すべきヘテロ接
合バイポーラトランジスタには、ほとんどサージによる
電流は流れない。これにより、トランジスタとして動作
すべきヘテロ接合バイポーラトランジスタの故障が防止
される。
ンジスタとして動作すべきヘテロ接合バイポーラトラン
ジスタのエミッタからコレクタに大きな電流が流れよう
としても、この電流はコレクタ−エミッタ間に接続され
たダイオード又はベースがエミッタ配線に接続されたヘ
テロ接合バイポーラトランジスタのベース−コレクタ間
を流れるので、トランジスタとして動作すべきヘテロ接
合バイポーラトランジスタには、ほとんどサージによる
電流は流れない。これにより、トランジスタとして動作
すべきヘテロ接合バイポーラトランジスタの故障が防止
される。
【００２０】本発明に係る半導体集積回路は、第１のヘ
テロ接合バイポーラトランジスタと、このヘテロ接合バ
イポーラトランジスタのエミッタにベース及びエミッタ
が接続された第２のヘテロ接合バイポーラトランジスタ
と、を有することを特徴とする。
テロ接合バイポーラトランジスタと、このヘテロ接合バ
イポーラトランジスタのエミッタにベース及びエミッタ
が接続された第２のヘテロ接合バイポーラトランジスタ
と、を有することを特徴とする。
【００２１】本発明に係る半導体装置の製造方法は、基
板上に第１導電型のコレクタ層を形成する工程と、前記
コレクタ層上に複数個の第２導電型のベース層及び複数
個の第１導電型のエミッタ層を積層することにより複数
個のヘテロ接合バイポーラトランジスタを形成する工程
と、前記各エミッタ層及び所定数の前記ベース層に接続
されるエミッタ配線を形成する工程と、を有することを
特徴とする。
板上に第１導電型のコレクタ層を形成する工程と、前記
コレクタ層上に複数個の第２導電型のベース層及び複数
個の第１導電型のエミッタ層を積層することにより複数
個のヘテロ接合バイポーラトランジスタを形成する工程
と、前記各エミッタ層及び所定数の前記ベース層に接続
されるエミッタ配線を形成する工程と、を有することを
特徴とする。
【００２２】本発明方法においては、各エミッタ層に接
続されるエミッタ配線を形成する際に、所定数のベース
層をエミッタ配線に接続するので、ベース−エミッタ間
が短絡されたヘテロ接合バイポーラトランジスタを容易
に形成することができる。また、この工程においてエミ
ッタ配線に接続するベース層の数を変更することのみで
複数種の半導体装置に適応することが可能である。この
結果、開発及び生産におけるコストを低減することが可
能である。
続されるエミッタ配線を形成する際に、所定数のベース
層をエミッタ配線に接続するので、ベース−エミッタ間
が短絡されたヘテロ接合バイポーラトランジスタを容易
に形成することができる。また、この工程においてエミ
ッタ配線に接続するベース層の数を変更することのみで
複数種の半導体装置に適応することが可能である。この
結果、開発及び生産におけるコストを低減することが可
能である。
【００２３】
【発明の実施の形態】以下、本発明の実施例に係る半導
体装置について、添付の図面を参照して具体的に説明す
る。図１は本発明の第１の実施例に係る半導体装置の構
成を示す図であって、（ａ）は模式的平面図、（ｂ）は
等価回路図である。図２は本発明の第１の実施例におけ
るＨＢＴの構成を示す断面図であり、図３は本発明の第
１の実施例におけるダイオードの構成を示す断面図であ
る。
体装置について、添付の図面を参照して具体的に説明す
る。図１は本発明の第１の実施例に係る半導体装置の構
成を示す図であって、（ａ）は模式的平面図、（ｂ）は
等価回路図である。図２は本発明の第１の実施例におけ
るＨＢＴの構成を示す断面図であり、図３は本発明の第
１の実施例におけるダイオードの構成を示す断面図であ
る。
【００２４】第１の実施例には、図１（ａ）及び（ｂ）
に示すように、ダイオード１及びヘテロ接合バイポーラ
トランジスタ（ＨＢＴ）２が設けられている。ダイオー
ド１のアノードはＨＢＴ２のエミッタ電極１９に接続さ
れており、ダイオード１のカソードはＨＢＴ２のコレク
タ電極１４に接続されている。
に示すように、ダイオード１及びヘテロ接合バイポーラ
トランジスタ（ＨＢＴ）２が設けられている。ダイオー
ド１のアノードはＨＢＴ２のエミッタ電極１９に接続さ
れており、ダイオード１のカソードはＨＢＴ２のコレク
タ電極１４に接続されている。
【００２５】ＨＢＴ２が設けられた領域においては、図
２に示すように、半絶縁性基板１１上にバッファ層１２
が形成されている。バッファ層１２上にｎ型コレクタ層
１３が形成されている。コレクタ層１３上には、選択的
にコレクタ電極１４が形成されている。また、コレクタ
層１３のコレクタ電極１４が形成されていない領域上に
は、ｐ型ベース層１５が形成されている。そして、ベー
ス電極１５上には、選択的にベース電極１６が形成され
ている。更に、ベース層１５のベース電極１６が形成さ
れていない領域上には、ｎ型エミッタ層１７、エミッタ
コンタクト層１８及びエミッタ電極１９がこの順で積層
されている。
２に示すように、半絶縁性基板１１上にバッファ層１２
が形成されている。バッファ層１２上にｎ型コレクタ層
１３が形成されている。コレクタ層１３上には、選択的
にコレクタ電極１４が形成されている。また、コレクタ
層１３のコレクタ電極１４が形成されていない領域上に
は、ｐ型ベース層１５が形成されている。そして、ベー
ス電極１５上には、選択的にベース電極１６が形成され
ている。更に、ベース層１５のベース電極１６が形成さ
れていない領域上には、ｎ型エミッタ層１７、エミッタ
コンタクト層１８及びエミッタ電極１９がこの順で積層
されている。
【００２６】そして、全面に保護膜２０として層間絶縁
膜が形成されている。保護膜２０には、エミッタスルー
ホール２１、ベーススルーホール２２及びコレクタスル
ーホール２３が穿設されており、夫々エミッタ電極１
９、ベース電極１６及びコレクタ電極１４まで達してい
る。
膜が形成されている。保護膜２０には、エミッタスルー
ホール２１、ベーススルーホール２２及びコレクタスル
ーホール２３が穿設されており、夫々エミッタ電極１
９、ベース電極１６及びコレクタ電極１４まで達してい
る。
【００２７】また、保護膜２０上には、エミッタスルー
ホール２１を介してエミッタ電極１９と接続されたエミ
ッタ配線２４が形成されている。同様に、保護膜２０上
に、ベーススルーホール２２を介してベース電極１６と
接続されたベース配線２５及びコレクタスルーホール２
３を介してコレクタ電極１４と接続されたコレクタ配線
２６が形成されている。
ホール２１を介してエミッタ電極１９と接続されたエミ
ッタ配線２４が形成されている。同様に、保護膜２０上
に、ベーススルーホール２２を介してベース電極１６と
接続されたベース配線２５及びコレクタスルーホール２
３を介してコレクタ電極１４と接続されたコレクタ配線
２６が形成されている。
【００２８】更に、エミッタ配線２４の両端上には、エ
ミッタパッド（図示せず）が設けられ、ベース配線２５
上にはベースパッド（図示せず）が設けられ、コレクタ
配線２６上にはコレクタパッド（図示せず）が設けられ
ている。
ミッタパッド（図示せず）が設けられ、ベース配線２５
上にはベースパッド（図示せず）が設けられ、コレクタ
配線２６上にはコレクタパッド（図示せず）が設けられ
ている。
【００２９】一方、ダイオード１が形成されている領域
においては、ＨＢＴ２が形成されている領域と同様に、
半絶縁性基板１１上に、バッファ層１２、ｎ型コレクタ
層１３、コレクタ電極１４、ｐ型ベース層１５ａが形成
されている。そして、ベース層１５ａ上にエミッタ・ベ
ース電極１６ａが形成されている。
においては、ＨＢＴ２が形成されている領域と同様に、
半絶縁性基板１１上に、バッファ層１２、ｎ型コレクタ
層１３、コレクタ電極１４、ｐ型ベース層１５ａが形成
されている。そして、ベース層１５ａ上にエミッタ・ベ
ース電極１６ａが形成されている。
【００３０】そして、全面に保護膜２０として層間絶縁
膜が形成されている。保護膜２０には、エミッタ・ベー
ススルーホール２１ａ及びコレクタスルーホール２３ａ
が穿設されており、夫々エミッタ・ベース電極１６ａ及
びコレクタ電極１４まで達している。
膜が形成されている。保護膜２０には、エミッタ・ベー
ススルーホール２１ａ及びコレクタスルーホール２３ａ
が穿設されており、夫々エミッタ・ベース電極１６ａ及
びコレクタ電極１４まで達している。
【００３１】また、エミッタ配線２４がエミッタ・ベー
ススルーホール２１ａを介してエミッタ・ベース電極１
６ａと接続されている。即ち、エミッタ・ベース電極１
６ａがＨＢＴ２のエミッタ電極１９に接続されている。
更に、コレクタ配線２６がコレクタスルーホール２３ａ
を介してコレクタ電極１４と接続されている。
ススルーホール２１ａを介してエミッタ・ベース電極１
６ａと接続されている。即ち、エミッタ・ベース電極１
６ａがＨＢＴ２のエミッタ電極１９に接続されている。
更に、コレクタ配線２６がコレクタスルーホール２３ａ
を介してコレクタ電極１４と接続されている。
【００３２】この領域においては、ｎ型コレクタ層１３
がダイオード１のカソードに相当し、ｐ型ベース層１５
ａがダイオード１のアノードに相当する。
がダイオード１のカソードに相当し、ｐ型ベース層１５
ａがダイオード１のアノードに相当する。
【００３３】なお、コレクタ電極１４、ベース電極１６
及びエミッタ・ベース電極１６ａは櫛歯状に形成されて
おり、相互に平行な方向に延びている。また、例えばベ
ース層１５及び１５ａの長手方向の寸法は２０μｍ程度
であり、これに直交する方向の寸法は３μｍ程度であ
る。
及びエミッタ・ベース電極１６ａは櫛歯状に形成されて
おり、相互に平行な方向に延びている。また、例えばベ
ース層１５及び１５ａの長手方向の寸法は２０μｍ程度
であり、これに直交する方向の寸法は３μｍ程度であ
る。
【００３４】このように構成された第１の実施例におい
ては、サージ電圧が発生し、エミッタに正の電圧が印加
され、コレクタに負の電圧が印加されると、これに伴っ
て流れる電流は、ほとんどダイオード１を流れ、ＨＢＴ
２にはほとんどサージ電圧による電流は流れない。例え
ば、図１４に示す回路を使用してサージを発生させた場
合、ＨＢＴ２に流れる電流は、２〜３ｍＡ程度となる。
この結果、サージ電圧によるＨＢＴ２の故障が防止され
る。また、通常のバイアス状態、即ち、エミッタに対し
てコレクタに正電位が印加されている状態では、ダイオ
ードには電流が流れないため、ＨＢＴの正常な動作が保
障される。
ては、サージ電圧が発生し、エミッタに正の電圧が印加
され、コレクタに負の電圧が印加されると、これに伴っ
て流れる電流は、ほとんどダイオード１を流れ、ＨＢＴ
２にはほとんどサージ電圧による電流は流れない。例え
ば、図１４に示す回路を使用してサージを発生させた場
合、ＨＢＴ２に流れる電流は、２〜３ｍＡ程度となる。
この結果、サージ電圧によるＨＢＴ２の故障が防止され
る。また、通常のバイアス状態、即ち、エミッタに対し
てコレクタに正電位が印加されている状態では、ダイオ
ードには電流が流れないため、ＨＢＴの正常な動作が保
障される。
【００３５】なお、ダイオードの大きさは、特に限定さ
れるものではない。より高い静電耐圧が要求される場合
には、大きなものを使用すればよく、高速動作が要求さ
れる場合には、所望の静電耐圧が得られる範囲内で小さ
いものを使用すればよい。
れるものではない。より高い静電耐圧が要求される場合
には、大きなものを使用すればよく、高速動作が要求さ
れる場合には、所望の静電耐圧が得られる範囲内で小さ
いものを使用すればよい。
【００３６】次に、本発明の第２の実施例について説明
する。第２の実施例においては、ダイオードとしてベー
ス−エミッタ間が短絡されたＨＢＴが設けられている。
図４は本発明の第２の実施例に係る半導体装置の構成を
示す図であって、（ａ）は模式的平面図、（ｂ）は等価
回路図である。なお、図４（ａ）及び（ｂ）に示す第２
の実施例において、図１（ａ）及び（ｂ）に示す第１の
実施例と同一の構成要素には、同一の符号を付してその
詳細な説明は省略する。
する。第２の実施例においては、ダイオードとしてベー
ス−エミッタ間が短絡されたＨＢＴが設けられている。
図４は本発明の第２の実施例に係る半導体装置の構成を
示す図であって、（ａ）は模式的平面図、（ｂ）は等価
回路図である。なお、図４（ａ）及び（ｂ）に示す第２
の実施例において、図１（ａ）及び（ｂ）に示す第１の
実施例と同一の構成要素には、同一の符号を付してその
詳細な説明は省略する。
【００３７】第２の実施例においては、第１の実施例に
おけるダイオード１の替わりにベース−エミッタ間が短
絡されたＨＢＴ３が設けられている。ＨＢＴ３のコレク
タはＨＢＴ２のコレクタ電極１４に接続され、ＨＢＴ３
のベース及びエミッタはＨＢＴ２のエミッタ電極１９に
接続されている。
おけるダイオード１の替わりにベース−エミッタ間が短
絡されたＨＢＴ３が設けられている。ＨＢＴ３のコレク
タはＨＢＴ２のコレクタ電極１４に接続され、ＨＢＴ３
のベース及びエミッタはＨＢＴ２のエミッタ電極１９に
接続されている。
【００３８】なお、ＨＢＴ３自体の構造は、ＨＢＴ２の
構造と同等のものである。但し、ＨＢＴ３におけるベー
ススルーホール２２とエミッタ配線２４とを接続するベ
ース・エミッタ短絡配線２７が保護層２０上に形成され
ており、ＨＢＴ３におけるベース電極は、ベース配線２
５ではなく、エミッタ配線２４に接続されている。ベー
ス・エミッタ短絡配線２７は、例えばＡｌ配線又はＡｕ
配線であり、エミッタ配線２４の一部となる。
構造と同等のものである。但し、ＨＢＴ３におけるベー
ススルーホール２２とエミッタ配線２４とを接続するベ
ース・エミッタ短絡配線２７が保護層２０上に形成され
ており、ＨＢＴ３におけるベース電極は、ベース配線２
５ではなく、エミッタ配線２４に接続されている。ベー
ス・エミッタ短絡配線２７は、例えばＡｌ配線又はＡｕ
配線であり、エミッタ配線２４の一部となる。
【００３９】このように構成された第２の実施例におい
ては、サージ電圧が発生し、エミッタに正の電圧が印加
され、コレクタに負の電圧が印加されると、これに伴っ
て流れる電流は、ほとんどＨＢＴ３のベースからコレク
タの経路を流れ、ＨＢＴ２にはほとんどサージ電圧によ
る電流は流れない。この結果、サージ電圧によるＨＢＴ
２の故障が防止される。
ては、サージ電圧が発生し、エミッタに正の電圧が印加
され、コレクタに負の電圧が印加されると、これに伴っ
て流れる電流は、ほとんどＨＢＴ３のベースからコレク
タの経路を流れ、ＨＢＴ２にはほとんどサージ電圧によ
る電流は流れない。この結果、サージ電圧によるＨＢＴ
２の故障が防止される。
【００４０】次に、本発明の第３の実施例について説明
する。第３の実施例は、その製造工程においてトランジ
スタとして動作すべきＨＢＴの数を可変としたものであ
る。図５は本発明の第３の実施例に係る半導体装置の構
成を示す模式的平面図であり、図６は本発明の第３の実
施例に係る半導体装置の構成を示す等価回路図である。
なお、図５及び６に示す第３の実施例において、図４
（ａ）及び（ｂ）に示す第２の実施例と同一の構成要素
には、同一の符号を付してその詳細な説明は省略する。
する。第３の実施例は、その製造工程においてトランジ
スタとして動作すべきＨＢＴの数を可変としたものであ
る。図５は本発明の第３の実施例に係る半導体装置の構
成を示す模式的平面図であり、図６は本発明の第３の実
施例に係る半導体装置の構成を示す等価回路図である。
なお、図５及び６に示す第３の実施例において、図４
（ａ）及び（ｂ）に示す第２の実施例と同一の構成要素
には、同一の符号を付してその詳細な説明は省略する。
【００４１】第３の実施例においては、複数のＨＢＴ２
が設けられており、それらのベース同士、コレクタ同士
及びエミッタ同士が共通接続されている。また、第２の
実施例と同様に、ＨＢＴ２に接続されたＨＢＴ３が設け
られている。更に、ＨＢＴ２とＨＢＴ３との間には、Ｈ
ＢＴ４が設けられている。ＨＢＴ４のエミッタはＨＢＴ
２のエミッタ電極１９に接続されており、ＨＢＴ４のコ
レクタはＨＢＴ２のコレクタ電極１４に接続されてい
る。
が設けられており、それらのベース同士、コレクタ同士
及びエミッタ同士が共通接続されている。また、第２の
実施例と同様に、ＨＢＴ２に接続されたＨＢＴ３が設け
られている。更に、ＨＢＴ２とＨＢＴ３との間には、Ｈ
ＢＴ４が設けられている。ＨＢＴ４のエミッタはＨＢＴ
２のエミッタ電極１９に接続されており、ＨＢＴ４のコ
レクタはＨＢＴ２のコレクタ電極１４に接続されてい
る。
【００４２】図５に示すように、製造された第３の実施
例においては、ＨＢＴ４のベース電極は、ＨＢＴ３と同
様に、ベース・エミッタ短絡配線２７を介してエミッタ
配線２４に接続されているが、ＨＢＴ２と同様に、その
製造工程中にベース電極をベース配線２５に接続させる
こともできる。この場合、図５において、ＨＢＴ４にお
けるベース・エミッタ短絡配線２７が設けられず、二点
鎖線で示す領域までベース配線２５が延出した形状とな
る。
例においては、ＨＢＴ４のベース電極は、ＨＢＴ３と同
様に、ベース・エミッタ短絡配線２７を介してエミッタ
配線２４に接続されているが、ＨＢＴ２と同様に、その
製造工程中にベース電極をベース配線２５に接続させる
こともできる。この場合、図５において、ＨＢＴ４にお
けるベース・エミッタ短絡配線２７が設けられず、二点
鎖線で示す領域までベース配線２５が延出した形状とな
る。
【００４３】このような第３の実施例の半導体装置を製
造する場合、基板上にコレクタ層を形成した後、予めト
ランジスタとして動作するために最低限必要とされる数
より多くベース層及びエミッタ層等を櫛歯状にコレクタ
層上に形成しておく。そして、ベース配線、エミッタ配
線及びコレクタ配線等を形成する配線形成工程におい
て、ベーススルーホールを接続する先をベース配線又は
エミッタ配線のうちから選択して配線を形成すればよ
い。従って、配線形成工程までの工程が同一のものであ
っても、その後の工程を若干変更することのみで複数種
の半導体装置に適応することが可能である。即ち、ベー
ス−エミッタ間が短絡されるＨＢＴの数に対する自由度
が高く、開発及び生産におけるコストを低減することが
できる。
造する場合、基板上にコレクタ層を形成した後、予めト
ランジスタとして動作するために最低限必要とされる数
より多くベース層及びエミッタ層等を櫛歯状にコレクタ
層上に形成しておく。そして、ベース配線、エミッタ配
線及びコレクタ配線等を形成する配線形成工程におい
て、ベーススルーホールを接続する先をベース配線又は
エミッタ配線のうちから選択して配線を形成すればよ
い。従って、配線形成工程までの工程が同一のものであ
っても、その後の工程を若干変更することのみで複数種
の半導体装置に適応することが可能である。即ち、ベー
ス−エミッタ間が短絡されるＨＢＴの数に対する自由度
が高く、開発及び生産におけるコストを低減することが
できる。
【００４４】次に、本発明の第４の実施例について説明
する。第３の実施例においては、ベース−エミッタ間が
短絡されたＨＢＴが櫛歯状に並べられた群の一端に設け
られているが、第４の実施例においては、ベース−エミ
ッタ間が短絡されたＨＢＴが群の任意の位置に設けられ
ている。図７は本発明の第４の実施例に係る半導体装置
の構成を示す模式的平面図であり、図８は本発明の第４
の実施例に係る半導体装置の構成を示す等価回路図であ
る。なお、図７及び８に示す第４の実施例において、図
５及び６に示す第３の実施例と同一の構成要素には、同
一の符号を付してその詳細な説明は省略する。
する。第３の実施例においては、ベース−エミッタ間が
短絡されたＨＢＴが櫛歯状に並べられた群の一端に設け
られているが、第４の実施例においては、ベース−エミ
ッタ間が短絡されたＨＢＴが群の任意の位置に設けられ
ている。図７は本発明の第４の実施例に係る半導体装置
の構成を示す模式的平面図であり、図８は本発明の第４
の実施例に係る半導体装置の構成を示す等価回路図であ
る。なお、図７及び８に示す第４の実施例において、図
５及び６に示す第３の実施例と同一の構成要素には、同
一の符号を付してその詳細な説明は省略する。
【００４５】第４の実施例においては、複数個のＨＢＴ
からなる群の一端から、例えば３番目、７番目、…に位
置するものにおいてベース・エミッタ短絡配線２７が設
けられている。即ち、ＨＢＴの４個毎にベース電極がエ
ミッタ配線２４に接続されている。
からなる群の一端から、例えば３番目、７番目、…に位
置するものにおいてベース・エミッタ短絡配線２７が設
けられている。即ち、ＨＢＴの４個毎にベース電極がエ
ミッタ配線２４に接続されている。
【００４６】第３の実施例のように、ベース−エミッタ
間が接続されたＨＢＴが群の一方の端部に偏っている場
合、そこから離れたＨＢＴにおいては、サージによる大
電流を完全には抑制することができないことも考えられ
る。第４の実施例においては、４個毎にベース−エミッ
タ間が接続されているので、上述のような虞は全くな
い。従って、より一層信頼性が高いといえる。
間が接続されたＨＢＴが群の一方の端部に偏っている場
合、そこから離れたＨＢＴにおいては、サージによる大
電流を完全には抑制することができないことも考えられ
る。第４の実施例においては、４個毎にベース−エミッ
タ間が接続されているので、上述のような虞は全くな
い。従って、より一層信頼性が高いといえる。
【００４７】なお、第２乃至第４の実施例においては、
ベース−エミッタ間が接続されているＨＢＴのベース電
極はベース・エミッタ短絡配線２７を介してエミッタ配
線２４に接続されているが、ベーススルーホールから直
接エミッタパッドに接続されるような構成としてもよ
い。図９は本発明の第５の実施例に係る半導体装置の構
成を示す模式的平面図である。なお、図９に示す第５の
実施例において、図４（ａ）及び（ｂ）に示す第２の実
施例と同一の構成要素には、同一の符号を付してその詳
細な説明は省略する。
ベース−エミッタ間が接続されているＨＢＴのベース電
極はベース・エミッタ短絡配線２７を介してエミッタ配
線２４に接続されているが、ベーススルーホールから直
接エミッタパッドに接続されるような構成としてもよ
い。図９は本発明の第５の実施例に係る半導体装置の構
成を示す模式的平面図である。なお、図９に示す第５の
実施例において、図４（ａ）及び（ｂ）に示す第２の実
施例と同一の構成要素には、同一の符号を付してその詳
細な説明は省略する。
【００４８】第５の実施例には、エミッタ配線２４の両
端上にエミッタパッド３１が設けられ、ベース配線２５
上にはベースパッド３２が設けられ、コレクタ配線２６
上にはコレクタパッド３３が設けられている。ＨＢＴ２
のベース電極は、第２の実施例と同様に、ベーススルー
ホール２２を介してベースパッド３２に接続されてい
る。一方、ＨＢＴ３のベース電極は、エミッタパッド３
１からエミッタ配線２４と平行に延びる配線２４ａによ
りベーススルーホール２２を介してエミッタパッド３１
に接続されている。
端上にエミッタパッド３１が設けられ、ベース配線２５
上にはベースパッド３２が設けられ、コレクタ配線２６
上にはコレクタパッド３３が設けられている。ＨＢＴ２
のベース電極は、第２の実施例と同様に、ベーススルー
ホール２２を介してベースパッド３２に接続されてい
る。一方、ＨＢＴ３のベース電極は、エミッタパッド３
１からエミッタ配線２４と平行に延びる配線２４ａによ
りベーススルーホール２２を介してエミッタパッド３１
に接続されている。
【００４９】このように構成された第５の実施例におい
ても、サージに伴って流れる電流は、ほとんどＨＢＴ３
を流れ、ＨＢＴ２にはほとんど流れない。この結果、サ
ージ電圧によるＨＢＴ２の故障が防止される。
ても、サージに伴って流れる電流は、ほとんどＨＢＴ３
を流れ、ＨＢＴ２にはほとんど流れない。この結果、サ
ージ電圧によるＨＢＴ２の故障が防止される。
【００５０】なお、本発明は、上述の各実施例のような
ＨＢＴの組み合わせに限定されるものではなく、集積回
路にも適用することが可能である。図１０は本発明を半
導体集積回路に適用した例を示すブロック図である。
ＨＢＴの組み合わせに限定されるものではなく、集積回
路にも適用することが可能である。図１０は本発明を半
導体集積回路に適用した例を示すブロック図である。
【００５１】例えば、ＨＢＴ５２ａのベース、エミッタ
及びコレクタに夫々回路５３、５４及び５５が接続され
ている。回路５５には、回路５６が接続されている。回
路５６にベースが接続されたＨＢＴ５２ｂが設けられて
いる。ＨＢＴ５２ｂのエミッタ及びコレクタには、夫々
回路５７及び５８が接続されている。回路５８には、更
に回路５９が接続されている。
及びコレクタに夫々回路５３、５４及び５５が接続され
ている。回路５５には、回路５６が接続されている。回
路５６にベースが接続されたＨＢＴ５２ｂが設けられて
いる。ＨＢＴ５２ｂのエミッタ及びコレクタには、夫々
回路５７及び５８が接続されている。回路５８には、更
に回路５９が接続されている。
【００５２】そして、ベース及びエミッタがＨＢＴ５２
ａのエミッタに接続されたＨＢＴ５１ａが設けられてい
る。ＨＢＴ５１ａのコレクタは、回路５５及び５６間に
接続されている。また、ベース及びエミッタがＨＢＴ５
２ｂのエミッタに接続されたＨＢＴ５１ｂが設けられて
いる。ＨＢＴ５１ｂのコレクタは、回路５８及び５９間
に接続されている。
ａのエミッタに接続されたＨＢＴ５１ａが設けられてい
る。ＨＢＴ５１ａのコレクタは、回路５５及び５６間に
接続されている。また、ベース及びエミッタがＨＢＴ５
２ｂのエミッタに接続されたＨＢＴ５１ｂが設けられて
いる。ＨＢＴ５１ｂのコレクタは、回路５８及び５９間
に接続されている。
【００５３】このように構成された半導体集積回路にお
いては、ＨＢＴ５２ａ又は５２ｂに大きなエミッタ電流
が流れるようなサージが発生した場合であっても、その
ようなエミッタ電流のほとんどはＨＢＴ５１ａ又は５１
ｂを流れる。従って、ＨＢＴ５２ａ及び５２ｂの故障が
防止される。
いては、ＨＢＴ５２ａ又は５２ｂに大きなエミッタ電流
が流れるようなサージが発生した場合であっても、その
ようなエミッタ電流のほとんどはＨＢＴ５１ａ又は５１
ｂを流れる。従って、ＨＢＴ５２ａ及び５２ｂの故障が
防止される。
【００５４】
【発明の効果】以上詳述したように、本発明によれば、
コレクタ−エミッタ間に接続されたダイオード又はベー
スがエミッタ配線に接続されたヘテロ接合バイポーラト
ランジスタを設けているので、サージが発生してトラン
ジスタとして動作すべきヘテロ接合バイポーラトランジ
スタのエミッタからコレクタに大きな電流が流れようと
しても、このヘテロ接合バイポーラトランジスタには、
ほとんどサージによる電流は流れない。これにより、ト
ランジスタとして動作すべきヘテロ接合バイポーラトラ
ンジスタの故障を防止することができる。
コレクタ−エミッタ間に接続されたダイオード又はベー
スがエミッタ配線に接続されたヘテロ接合バイポーラト
ランジスタを設けているので、サージが発生してトラン
ジスタとして動作すべきヘテロ接合バイポーラトランジ
スタのエミッタからコレクタに大きな電流が流れようと
しても、このヘテロ接合バイポーラトランジスタには、
ほとんどサージによる電流は流れない。これにより、ト
ランジスタとして動作すべきヘテロ接合バイポーラトラ
ンジスタの故障を防止することができる。
【００５５】また、本発明方法によれば、各エミッタ層
に接続されるエミッタ配線を形成する際に、所定数のベ
ース層をエミッタ配線に接続するので、ベース−エミッ
タ間が短絡されたヘテロ接合バイポーラトランジスタを
容易に形成することができる。また、この工程において
エミッタ配線に接続するベース層の数を変更することの
みで複数種の半導体装置に適応することができる。これ
により、開発及び生産におけるコストを低減することが
できる。
に接続されるエミッタ配線を形成する際に、所定数のベ
ース層をエミッタ配線に接続するので、ベース−エミッ
タ間が短絡されたヘテロ接合バイポーラトランジスタを
容易に形成することができる。また、この工程において
エミッタ配線に接続するベース層の数を変更することの
みで複数種の半導体装置に適応することができる。これ
により、開発及び生産におけるコストを低減することが
できる。
【図１】本発明の第１の実施例に係る半導体装置の構成
を示す図であって、（ａ）は模式的平面図、（ｂ）は等
価回路図である。
を示す図であって、（ａ）は模式的平面図、（ｂ）は等
価回路図である。
【図２】本発明の第１の実施例におけるＨＢＴの構成を
示す断面図である。
示す断面図である。
【図３】本発明の第１の実施例におけるダイオードの構
成を示す断面図である。
成を示す断面図である。
【図４】本発明の第２の実施例に係る半導体装置の構成
を示す図であって、（ａ）は模式的平面図、（ｂ）は等
価回路図である。
を示す図であって、（ａ）は模式的平面図、（ｂ）は等
価回路図である。
【図５】本発明の第３の実施例に係る半導体装置の構成
を示す模式的平面図である。
を示す模式的平面図である。
【図６】本発明の第３の実施例に係る半導体装置の構成
を示す等価回路図である。
を示す等価回路図である。
【図７】本発明の第４の実施例に係る半導体装置の構成
を示す模式的平面図である。
を示す模式的平面図である。
【図８】本発明の第４の実施例に係る半導体装置の構成
を示す等価回路図である。
を示す等価回路図である。
【図９】本発明の第５の実施例に係る半導体装置の構成
を示す模式的平面図である。
を示す模式的平面図である。
【図１０】本発明を半導体集積回路に適用した例を示す
ブロック図である。
ブロック図である。
【図１１】従来のＨＢＴを有する半導体装置の構成を示
す模式的平面図である。
す模式的平面図である。
【図１２】従来のＨＢＴを有する半導体装置の構成を示
す等価回路図である。
す等価回路図である。
【図１３】ＨＢＴが１個の場合のエミッタ電流及び端子
電圧を示すグラフ図である。
電圧を示すグラフ図である。
【図１４】ＨＢＴの静電耐圧を評価するために用いた回
路を示す図である。
路を示す図である。
【図１５】特開昭６１−２１６４７７号公報に開示され
た半導体装置の構成を示す回路図である。
た半導体装置の構成を示す回路図である。
１；ダイオード ２、３、４、５１ａ、５１ｂ、５２ａ、５２ｂ；ヘテロ
接合バイポーラトランジスタ（ＨＢＴ） １１；半絶縁性基板 １２；バッファ層 １３；コレクタ層 １４；コレクタ電極 １５、１５ａ；ベース層 １６；ベース電極 １６ａ；エミッタ・ベース電極 １７；エミッタ層 １８；エミッタコンタクト層 １９；エミッタ電極 ２０；保護層 ２１；エミッタスルーホール ２１ａ；エミッタ・ベーススルーホール ２２；ベーススルーホール ２３、２３ａ；コレクタスルーホール ２４；エミッタ配線 ２４ａ；配線 ２５；ベース配線 ２６；コレクタ配線 ２７；ベース・エミッタ短絡配線 ３１；エミッタパッド ３２；ベースパッド ３３；コレクタパッド ５３、５４、５５、５６、５７、５８、５９；回路
接合バイポーラトランジスタ（ＨＢＴ） １１；半絶縁性基板 １２；バッファ層 １３；コレクタ層 １４；コレクタ電極 １５、１５ａ；ベース層 １６；ベース電極 １６ａ；エミッタ・ベース電極 １７；エミッタ層 １８；エミッタコンタクト層 １９；エミッタ電極 ２０；保護層 ２１；エミッタスルーホール ２１ａ；エミッタ・ベーススルーホール ２２；ベーススルーホール ２３、２３ａ；コレクタスルーホール ２４；エミッタ配線 ２４ａ；配線 ２５；ベース配線 ２６；コレクタ配線 ２７；ベース・エミッタ短絡配線 ３１；エミッタパッド ３２；ベースパッド ３３；コレクタパッド ５３、５４、５５、５６、５７、５８、５９；回路
フロントページの続き (72)発明者 後藤 典夫 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5F003 AP06 BA92 BF06 BG06 BH02 BH05 BH13 BH16 BH93 BJ12 BJ90 5F082 AA33 BC01 BC03 BC11 DA02 DA06 GA04
Claims (7)
- 【請求項１】 ヘテロ接合バイポーラトランジスタと、
このヘテロ接合バイポーラトランジスタのコレクタ−エ
ミッタ間に接続されたダイオードと、を有することを特
徴とする半導体装置。 - 【請求項２】 前記ダイオードは、ベース−エミッタ間
が短絡されたヘテロ接合バイポーラトランジスタである
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 第１の方向に配列された複数個のヘテロ
接合バイポーラトランジスタと、前記複数個のヘテロ接
合バイポーラトランジスタの各エミッタに接続されたエ
ミッタ配線と、前記複数個のヘテロ接合バイポーラトラ
ンジスタの各コレクタに接続されたコレクタ配線と、前
記複数個のヘテロ接合バイポーラトランジスタの少なく
とも１個のベースに接続されたベース配線と、を有し、
前記複数個のヘテロ接合バイポーラトランジスタのベー
スのうち前記ベース配線に接続されていないものは、前
記エミッタ配線に接続されていることを特徴とする半導
体装置。 - 【請求項４】 前記複数個のヘテロ接合バイポーラトラ
ンジスタは、夫々前記第１の方向に直交する第２の方向
に延び櫛歯状に配置されたベース電極及びコレクタ電極
を有することを特徴とする請求項３に記載の半導体装
置。 - 【請求項５】 第１の方向に配列された複数個のヘテロ
接合バイポーラトランジスタと、前記複数個のヘテロ接
合バイポーラトランジスタ間の所定の位置に配置された
少なくとも１個のダイオードと、前記複数個のヘテロ接
合バイポーラトランジスタの各エミッタ及び前記ダイオ
ードのアノードに接続されたエミッタ配線と、前記複数
個のヘテロ接合バイポーラトランジスタの各コレクタ及
び前記ダイオードのカソードに接続されたコレクタ配線
と、前記複数個のヘテロ接合バイポーラトランジスタの
各ベースに接続されたベース配線と、を有することを特
徴とする半導体装置。 - 【請求項６】 第１のヘテロ接合バイポーラトランジス
タと、このヘテロ接合バイポーラトランジスタのエミッ
タにベース及びエミッタが接続された第２のヘテロ接合
バイポーラトランジスタと、を有することを特徴とする
半導体集積回路。 - 【請求項７】 基板上に第１導電型のコレクタ層を形成
する工程と、前記コレクタ層上に複数個の第２導電型の
ベース層及び複数個の第１導電型のエミッタ層を積層す
ることにより複数個のヘテロ接合バイポーラトランジス
タを形成する工程と、前記各エミッタ層及び所定数の前
記ベース層に接続されるエミッタ配線を形成する工程
と、を有することを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11169321A JP2000357695A (ja) | 1999-06-16 | 1999-06-16 | 半導体装置、半導体集積回路及び半導体装置の製造方法 |
| US09/589,681 US6507089B1 (en) | 1999-06-16 | 2000-06-07 | Semiconductor device, semiconductor integrated circuit, and method for manufacturing semiconductor device |
| US10/269,651 US20030034504A1 (en) | 1999-06-16 | 2002-10-11 | Semiconductor device, semiconductor integrated circuit, and method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11169321A JP2000357695A (ja) | 1999-06-16 | 1999-06-16 | 半導体装置、半導体集積回路及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000357695A true JP2000357695A (ja) | 2000-12-26 |
Family
ID=15884388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11169321A Pending JP2000357695A (ja) | 1999-06-16 | 1999-06-16 | 半導体装置、半導体集積回路及び半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6507089B1 (ja) |
| JP (1) | JP2000357695A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6525388B1 (en) | 1999-11-11 | 2003-02-25 | Nec Compound Semiconductor Devices, Ltd. | Compound semiconductor device having diode connected between emitter and collector of bipolar transistor |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4977313B2 (ja) * | 2004-01-19 | 2012-07-18 | ルネサスエレクトロニクス株式会社 | ヘテロ接合バイポーラトランジスタ |
| DE102005004708B4 (de) * | 2005-02-02 | 2006-11-02 | Atmel Germany Gmbh | Verfahren zur Herstellung integrierter Schaltkreise mit mindestens einem Silizium-Germanium-Heterobipolartransistor |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61216477A (ja) | 1985-03-22 | 1986-09-26 | Nec Corp | 半導体装置 |
| JPS62244172A (ja) | 1986-04-17 | 1987-10-24 | Sanyo Electric Co Ltd | トランジスタ |
| US4939562A (en) * | 1989-04-07 | 1990-07-03 | Raytheon Company | Heterojunction bipolar transistors and method of manufacture |
| JPH0364929A (ja) * | 1989-08-03 | 1991-03-20 | Honda Motor Co Ltd | 半導体装置 |
| JPH04275070A (ja) * | 1991-02-27 | 1992-09-30 | Hitachi Medical Corp | Ｘ線装置 |
| JPH06169241A (ja) * | 1992-10-01 | 1994-06-14 | Mitsubishi Electric Corp | 短絡保護回路及び電力用ダーリントン・トランジスタ・モジュール |
| US5789994A (en) * | 1997-02-07 | 1998-08-04 | Hughes Electronics Corporation | Differential nonlinear transmission line circuit |
| FR2782581B1 (fr) * | 1998-08-18 | 2000-09-22 | St Microelectronics Sa | Dispositif de protection contre les decharges electrostatiques |
-
1999
- 1999-06-16 JP JP11169321A patent/JP2000357695A/ja active Pending
-
2000
- 2000-06-07 US US09/589,681 patent/US6507089B1/en not_active Expired - Fee Related
-
2002
- 2002-10-11 US US10/269,651 patent/US20030034504A1/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6525388B1 (en) | 1999-11-11 | 2003-02-25 | Nec Compound Semiconductor Devices, Ltd. | Compound semiconductor device having diode connected between emitter and collector of bipolar transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| US6507089B1 (en) | 2003-01-14 |
| US20030034504A1 (en) | 2003-02-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4282581B2 (ja) | 静電保護回路 | |
| US7787226B2 (en) | Electrostatic protective circuit and semiconductor device | |
| US20060157825A1 (en) | Semiconductor device and manufacturing the same | |
| WO2005096365A1 (ja) | 半導体装置 | |
| JP2006303110A (ja) | 半導体装置 | |
| US10256228B2 (en) | Semiconductor device | |
| US7595696B2 (en) | Power amplifier | |
| US6636118B1 (en) | High-frequency power amplification module and radio communication device | |
| US11742657B2 (en) | Electrostatic discharge protection circuit | |
| US6791810B2 (en) | Protection circuit of field effect transistor and semiconductor device | |
| JP2006179708A (ja) | 化合物半導体スイッチ回路装置 | |
| TW201911525A (zh) | 半導體裝置 | |
| US11450656B2 (en) | Anti-parallel diode device | |
| US10325905B2 (en) | Semiconductor device and semiconductor circuit device | |
| US7586720B1 (en) | Electrostatic discharge protection device | |
| JP2000357695A (ja) | 半導体装置、半導体集積回路及び半導体装置の製造方法 | |
| JPH09139468A (ja) | 半導体集積回路装置 | |
| JP2003060059A (ja) | 保護回路および保護素子 | |
| US7071514B1 (en) | Electrostatic discharge protection device | |
| TWI270193B (en) | Diode strings and ESD protection circuits characterized with low leakage current | |
| JP4457620B2 (ja) | 静電破壊保護回路 | |
| US9520388B2 (en) | Method of forming a semiconductor device and structure therefor | |
| JP2980106B2 (ja) | 集積ｍｏｓパワー・トランジスタを電圧勾配から保護するための構成部品 | |
| JP3158534B2 (ja) | 半導体集積回路 | |
| US6525388B1 (en) | Compound semiconductor device having diode connected between emitter and collector of bipolar transistor |