JP2006179708A - 化合物半導体スイッチ回路装置 - Google Patents

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Abstract

【課題】スイッチＭＭＩＣにおいて、静電破壊電圧を向上させるため、コントロール抵抗を共通入力端子パッドおよび出力端子パッドに近接して配置し、パッドの周辺不純物領域を利用して保護素子を接続する場合がある。しかし、抵抗値の低いコントロール抵抗と保護素子の寄生容量により高周波信号のパスが発生し、アイソレーションが劣化する問題があった。
【解決手段】スイッチング素子と直近の保護素子間、および隣り合う保護素子間のコントロール抵抗に、高抵抗体を接続する。高周波信号のパスを遮断し、保護素子を接続して寄生容量が存在しても、高周波信号の漏れを防止できる。従って静電破壊電圧を向上し、且つアイソレーションの劣化を抑制できる。
【選択図】 図２

Description

本発明は、化合物半導体スイッチ回路装置に係り、特にアイソレーションを増大した化合物半導体スイッチ回路装置に関する。
携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、アンテナの切換回路や送受信の切換回路などに、これらの高周波信号を切り替えるためのスイッチ素子が用いられることが多い。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥＴという）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が進められている。
また、図１５の如く、化合物半導体装置において静電破壊電圧を大幅に向上するため、被保護素子の２端子間にｎ＋／ｉ／ｎ＋構造の保護素子２００を接続した技術も知られている。
図は、ＧａＡｓ ＦＥＴを用いたＳＰＤＴ(Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ)と呼ばれる化合物半導体スイッチ回路装置である。
第１ＦＥＴであるＦＥＴ１と第２ＦＥＴであるＦＥＴ２のソース（又はドレイン）が共通入力端子ＩＮに接続され、各ＦＥＴ１、ＦＥＴ２のゲートがコントロール抵抗Ｒ１、Ｒ２を介して第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２に接続され、そして各ＦＥＴのドレイン（又はソース）が第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２に接続されたものである。第１と第２の制御端子Ｃｔｌ１、Ｃｔｌ２に印加される制御信号は相補信号であり、Ｈレベルの信号が印加された側のＦＥＴがＯＮして、共通入力端子ＩＮに入力された高周波アナログ信号をどちらか一方の出力端子に伝達するようになっている。
共通入力端子ＩＮ、第１および第２出力端子ＯＵＴ１、ＯＵＴ２、第１および第２制御端子Ｃｔｌ１、Ｃｔｌ２となるパッドＩ、Ｏ１、Ｏ２、Ｃ１、Ｃ２は、基板の周辺でＦＥＴ１およびＦＥＴ２の周囲に設けられている。
ＦＥＴ１のソース電極３１５およびドレイン電極３１６は櫛歯をかみ合わせた状態で配置され、ソース電極３１５およびドレイン電極３１６間にゲート電極３１７が配置される。
各パッド３３０周辺には、アイソレーション向上のため周辺不純物領域３５０が設けられる。そして不純物領域であるコントロール抵抗Ｒ１およびＲ２を共通入力端子パッドＩ、第１および第２出力端子パッドＯ１、Ｏ２に近接して配置する。これによりｎ＋／ｉ／ｎ＋構造の保護素子２００を入力端子ＩＮ−第１制御端子Ｃｔｌ１（第２制御端子Ｃｔｌ２）間、第１出力端子ＯＵＴ１（第２出力端子ＯＵＴ２）−第１制御端子Ｃｔｌ１（第２制御端子Ｃｔｌ２）間に接続し、静電気を放電するものである（例えば特許文献１参照。）。
特開２００４−１０３７８６号公報
図１６には図１５の回路図を示し、図１７には図１５のスイッチＭＭＩＣの動作時の概要図を示す。
図１５のごとく、第１制御端子パッドＣ１とＦＥＴ１、および第２制御端子パッドＣ２とＦＥＴ２をそれぞれ接続するコントロール抵抗Ｒ１、Ｒ２はチップ上で延在され、入力端子パッドＩ、第１出力端子パッドＯ１、第２出力端子パッドＯ２に近接して配置される。
共通入力端子ＩＮ―第１制御端子Ｃｔｌ１（第２制御端子Ｃｔｌ２）間に印加される静電気エネルギーは、これらの端子となるパッドの直近で放電することが効果的である。従って、保護素子２００はパッドの近傍に接続することが望ましい。
各パッドの周辺にはアイソレーション向上のため周辺不純物領域３５０が配置されている。また、第１および第２制御端子パッドＣ１、Ｃ２とＦＥＴ１、ＦＥＴ２の各ゲート電極は不純物のイオン注入領域である接続手段によりそれぞれ接続される。この接続手段は、不純物領域により構成され、所定の抵抗値を有する抵抗（コントロール抵抗）Ｒ１（Ｒ２）であり、高周波信号がゲート電極から高周波的にＧＮＤ電位である制御端子に漏れることを防止している。
そこで、コントロール抵抗Ｒ１（Ｒ２）を共通入力端子パッドＩに沿って４μｍの離間距離で近接して配置する。コントロール抵抗Ｒ１（Ｒ２）は、２ＫΩの抵抗Ｒ１１（Ｒ２１）と、４ＫΩの抵抗Ｒ１２（Ｒ２２）などにより構成される。これにより、コントロール抵抗Ｒ１（Ｒ２）および周辺不純物領域３５０と、その間の絶縁領域（ＧａＡｓ基板）で構成される保護素子２００ｂが共通入力端子ＩＮ−第１制御端子Ｃｔｌ１（第２制御端子Ｃｔｌ２）間に接続されたことになる。これにより、上記のパターンは、静電破壊電圧を大幅に向上させることができる。
また、コントロール抵抗Ｒ１（Ｒ２）を第１出力端子パッドＯ１（第２出力端子パッドＯ２も同様）に沿って、４μｍの離間距離で近接して配置する。
これにより、コントロール抵抗Ｒ１（Ｒ２）および周辺不純物領域３５０と、その間の絶縁領域（ＧａＡｓ基板）で構成される保護素子２００ａが第1出力端子ＯＵＴ１（第２出力端子ＯＵＴ２）−第１制御端子Ｃｔｌ１（第２制御端子Ｃｔｌ２）間に接続されたことになる。これにより、上記のパターンは、静電破壊電圧の最低値を大幅に向上させることができる。
しかし、共通入力端子パッドＩおよび第１出力端子パッドＯ１（第２出力端子パッドＯ２）に近接してコントロール抵抗Ｒ１（Ｒ２）を配置すると、アイソレーションが悪化する問題があった。
図１７は、スイッチＭＭＩＣの動作時の概要を示す図である。スイッチＭＭＩＣは図１５と同様であるが、図１７（Ａ）および図１７（Ｂ）は保護素子２００を接続しない状態、すなわちコントロール抵抗Ｒ１を各パッドに近接させずに配置した場合の図であり、図１７（Ｃ）が図１５の如く保護素子２００を接続した場合の図である。尚ＦＥＴ１とＦＥＴ２は対称に配置されており構成は同様であるので、以下ＦＥＴ１側について説明する。
図１７（Ａ）は、共通入力端子ＩＮ−第１出力端子ＯＵＴ１間、すなわちＦＥＴ１側がオフ状態の場合のＦＥＴ１の断面概要図である。また、図１７（Ａ）は図１５のｐ−ｐ線断面図に該当するが、動作の状態を説明する概要図であるため、図１５のＦＥＴの構造とは完全には一致していない。
図１５に示すＦＥＴの領域の基板表面には不純物の注入領域であるチャネル層３１２が設けられる。チャネル層３１２表面には例えば共通入力端子ＩＮ側となるソース電極３１５と、第１出力端子ＯＵＴ１側となるドレイン電極３１６が配置され、その間にゲート電極３１７が設けられチャネル層３１２の一部とショットキ接合を形成する。
そして、ＦＥＴ１のオフ時にはゲート電極３１７下方のチャネル層３１２に図の如く空乏層５００が広がり、チャネル層３１２の底部に達してピンチオフする。これにより、チャネル層３１２は遮断される。すなわち保護素子２００が接続されていない場合には、ＦＥＴ１以外に、共通入力端子ＩＮ側となるソース電極３１５から入力された高周波アナログ信号が第１出力端子ＯＵＴ１側となるドレイン電極３１６に伝搬する経路は無い。
スイッチＭＭＩＣにおいてはオフ側のＦＥＴ（ＦＥＴ１）の各端子間における信号の漏れを防止する必要がある。そのためには図１７（Ａ）のごとく空乏層５００により十分にチャネル層３１２を遮断し、アイソレーションを向上させることが望ましい。
図１７（Ｂ）は図１７（Ａ）の等価回路図である。空乏層５００は容量成分を持ち、オフ状態のＦＥＴ１はゲート端子Ｇ−ソース端子Ｓ間およびゲート端子Ｇ−ドレイン端子Ｄ間の容量が直列接続した状態である。そして、２つの容量の合成容量によって、アイソレーションの値が決定される。
図１７（Ｃ）は、図１５のチップのパターン図におけるコントロール抵抗Ｒ１の概念図である。
図１５のチップのパターン図ではコントロール抵抗Ｒ１が共通入力端子パッドＩ、第１出力端子パッドＯ１の近傍を通過することによりそれぞれ保護素子２００ｂ、保護素子２００ａが形成される。
そして保護素子２００ａ−ＦＥＴ１のゲート端子Ｇ間、保護素子２００ａ−保護素子２００ｂ間にそれぞれ２ＫΩの抵抗Ｒ１１、４ＫΩの抵抗Ｒ１２が接続したことになる。つまり、いずれも５ＫΩ以下の抵抗値となる。
これにより第１出力端子パッドＯ１側の保護素子２００ａとゲート端子Ｇ（ゲート電極３１７）間に相当する２ＫΩの抵抗Ｒ１１と、保護素子２００ａの寄生容量とにより、ＦＥＴ１のドレイン端子Ｄ−ゲート端子Ｇ間に高周波信号のパスｐ１が発生してしまう。このパスｐ１において高周波信号が漏れるため、アイソレーションが劣化してしまう問題がある。
また、第１出力端子パッドＯ１側の保護素子２００ａと共通入力端子パッドＩ側の保護素子２００ｂの間に相当するＲ１２の抵抗値も４ＫΩで、５ＫΩ以下となる。従ってＦＥＴ１のドレイン端子Ｄ−ソース端子Ｓ間（第１出力端子パッドＯ１−共通入力端子パッドＩ）間において、４ＫΩの抵抗Ｒ１２と保護素子２００ａ、２００ｂの寄生容量とにより、高周波信号のパスｐ２が発生してしまう。このパスｐ２において高周波信号が漏れるため、更にアイソレーションが劣化してしまう問題がある。
本発明は上述した諸々の事情に鑑み成されたもので、第１に、複数のスイッチング素子と、前記スイッチング素子のソースまたはドレインに共通で接続する共通入力端子と、前記スイッチング素子のドレインまたはソースにそれぞれ接続する複数の出力端子と、前記スイッチング素子のゲートにそれぞれ接続する複数の制御端子とを有する化合物半導体スイッチング回路装置であって、前記スイッチング素子と、前記各制御端子と該制御端子に対応する前記スイッチング素子とをそれぞれ接続する複数の接続手段と、前記各端子となる複数のパッドと、１つの前記接続手段と、前記共通入力端子間または前記出力端子間に接続され、第１不純物領域および第２不純物領域間に絶縁領域を配置した保護素子と、を化合物半導体基板に集積化し、１つの前記接続手段は、前記保護素子の接続点と前記スイッチング素子の間に高抵抗体が直列に接続されることにより解決するものである。
第２に、複数のスイッチング素子と、前記スイッチング素子のソースまたはドレインに共通で接続する共通入力端子と、前記スイッチング素子のドレインまたはソースにそれぞれ接続する複数の出力端子と、前記スイッチング素子のゲートにそれぞれ接続する複数の制御端子とを有する化合物半導体スイッチング回路装置であって、前記スイッチング素子と、前記各制御端子と該制御端子に対応する前記スイッチング素子とをそれぞれ接続する複数の接続手段と、前記各端子となる複数のパッドと、１つの前記接続手段と前記共通入力端子間、および前記１つの接続手段と前記出力端子間にそれぞれ接続され、第１不純物領域および第２不純物領域間に絶縁領域を配置した保護素子と、を化合物半導体基板に集積化し、１つの前記接続手段は、前記スイッチング素子と、該スイッチング素子に直近の前記保護素子の接続点との間に高抵抗体が直列に接続されることにより解決するものである。
本発明に依れば以下の効果が得られる。
第１に、共通入力端子パッドおよび出力端子パッドの少なくとも一方に保護素子が接続するスイッチＭＭＩＣにおいて、保護素子が接続する接続手段（コントロール抵抗）に、５ＫΩ以上の高抵抗体（高シート抵抗不純物領域による抵抗）を接続する。高抵抗体は、保護素子とスイッチング素子間に接続する。
高抵抗体は、スイッチング素子とスイッチング素子に直近の保護素子間に接続する。例えば制御端子パッドから共通入力端子パッドに近接し、その後出力端子パッドに近接してスイッチング素子に至るコントロール抵抗上において、出力端子パッド側の保護素子とゲート電極間に接続する。これによりスイッチＭＭＩＣを構成するＦＥＴのドレイン端子Ｄ−ゲート端子Ｇ間における高周波信号のパスの発生を防止できる。つまり、このパスにより高周波信号が漏れることがないため、アイソレーションを劣化させることなく、出力端子−制御端子間の静電破壊電圧を向上できる。
また、隣り合う保護素子間に高抵抗体を接続することにより、ＦＥＴのドレイン端子Ｄ−ソース端子Ｓ間（出力端子パッド−共通入力端子パッド間）における高周波信号のパスの発生を防止できる。つまり、このパスにより高周波信号が漏れることがないため、アイソレーションを劣化させることなく、入力端子−制御端子間の静電破壊電圧を向上できる。
第２に、イオン注入により動作領域を形成したＦＥＴの場合高抵抗体は注入領域であり、例えばチャネル層と同程度のピーク濃度を持つ不純物領域であり、チャネル層と同一工程で形成できる。低抵抗体は動作領域のソース領域またはドレイン領域と同一工程で形成できる。従って動作領域のイオン注入パターンの変更のみで実施できる。
第３に、ＨＥＭＴの場合高抵抗体は、キャップ層を除去したリセス部を設けることによりキャップ層より下層の半導体層を露出させた領域である。不純物濃度の高いキャップ層を除去することにより、高抵抗体となる領域においてはシート抵抗の高いチャネル層が主な電流経路となる。チャネル層は、キャップ層より数倍シート抵抗が高いため、キャップ層を含んだ抵抗層とした場合よりも短い距離で同じ抵抗値を得られる。従って、チップ内で抵抗を引き回す距離を数分の一にでき、高い抵抗を接続する場合においてチップ面積の増大を抑制できる。更に、キャップ層を除去するアライメントマーク形成工程においてリセス部を同時に形成できるので、特に新たに工程を追加することなく高抵抗体を形成できる。
第４に、障壁層上にＩｎＧａＰ層を設けることにより、ＩｎＧａＰ層をエッチストップ層として使用でき、プロセスの安定性を高めることができる。
第５に、障壁層上にＩｎＧａＰ層を設け、リセス部底部に表面が安定したＩｎＧａＰ層を露出させることにより確実にその下のチャネル層を保護でき信頼性を高めることができる。
第６に、リセス部底部に障壁層が露出するようにキャップ層を除去することにより、確実にほとんどチャネル層のみが主な電流経路となる抵抗層を形成することができる。
また、障壁層上のエッチストップ層として使用するＩｎＧａＰ層に不純物がドーピングされている場合、このＩｎＧａＰ層をも除去しリセス部底部を障壁層とすることにより抵抗素子のシート抵抗を更に高めることができる。
図１から図１４を参照し、本発明の実施の形態を詳細に説明する。
まず、図１から図５を参照し、本発明の第１の実施形態として２つのスイッチング素子によりＳＰＤＴスイッチ回路装置を構成した場合を例に説明する。
図１は、化合物半導体スイッチ回路装置を示す回路図である。２つのスイッチング素子であるＦＥＴ（ＦＥＴ１、ＦＥＴ２）のソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続され、ＦＥＴ１およびＦＥＴ２のゲート電極がそれぞれ第１接続手段および第２接続手段を介して、第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２に接続される。
そしてＦＥＴ１およびＦＥＴ２のドレイン電極（あるいはソース電極）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。第１と第２の制御端子Ｃｔｌ１、Ｃｔｌ２に印加される制御信号は相補信号であり、Ｈレベルの信号が印加された側のＦＥＴがＯＮして、共通入力端子ＩＮに入力された高周波アナログ信号をどちらか一方の出力端子に伝達するようになっている。第１接続手段および第２接続手段は、それぞれ不純物領域により形成された第１コントロール抵抗ＣＲ１、第２コントロール抵抗ＣＲ２である。第1コントロール抵抗抵抗ＣＲ１、第２コントロール抵抗ＣＲ２は、交流接地となる制御端子Ｃｔｌ１、Ｃｔｌ２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
尚、ＦＥＴにおいてソース電極およびドレイン電極は等価であり以下いずれか一方を用いて説明するが、これらを入れ替えても同様である。
図２は、図１に示す化合物半導体スイッチ回路装置を集積化した化合物半導体チップの１例を示している。図２（Ａ）は平面図であり、図２（Ｂ）は動作領域のａ−ａ線断面図である。
図２（Ａ）のごとくＧａＡｓ基板にスイッチを行う２つのＦＥＴ（ＦＥＴ１、ＦＥＴ２）を配置する。また、共通入力端子ＩＮ、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２となる各パッドＩ、Ｏ１、Ｏ２、Ｃ１、Ｃ２が基板の周辺に設けられている。
点線で示した第２層目の金属層は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（例えばＰｔ／Ｍｏ）２０である。実線で示した第３層目の金属層は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の金属層は、基板にオーミックに接続するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）であり、各ＦＥＴのソース電極、ドレイン電極などを形成するが、図２（Ａ）では、パッド金属層３０と重なるために図示されていない。
ＦＥＴ１は一点鎖線で囲まれる動作領域１００に形成される。尚、以下ＦＥＴ１側の第１制御端子パッドＣｔｌ１、第１コントロール抵抗ＣＲ１、第１出力端子パッドＯ１とＦＥＴ２側の第２制御端子パッドＣｔｌ２、第２コントロール抵抗ＣＲ２、第２出力端子パッドＯ２はチップの中心に対して対称に配置されている。従って、以下ＦＥＴ１側について説明するがＦＥＴ２側も同様である。
動作領域１００は、ＧａＡｓ基板１１にｎ型不純物をイオン注入した一点鎖線で囲まれる長方形の領域であり、動作領域１００内には高濃度のｎ型不純物領域でなるソース領域１８およびドレイン領域１９が選択的に形成されている（図２（Ｂ）参照）。
ＦＥＴ１は、下側から伸びる櫛歯状の３本の第３層目の金属層であるパッド金属層３０が第１出力端子パッドＯ１に接続されるドレイン電極１６（あるいはソース電極）であり、この下に第１層目の金属層であるオーミック金属層で形成されるドレイン電極（あるいはソース電極）がある。また上側から伸びる櫛歯状の３本のパッド金属層３０が共通入力端子パッドＩに接続されるソース電極１５（あるいはドレイン電極）であり、この下にオーミック金属層で形成されるソース電極（あるいはドレイン電極）がある。
この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目の金属層であるゲート金属層２０で形成されるゲート電極１７が５本の櫛歯形状に配置されて、動作領域１００の一部とショットキー接合を形成している。なお、上側から伸びる真中の櫛歯のソース電極１５（あるいはドレイン電極）はＦＥＴ１とＦＥＴ２とで共用して、チップの小型化に寄与している。
ＦＥＴ１のゲート電極１７は、動作領域１００外でゲート金属層２０よりなるゲート配線１２０によって各櫛歯が束ねられる。そして第１コントロール抵抗ＣＲ１を介して第１制御端子パッドＣ１と接続する。
各ＦＥＴのソース電極およびドレイン電極は、オーミック金属層１０及びパッド金属層３０の２層の電極構造である。２層目の第２ソース電極１５および第２ドレイン電極１６は、パッド金属層３０により形成される。第２ソース電極１５および第２ドレイン電極１６は、動作領域１００外でパッド金属層３０よりなるパッド配線１３０により各櫛歯が束ねられる。
ＧａＡｓ基板１１にはｎ型のチャネル層１２を設け、その両側にソース領域１８およびドレイン領域１９を形成する高濃度のｎ型の不純物拡散領域が設けられる。チャネル層１２にはゲート電極１７がショットキー接合する。またソース領域１８およびドレイン領域１９には、オーミック金属層１０で形成されるソース電極１３およびドレイン電極１４が設けられる。更にこの上に前述したようにパッド金属層３０で形成されるソース電極１５およびドレイン電極１６が設けられ、各素子の配線等を行っている（図２（Ｂ））。
各パッド周辺およびゲート配線１２０の周辺には、アイソレーション向上のため、高濃度の不純物領域である周辺不純物領域１５０が配置される。周辺不純物領域１５０は、各パッドと直流的に接続し、パッド下の全面（またはパッド周辺）に、パッドよりはみ出して設けられる。またパッドから５μｍ以下程度離間してその周辺に設けられ、半絶縁基板を介して直流的に接続してもよい。また、同様にゲート配線１２０にも周辺不純物領域１５０が直流的に接続する。
第１コントロール抵抗ＣＲ１は第１不純物領域である低抵抗体ＬＲ１により構成され、その一部に直列に、第３不純物領域である高抵抗体ＨＲ１１、ＨＲ１２が接続する。つまり高抵抗体ＨＲ１１、ＨＲ１２は第１コントロール抵抗ＣＲ１の一部を構成する。同様に、第２コントロール抵抗ＣＲ２は第１不純物領域である低抵抗体ＬＲ２により構成されその一部に直列に、第３不純物領域である高抵抗体ＨＲ２１、２２が接続する。つまり高抵抗体ＨＲ２１、２２は第２コントロール抵抗ＣＲ２の一部を構成する。尚、高抵抗体ＨＲ１１、ＨＲ１２、ＨＲ２１、２２については、後述する。
低抵抗体ＬＲ１は、動作領域１００のソース領域１８およびドレイン領域１９と同程度の高濃度（ピーク濃度：１〜１．５×１０１８ｃｍ−３）（低シート抵抗）の不純物領域であり、シート抵抗は１００Ω／□程度で、３〜５ＫΩ程度の抵抗値を有する。イオン注入領域は深さによって不純物濃度が変化するため、イオン注入領域の不純物濃度はピーク濃度で代表する。低抵抗体ＬＲ２も同様の構造である。尚、低抵抗体ＬＲ１（ＬＲ２）は非連続であってもよく、第１コントロール抵抗ＣＲ１（第２コントロール抵抗ＣＲ２）の一部が金属配線であってもよい。
そして、保護素子２００が共通入力端子パッドＩおよび第１出力端子パッドＯＵＴ１の近傍に接続される。
ここで保護素子２００について説明する。図３は保護素子２００を示す図である。図３（Ａ）は概念図、図３（Ｂ）は回路概要図、図３（Ｃ）は図２（Ａ）のｂ−ｂ線断面図である。
図３（Ａ）のごとく、保護素子２００は、第１不純物領域２０１と、第２不純物領域２０２間に絶縁領域２０３を配置したものである。第１不純物領域２０１、第２不純物領域２０２は例えば高濃度のｎ型不純物領域である。
第１不純物領域（以下第１ｎ＋型領域）２０１および第２不純物領域（以下第２ｎ＋型領域）２０２は、静電エネルギーを通せる距離、例えば４μｍ程度離間して設けられ、その不純物濃度は、共に１×１０１７ｃｍ−３以上である。また、第１ｎ＋型領域２０１および第２ｎ＋型領域２０２の間には絶縁領域２０３が当接して配置される。ここで、絶縁領域２０３とは、電気的に完全な絶縁ではなく、半絶縁性基板の一部、または基板に不純物をイオン注入して絶縁化した領域である。また、絶縁領域２０３の不純物濃度は、１×１０１４ｃｍ−３以下程度、抵抗率は１×１０６Ωｃｍ以上が望ましい。
図３（Ｂ）は、図２（Ａ）においてＦＥＴ１の部分を内部等価回路に置き換えた図である。スイッチＭＭＩＣを構成するＦＥＴにおいて、静電破壊電圧を考えるときはゲートショットキ接合は逆バイアス状態である。つまり、そのときの等価回路はゲート電極−ソース電極間およびゲート電極−ドレイン電極間に、ショットキバリアダイオード１１５が接続された回路となる。
ＦＥＴにおいて、最も静電破壊電圧が低いのはゲート電極と動作領域１００とのショットキ接合部分である。つまり、ゲート端子Ｇ−ドレイン端子Ｄ間、又はゲート端子Ｇ−ソース端子Ｓ間に印加された静電エネルギーが、ゲートショットキ接合に到達したとき、到達した静電エネルギーがゲート電極とソース電極間、またはゲート電極とドレイン電極間の静電破壊電圧を上回る場合、ゲートショットキ接合が破壊に至る。
ここで、共通入力端子ＩＮ−第１制御端子Ｃｔｌ１間がＦＥＴ１のソース電極−ゲート電極間に対応し、第１出力端子ＯＵＴ１−第１制御端子Ｃｔｌ１間間がＦＥＴ１のドレイン−ゲート電極間に対応する。尚、ＦＥＴ２側も同様であるので説明は省略する。
つまり、共通入力端子ＩＮ−第１制御端子Ｃｔｌ１間に印加された静電エネルギーが、ＦＥＴ１のソース電極１５−ゲート電極１７間に到達する前に、その到達過程において静電エネルギーを減衰させれば良い。また、第１出力端子ＯＵＴ１−第１制御端子Ｃｔｌ１間に印加された静電エネルギーが、ＦＥＴ１のドレイン電極１６−ゲート電極１７間に到達する前に、その到達過程において静電エネルギーを減衰させれば良い。
そこでこの間に保護素子２００を接続する。これによりショットキーバリアダイオード１１５に印可される静電エネルギーを保護素子２００により放電することができ、静電破壊を防止できる。
図３（Ｃ）は図２（Ａ）のｂ−ｂ線断面図である。尚、以下で説明は省略するが第２コントロール抵抗ＣＲ２側も同様である。
第１コントロール抵抗ＣＲ１を構成する低抵抗体ＬＲ１は動作領域１００のソース領域１８およびドレイン領域１９と同様に高濃度の例えばｎ型不純物領域（ｎ＋型領域）である。また、各パッドの周辺およびパッドに接続する配線の周辺には、第４不純物領域である周辺不純物領域１５０が配置されている。周辺不純物領域１５０は各パッドおよび配線から高周波信号が漏れないよう、アイソレーション対策として設けられる、高濃度のｎ型不純物領域（ｎ＋型領域）である。
周辺不純物領域１５０は、各パッドと直流的に接続し、パッド下の全面（またはパッド下周辺）にパッドよりはみ出して設けられる。またパッドから５μｍ以下程度離間してパッドの周辺に設けられてもよい。
各パッドのパッド金属層３０は図の如くＧａＡｓ半絶縁性基板とショットキ接合を形成し、周辺不純物領域１５０と各パッドもショットキ接合を形成している。
低抵抗体ＬＲ１は図３（Ｃ）のごとく共通入力端子パッドＩの周辺不純物領域１５０から４μｍ離間して配置される。これにより低抵抗体ＬＲ１を第１ｎ＋型領域２０１とし、近接する周辺不純物領域１５０を第２ｎ＋型領域２０２、半絶縁性基板１１を絶縁領域２０３としてｎ＋／ｉ／ｎ＋構造の保護素子２００となる。すなわち、共通入力端子ＩＮ−制御端子Ｃｔｌ１間、つまりＦＥＴ１のソース−ゲート端子間（又はドレイン−ゲート端子間）に保護素子２００を接続したことになる。
また、共通入力端子パッドＩに近接し、尚且つ信号が印加される第１制御端子パッドＣ１から動作領域１００に至る経路途中に接続できる。これにより、スイッチ回路装置に印加された静電エネルギーを動作領域到達前に減衰させることができる。
ここで、保護素子２００がパッドに添って近接している距離は長い方がより多くの静電エネルギーを減衰させることができるため、１０μｍ以上が望ましい。
このように、共通入力端子パッドＩと近接して、共通入力端子パッドＩと第１制御端子パッドＣ１間に保護素子２００を接続することにより静電破壊電圧を大幅に向上させることができる。
さらに低抵抗体ＬＲ１を第１出力端子パッドＯ１に近接して配置し、第１制御端子Ｃｔｌ１−第１出力端子ＯＵＴ１間に保護素子２００を接続するとよい（図２（Ａ）参照）。これにより、ＦＥＴ１のゲート端子−ドレイン端子間およびゲート端子−ソース端子間の両方に保護素子２００が接続されたことになり、スイッチ回路装置の静電破壊電圧の最低値を向上させることができる。
本実施形態の保護素子２００は、例えば周辺不純物領域１５０と低抵抗体ＬＲ１を近接して配置することにより構成され、所定の長さを有する素子である。そして第１コントロール抵抗ＣＲ１の経路上において、スイッチング素子（ＦＥＴ１）に近い側の保護素子２００の端部を、本明細書では第１接続手段ＣＲ１と保護素子２００の接続点ＣＰと称する。また第２接続手段ＣＲ２においても同様である。
保護素子２００を接続することにより、スイッチＭＭＩＣの静電破壊電圧を大幅に向上できる。その反面、低抵抗体ＬＲ１、ＬＲ２と保護素子２００の寄生容量によって、共通入力端子ＩＮ−第１制御端子Ｃｔｌ１（第２制御端子Ｃｔｌ２）および第１出力端子ＯＵＴ１（第２出力端子ＯＵＴ２）−第１制御端子Ｃｔｌ１（第２制御端子Ｃｔｌ２）間のアイソレーションが劣化してしまう。
そこで、本実施形態では、スイッチング素子と、スイッチング素子の動作領域の直近に接続された保護素子２００との間の接続手段の一部として高抵抗体を接続する。更に、隣り合う保護素子２００間の接続手段の一部として高抵抗体を配置する。
ＦＥＴ１側について具体的に説明すると、第１コントロール抵抗ＣＲ１は第１制御端子パッドＣ１から共通入力端子パッドＩ近傍に延在し、更に第１出力端子パッドＯ１近傍を通過してＦＥＴ１のゲート電極１７に接続する。
そこで、ＦＥＴ１と第1出力端子パッドＯ１間の第1コントロール抵抗ＣＲ１に、高抵抗体ＨＲ１１を接続する。また、第１出力端子パッドＯ１および共通入力端子パッドＩにそれぞれ保護素子２００が接続するので、これらの間の第１コントロール抵抗ＣＲ１に、高抵抗体ＨＲ１２を接続する。ＦＥＴ２の第２コントロール抵抗ＣＲ２にも同様に、高抵抗体ＨＲ２１、ＨＲ２２が接続する。
図４には、図２（Ａ）のｃ−ｃ線断面図を示す。
図のごとく高抵抗体ＨＲ１１は、動作領域１００のチャネル層１２と同程度の比較的低濃度（ピーク濃度：２〜４×１０１７ｃｍ−３）（高シート抵抗）のｎ型不純物領域である。シート抵抗は１ＫΩ／□程度で、５ＫΩ以上（例えば１０ＫΩ）の抵抗値を有する。高抵抗体ＨＲ１２、ＨＲ２１、ＨＲ２２も同様の構造である。尚、本実施形態では、図２においてＨＲ１１、ＨＲ１２、ＨＲ２１、ＨＲ２２をそれぞれ示す矩形そのものにはパターン上の意味は無い。
図５は、高抵抗体を接続した場合の回路概要図である。尚ＦＥＴ１側について説明するが、ＦＥＴ２側も同様である。
シート抵抗値の低い低抵抗体ＬＲ１を第１出力端子パッドＯ１および共通入力端子パッドＩに近接して配置し、第１制御端子パッドＣ１とＦＥＴ１のゲート電極を接続する。これにより第１出力端子パッドＯ１に保護素子２００ａが接続され、共通入力端子パッドＩに保護素子２００ｂが接続される。
そして、第１出力端子パッドＯ１側の保護素子２００ａとＦＥＴ１のゲート電極間の第１コントロール抵抗ＣＲ１に高抵抗体ＨＲ１１が接続する。これにより、ＦＥＴ１のゲート端子Ｇ−ドレイン端子Ｄ間の高周波信号の漏れが防止できる。従って従来形成されていた高周波信号のパスｐ１の発生を防止できる。
つまり、ＦＥＴ１のドレイン端子Ｄ−ゲート端子Ｇ間に保護素子２００を接続することによる寄生容量が存在しても、高周波信号のパスｐ１の発生を防止できる。すなわち、アイソレーションを劣化させることなく第１出力端子ＯＵＴ１−第１制御端子Ｃｔｌ１間の静電破壊電圧を高めることができる。
また、共通入力端子パッドＩ側の保護素子２００ｂと第１出力端子パッドＯ１側の保護素子２００ａ間の第１コントロール抵抗ＣＲ１に高抵抗体ＨＲ１２が接続する。これにより、ＦＥＴ１のドレイン端子Ｄ−ソース端子Ｓ間の高周波信号の漏れが防止できる。従って従来形成されていた高周波信号のパスｐ２の発生を防止できる。
つまり、ＦＥＴ１のドレイン端子Ｄ−ソース端子Ｓ間において、共通入力端子パッドＩに保護素子２００ｂを接続し、第１出力端子パッドＯ１に保護素子２００ａを接続することによる寄生容量が存在しても、高周波信号のパスｐ２の発生を防止できる。すなわち、アイソレーションを劣化させることなく共通入力端子Ｉ−第１制御端子Ｃｔｌ１間の静電破壊電圧を高めることができる。
また、高抵抗体ＨＲ１１、ＨＲ１２、ＨＲ２１、ＨＲ２２は既述の如くチャネル層１２と同程度の不純物濃度とする。これにより短い距離で高い抵抗値を得られるのでパッド周辺の空いたスペースに配置することができ、チップサイズを増大せずにアイソレーションの劣化を抑制できる。また、プロセス上チャネル層１２の形成のマスクパターンを変更するのみで高抵抗体ＨＲ１１、ＨＲ１２、ＨＲ２１、ＨＲ２２を形成できる。
すなわち低抵抗体ＬＲ１（ＬＲ２）のみで高い抵抗値（５ＫΩ以上）を得るにはその幅を十分狭くするか、長さを十分確保する必要がある。実際にはパターンニングの微細化に限界があるため、長さで所望の抵抗値を確保する必要がある。しかし、第１コントロール抵抗ＣＲ１（第２コントロール抵抗ＣＲ２）の経路中のスペースでは、例えば保護素子２００ａ−ＦＥＴ１のゲート端子Ｇ間、保護素子２００ａ−保護素子２００ｂ間の抵抗値は、それぞれ従来同様２ＫΩ、４ＫΩ程度と、低抵抗体ＬＲ１（ＬＲ２）による５ＫΩ以上の抵抗はそれぞれ納まり切れない。従って５ＫΩ以上の抵抗を配置するためだけに特別のスペースを準備する必要が発生し、チップ面積が大きくなってしまう。そこで本実施形態の如く５ＫΩ以上の抵抗を高抵抗体ＨＲ１１、ＨＲ１２（ＨＲ２１、ＨＲ２２）で構成する。これにより第１コントロール抵抗ＣＲ１（第２コントロール抵抗ＣＲ２）の経路中のスペースに十分納まるため、特にチップサイズを増大させる必要が無くなる。
ここで、図１および図２では、第１コントロール抵抗ＣＲ１は第１制御端子パッドＣ１を始点として共通入力端子パッドＩに近接し、更に第１出力端子パッドＯ１に近接して、ＦＥＴ１のゲート電極１７（ゲート配線１２０）に達している。しかし、このパターンに限らず、第１コントロール抵抗ＣＲ１は第１制御端子パッドＣ１を始点としてまず第１出力端子パッドＯ１に近接し、その後共通入力端子パッドＩに近接してゲート配線１２０に達するパターンであっても同様に実施できる。
その場合、図示は省略するがＦＥＴ１−共通入力端子パッドＩの保護素子２００間に高抵抗体ＨＲ１１が接続し、共通入力端子パッドＩおよび第１出力端子パッドＯ１のそれぞれの保護素子２００間に高抵抗体ＨＲ１２が接続する。
これにより、ソース端子Ｓ−ゲート端子Ｇ間およびソース端子Ｓ−ドレイン端子Ｄ間の高周波信号のもれをそれぞれ防止できる。
次に、図６を参照して第２の実施形態について説明する。第２の実施形態は、２つのスイッチング素子にＨＥＭＴを採用するものである。尚、第１の実施形態と重複する箇所については説明を省略する。
ＨＥＭＴの場合もスイッチ回路装置の回路図および平面図は図１および図２（Ａ）と同様である。図６には、それぞれ図２（Ａ）のａ−ａ線（図６（Ａ））、ｂ−ｂ線（図６（Ｂ））、の断面図を示す。
図６（Ａ）のごとく、基板は、半絶縁性ＧａＡｓ基板３１上にノンドープのバッファ層３２を積層し、バッファ層３２上に、電子供給層となるｎ＋ＡｌＧａＡｓ層３３、チャネル（電子走行）層となるノンドープＩｎＧａＡｓ層３５、電子供給層となるｎ＋ＡｌＧａＡｓ層３３を順次積層したものである。電子供給層３３とチャネル層３５間には、スペーサ層３４が配置される。
バッファ層３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度である。上側の電子供給層３３上には、障壁層３６となるノンドープのＡｌＧａＡｓ層を積層し、所定の耐圧とピンチオフ電圧を確保している。更にキャップ層となるｎ＋ＧａＡｓ層３７を最上層に積層している。キャップ層３７には高濃度の不純物が添加されており、その不純物濃度は、１〜５×１０１８ｃｍ−３程度である。
電子供給層３３、障壁層３６、スペーサ層３４は、チャネル層３５よりバンドギャップが大きい材料が用いられる。また電子供給層３３には、ｎ型不純物（例えばＳｉ）が２〜４×１０１８ｃｍ−３程度に添加されている。
そして、このような構造により、電子供給層３３であるｎ＋ＡｌＧａＡｓ層のドナー不純物から発生した電子が、チャネル層３５側へ移動し、電流パスとなるチャネルが形成される。この結果、電子とドナー・イオンは、ヘテロ接合界面を境として空間的に分離されることになる。電子はチャネル層３５を走行するが、ドナー・イオンが存在しないためクーロン散乱の影響が非常に少なく、高電子移動度を持つことができる。
ＨＥＭＴの動作領域１００は、バッファ層３２に達する絶縁化層５０によって分離することにより形成される。以下、ＨＥＭＴの動作領域１００とは、絶縁化層５０で分離され、ＨＥＭＴのソース電極１３、１５、ドレイン電極１４、１６およびゲート電極１７が配置される領域の半導体層をいう。すなわち電子供給層３３、チャネル（電子走行）層３５、スペーサ層３４、障壁層３６、キャップ層３７などのＨＥＭＴを構成する各半導体層をすべて含んだトータルとしての領域を動作領域１００とする。
絶縁化層５０は、電気的に完全な絶縁ではなく、不純物（Ｂ＋）をイオン注入することによりエピタキシャル層にキャリアトラップを設け、絶縁化した領域である。つまり、絶縁化層５０にもエピタキシャル層として不純物は存在しているが、絶縁化のためのＢ＋注入により不活性化されている。
すなわち、図２（Ａ）の一点鎖線で示す領域の外周に絶縁化層５０を形成することにより、ＨＥＭＴの動作領域１００が分離される。
図６（Ａ）のごとく、動作領域１００の、高濃度不純物が添加されたキャップ層３７を一部除去することにより、ソース領域３７ｓおよびドレイン領域３７ｄを設ける。ソース領域３７ｓおよびドレイン領域３７ｄにはオーミック金属層１０で形成されるソース電極１３、ドレイン電極１４が接続し、その上層にはパッド金属層３０によりソース電極１５、ドレイン電極１６が形成される。
また、動作領域１００でゲート電極１７が配置される部分のキャップ層３７をエッチングにより除去して、ノンドープＡｌＧａＡｓ層３６を露出し、ゲート金属層２０をショットキー接続させてゲート電極１７を形成する。
ＨＥＭＴのエピタキシャル構造はキャップ層３７を含んでいる。キャップ層３７の不純物濃度は１〜５×１０１８ｃｍ−３程度と高濃度であるため、キャップ層３７の配置されている領域は機能的には高濃度の不純物領域といえる。
つまり、ＨＥＭＴではパッドや配線の周辺の周辺不純物領域１５０も絶縁化層５０で分離することにより形成される。さらに第１コントロール抵抗ＣＲ１（第２コントロール抵抗ＣＲ２）も所望の抵抗値を有する距離（長さ）および幅を確保して周囲を絶縁化層５０で分離することにより形成される。
つまり、本明細書において、ＨＥＭＴの不純物領域とは、Ｂ＋注入で絶縁化しないすべての領域をいう。
図６（Ｂ）は、図２（Ａ）のｂ−ｂ線断面図を示す。
第１の実施形態と同様に、第１コントロール抵抗ＣＲ１、第２コントロール抵抗ＣＲ２をそれぞれ構成する低抵抗体ＬＲ１、ＬＲ２を共通入力端子パッドＩの周辺不純物領域１５０から４μｍ離間して配置する（図２（Ａ）参照）。
これにより低抵抗体ＬＲ１（ＬＲ２）が第１ｎ＋型領域２０１となり、近接する周辺不純物領域１５０が第２ｎ＋型領域２０２となる。ここで上述の如く、ＨＥＭＴの場合は絶縁化層５０を所望のパターンに形成することで、不純物領域を分離している。つまり、不純物領域の周囲には絶縁化層５０が配置され、これが保護素子２００の絶縁領域２０３となる。
すなわち、共通入力端子ＩＮ−制御端子Ｃｔｌ１間、つまりＦＥＴ１のソース−ゲート端子間（又はドレイン−ゲート端子間）にｎ＋／ｉ／ｎ＋構造の保護素子２００が接続され、スイッチＭＭＩＣ静電破壊電圧を大幅に向上させることができる。
また、低抵抗体ＬＲ１を第１出力端子パッドＯ１に近接して配置し、第１制御端子Ｃｔｌ１−第１出力端子ＯＵＴ１間に保護素子２００を接続する。これにより、スイッチＭＭＩＣ静電破壊電圧の最低値を向上させることができる。
そして、第１コントロール端子ＣＲ１に高抵抗体ＨＲ１１、ＨＲ１２を接続し、第２コントロール端子ＣＲ２に高抵抗体ＨＲ２１、ＨＲ２２を接続する。以下、ＦＥＴ２側はＦＥＴ１側と同様であるので説明は省略する。
高抵抗体ＨＲ１１は、第１コントロール抵抗ＣＲ１を構成する低抵抗体ＬＲ１と直列に、ＦＥＴ１のゲート電極（ゲート配線１２０）とＦＥＴ１に直近の保護素子２００との間に接続される。
また高抵抗体ＨＲ１２は、第１出力端子パッドＯ１および共通入力端子パッドＩにそれぞれ接続され隣り合う保護素子２００間の、第１コントロール抵抗ＣＲ１を構成する低抵抗体ＬＲ１と直列に接続される。
図７を参照し、第２の実施形態の高抵抗体について説明する。図７（Ａ）は図２（Ａ）のｃ−ｃ線断面図であり、図７（Ｂ）は図２（Ａ）のｄ−ｄ線断面図である。また、高抵抗体ＨＲ１１、ＨＲ１２、ＨＲ２１、ＨＲ２２は同様の構造であり、以下高抵抗体ＨＲ１１について説明する。
本実施形態の高抵抗体ＨＲ１１は、絶縁化層５０によって分離された第３不純物領域であり、キャップ層３７を除去してキャップ層３７より下の半導体層を露出した領域により構成される。
すなわち高抵抗体ＨＲ１１はキャップ層３７をエッチングしたリセス部１０１を有し、リセス部１０１両端に接続のためのコンタクト部１０２となるキャップ層３７が残存する。コンタクト部１０２は図の如くそのまま低抵抗体ＬＲ１のキャップ層３７に連続して接続するか、あるいは抵抗素子電極（不図示）を設けて配線Ｍに接続するための領域である。抵抗素子電極を設ける場合には、ＨＥＭＴの１層目の金属層であるオーミック金属層１０および３層目の金属層であるパッド金属層３０により、ソース電極およびドレイン電極と同様に形成できる。
尚、図の如く高抵抗体ＨＲ１１のコンタクト部１０２と低抵抗体ＬＲ１とが接続する場合には、その境界が明確とならないが、ここでは抵抗素子電極がコンタクトするのに最小限必要な領域（ここでは例えば長さ３μｍ程度）までをコンタクト部１０２とする。
そして図の場合には、リセス部１０１の底部に障壁層３６が露出する。このように、障壁層３６が露出するリセス部１０１を設けることにより、コンタクト部１０２、チャネル層３５が抵抗体の電流経路となり、チャネル層３５が実質的な抵抗層となる。そして、チャネル層３５はキャップ層３７よりシート抵抗が数倍高い（例えば４００Ω／□）ため、これにより短い距離で高抵抗値を有する高抵抗体ＨＲ１１が得られる。本実施形態ではリセス部１０１を設けることによりシート抵抗Ｒｓ＝４００Ω／□程度の高抵抗体ＨＲ１１とする。リセス部１０１は、例えば５０μｍ程度の長さである。
このような高抵抗体を接続することにより、高周波信号のパスをカットすることができ、アイソレーションの劣化を防ぐことができる。
一方、図７（Ｂ）の如く、低抵抗体ＬＲ１は、必要な距離（長さ）と幅を確保し、図７（Ａ）のごとく周囲を絶縁化層５０で分離することにより形成する。低抵抗体ＬＲ１はキャップ層３７がそのまま残るので高抵抗体ＨＲ１１のコンタクト部１０２とキャップ層３７が連続する。
低抵抗体ＬＲ１を構成する不純物領域の構造はＨＥＭＴのエピタキシャル構造と同じである。従ってキャップ層３７（不純物濃度１〜５×１０１８ｃｍ−３程度）を含んでおり、機能的には高濃度の不純物領域といえる。
キャップ層３７は不純物濃度が高く厚みも厚いので、キャップ層３７が低抵抗体ＬＲ１の主要電流経路となる。ここではシート抵抗Ｒｓ＝１００Ω／□程度とする。
低抵抗体ＬＲ１のみで高い抵抗値（５ＫΩ以上）を得るにはその幅を十分狭くするか、長さを十分確保する必要がある。実際にはパターンニングの微細化に限界があるため、長さで所望の抵抗値を確保する必要がある。従って、抵抗が大きくなるとチップ上でパッドや素子の隙間に納まり切れず抵抗を配置するためだけに特別のスペースを準備する必要が発生し、チップ面積が大きくなってしまう問題がある。
しかし、本実施形態では、キャップ層３７を除去してシート抵抗が高いチャネル層３５を実質的な抵抗層とする高抵抗体ＨＲ１１、ＨＲ１２を採用することで、第１コントロール抵抗ＣＲ１の経路中のスペースに十分収めることができる。すなわちチップ面積の増大を抑制し、高周波信号のパスを遮断できる。
図８には、本発明の第３の実施形態を示す。図８は、図２（Ａ）のｄ−ｄ線断面図（図８（Ａ））、ｂ−ｂ線断面図（図８（Ｂ））、ａ−ａ線断面図（図８（Ｃ））を示す。
第３の実施形態は、第２の実施形態の障壁層３６上にＩｎＧａＰ層４０を設け、高抵抗体ＨＲ１１、ＨＲ１２、ＨＲ２１、ＨＲ２２のリセス部１０１底部にＩｎＧａＰ層４０が露出する構造である。
これにより、酸化されやすいＡｌＧａＡｓ層である障壁層３６が表面状態の安定なＩｎＧａＰ層４０で覆われるので、第１の実施形態より信頼性の良好な抵抗が得られる。
また、ＧａＡｓキャップ層３７は、リセス部１０１を形成する際にウェットエッチングでＩｎＧａＰ層との選択比が非常に大きな選択エッチングを簡単に行うことができる。したがって、安価で再現性のよいリセス部１０１を形成することができる。
また、この場合動作領域１００においては、ＩｎＧａＰ層４０を除去して障壁層３６を露出させ、ゲート電極１７を形成する。このときゲート金属層２０の蒸着直前までＩｎＧａＰ層４０で障壁層３６を保護することができるので、ＨＥＭＴの特性を向上させることができる。
図９には、本発明の第４の実施形態を示す。図８は左側から図２（Ａ）のｄ−ｄ線断面図（図９（Ａ））、ｂ−ｂ線断面図（図９（Ｂ））、ａ−ａ線（図９（Ｃ））断面図を示す。
第４の実施形態は、第２の実施形態の障壁層３６上にＩｎＧａＰ層４０を設け、キャップ層３７およびＩｎＧａＰ層４０をエッチングしてリセス部１０１設ける。すなわち高抵抗体ＨＲ１１、ＨＲ１２、ＨＲ２１、ＨＲ２２のリセス部１０１底部に障壁層３６が露出する構造である。
同じくＩｎＧａＰ層４０が設けられた第３の実施形態ではチャネル層３５に加え高濃度のＩｎＧａＰ層も抵抗層となるため第２の実施形態より若干シート抵抗が低くなるという問題がある。一方、第４の実施形態ではリセス部１０１において高濃度ＩｎＧａＰ層４０も除去するため第１の実施形態と同様に実質的にはほとんどチャネル層３５のみを抵抗層にできる。従ってシート抵抗は第２の実施形態と同等となり、第３の実施形態と比較してシート抵抗値を高めることができる。つまり第３の実施形態と同じ長さと幅で抵抗値を高めることができる。
また、この場合動作領域１００においては、ＩｎＧａＰ層４０を除去して障壁層３６を露出させ、ゲート電極１７を形成する。ゲート金属層２０の蒸着直前までＩｎＧａＰ層４０で障壁層３６を保護することができ、ＨＥＭＴの特性を向上させることができる。
以降の実施形態は、スイッチＭＭＩＣの異なるパターンを示す。尚、図２と同一構成要素は同一符号とする。
図１０から図１２は、ＦＥＴを複数段接続した２つのスイッチング素子からなるハイパワーＳＰＤＴスイッチＭＭＩＣを示す。図１０は、第５の実施形態のスイッチＭＭＩＣの一例を示す回路図である。
スイッチＭＭＩＣは、ＦＥＴをそれぞれ３段直列に接続した第１のＦＥＴ群Ｆ１と第２のＦＥＴ群Ｆ２からなる。また、第１のＦＥＴ群Ｆ１の一端のＦＥＴのソース電極（あるいはドレイン電極）と第２のＦＥＴ群Ｆ２の一端のＦＥＴのソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続する。また、第１のＦＥＴ群Ｆ１の３つのＦＥＴのゲート電極がそれぞれ第１コントロール抵抗ＣＲ１を介して第１制御端子Ｃｔｌ１に接続し、第２のＦＥＴ群Ｆ２の３つのゲート電極がそれぞれ第２コントロール抵抗ＣＲ２を介して第２制御端子Ｃｔｌ２に接続する。更に、第１のＦＥＴ群Ｆ１の他端のＦＥＴのドレイン電極（あるいはソース電極）が第１出力端子ＯＵＴ１に接続し、第２のＦＥＴ群Ｆ２の他端のＦＥＴのドレイン電極（あるいはソース電極）が第２出力端子ＯＵＴ２に接続したものである。
第１および第２制御端子Ｃｔｌ１、Ｃｔｌ２に印加される制御信号は相補信号であり、Ｈレベルの信号が印加された側のＦＥＴ群がＯＮして、共通入力端子ＩＮに入力された高周波アナログ信号をどちらか一方の出力端子に伝達するようになっている。抵抗は、交流接地となる制御端子Ｃｔｌ１、Ｃｔｌ２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
このように、直列に多段接続した第１のＦＥＴ群Ｆ１は、ＦＥＴ１−１のソース電極がＦＥＴ群Ｆ１のソースＳとして共通入力端子ＩＮに接続し、各ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３のゲート電極が共通でＦＥＴ群Ｆ１のゲートＧとして制御端子Ｃｔｌ１に接続し、ＦＥＴ１−３のドレイン電極がＦＥＴ群Ｆ１のドレインＤとして出力端子ＯＵＴ１に接続する（第２のＦＥＴ群Ｆ２も同様である）。
図１１は、図１０の回路を１チップに集積化したスイッチＭＭＩＣの平面図である。ＧａＡｓ基板にスイッチを行う２つのＦＥＴ群（第１ＦＥＴ群Ｆ１、第２ＦＥＴ群Ｆ２）を配置する。第１ＦＥＴ群Ｆ１は例えばＦＥＴ１−１、ＦＥ１−２、ＦＥＴ１−３の３つのＦＥＴを直列に接続したものである。第２ＦＥＴ群Ｆ２は、ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３を直列に接続したものである。各ＦＥＴ群を構成する６つのゲート電極にはそれぞれ、第１コントロール抵抗ＣＲ１、第２コントロール抵抗ＣＲ２が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２に接続する電極パッドＩ、Ｏ１、Ｏ２と、制御端子Ｃｔｌ１およびＣｔｌ２にそれぞれ接続する２つの電極パッドＣ１、およびＣ２、が基板の周辺に設けられている。
点線で示した第２層目の金属層による配線１２０は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（例えばＰｔ／Ｍｏ）２０であり、実線で示した第３層目の配線１３０は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の金属層であり基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ドレイン電極等を形成するものであり、図１１では、パッド金属層と重なるために図示されていない。
第１ＦＥＴ群Ｆ１および第２ＦＥＴ群Ｆ２はチップの中心線に対して対称に配置されており、構成は同様であるので、以下第１ＦＥＴ群Ｆ１について説明する。ＦＥＴ１−１は上側から伸びる櫛歯状の３本のパッド金属層３０が共通入力端子パッドＩに接続されるソース電極１５（あるいはドレイン電極）であり、この下にオーミック金属層で形成されるソース電極（あるいはドレイン電極）がある。また下側から伸びる櫛歯状の３本のパッド金属層３０がＦＥＴ１−１のドレイン電極１６（あるいはソース電極）であり、この下にオーミック金属層で形成されるドレイン電極（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２０で形成されるゲート電極１７が５本の櫛歯形状に配置されている。
動作領域１００は、例えばＧａＡｓ基板にイオン注入によって一点鎖線の領域に形成される。あるいは、ＧａＡｓ基板に複数の半導体層を積層し、絶縁化層５０で分離することにより一点鎖線の領域に形成される。
ＦＥＴ１−２では、上側から延びる３本のソース電極１５（あるいはドレイン電極）は、ＦＥＴ１−１のドレイン電極１６と接続している。ここで、この電極は高周波信号の通過点に過ぎず一般には外部に導出する必要が無いためパッドは設けられていない。また、下側から延びる３本のドレイン電極１６（あるいはソース電極）は、ＦＥＴ１−３のソース電極１５に接続している。この電極も同様に高周波信号の通過点に過ぎず一般には外部に導出する必要が無いためパッドは設けられていない。この両電極の下にオーミック金属層がある。これらは櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２０で形成されるゲート電極１７が５本の櫛歯形状に配置されている。ＦＥＴを多段に直列に接続したスイッチ回路装置はＦＥＴ１段のスイッチ回路装置に比べ、ＦＥＴ群がＯＦＦの時により大きな電圧振幅に耐えられるため高出力スイッチ回路装置となる。その際ＦＥＴを直列に接続するときに接続部となるＦＥＴのソース電極またはドレイン電極は一般には外部に導出する必要が無いためパッドを設ける必要はない。
ＦＥＴ１−３は上側から伸びる櫛歯状の３本のパッド金属層３０がソース電極１５（あるいはドレイン電極）であり、この下にオーミック金属層で形成されるソース電極１３（あるいはドレイン電極）がある。また下側から伸びる櫛歯状の３本のパッド金属層３０が、出力端子パッドＯ１に接続するドレイン電極１６（あるいはソース電極）であり、この下にオーミック金属層で形成されるドレイン電極１４（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２０で形成されるゲート電極１７が５本の櫛歯形状に配置されている。
尚、図のｅ−ｅ線断面図は、イオン注入により動作領域１００を形成したＦＥＴの場合は図２（Ｂ）と同様であり、ＨＥＭＴの場合は、図６（Ａ）と同様である。
第１ＦＥＴ群Ｆ１の各ＦＥＴのゲート電極１７は、動作領域１００外でゲート金属層２０からなるゲート配線１２０により櫛歯が束ねられ、第１コントロール抵抗ＣＲ１によって第１制御端子パッドＣ１に接続する。
第１コントロール抵抗ＣＲ１は低抵抗体ＬＲ１により構成され、その一部に直列に高抵抗体ＨＲ１１、ＨＲ１２が接続したものである。
そして、第１コントロール抵抗ＣＲ１の、低抵抗体ＬＲ１を共通入力端子パッドＩに沿って近接して配置する。これにより、共通入力端子パッドＩ−第１制御端子パッドＣ１間に保護素子２００が接続される。この共通入力端子パッドＩ−第１制御端子パッドＣ１間の保護素子２００を保護素子２００ｂとする。尚、図１１のｆ−ｆ線断面図は、図３（Ｃ）または図６（Ｂ）と同様である。これにより、静電破壊電圧を大幅に向上させることができる。
さらに低抵抗体ＬＲ１を第１出力端子パッドＯ１に近接して配置し、第１制御端子Ｃｔｌ１−第１出力端子ＯＵＴ１間に保護素子２００を接続する。この第１出力端子パッドＯ１−第１制御端子パッドＣ１間の保護素子２００を保護素子２００ａとする。これにより、スイッチ回路装置の静電破壊電圧の最低値を向上させることができる。
高抵抗体ＨＲ１１は、第１コントロール抵抗ＣＲ１を構成する低抵抗体ＬＲ１と直列に接続される。また高抵抗体ＨＲ１１は、スイッチング素子（ＦＥＴ１−３）のゲート電極（ゲート配線１２０）とスイッチング素子（ＦＥＴ１−３）に直近の保護素子２００ａの接続点ＣＰとの間に接続される。
高抵抗体ＨＲ１２は、第１コントロール抵抗ＣＲ１を構成する低抵抗体ＬＲ１と直列に接続される。また高抵抗体ＨＲ１２は、ＦＥＴ１−１のゲート電極（ゲート配線１２０）とＦＥＴ１−１に直近の保護素子２００ｂの接続点ＣＰとの間に接続される。
第２コントロール抵抗ＣＲ２にも同様に高抵抗体ＨＲ２１、ＨＲ２２が接続する。
高抵抗体ＨＲ１１（ＨＲ１２も同様）の、図１１のｇ−ｇ線断面図は、図４または図７（Ａ）と同様である。すなわちイオン注入により動作領域１００を形成したＦＥＴの場合（図４）の高抵抗体ＨＲ１１は、チャネル層１２を形成する不純物と同じ不純物をＧａＡｓ基板にイオン注入し、チャネル層１２と同等のピーク濃度とすることにより、５ＫΩ以上の抵抗値に形成される。
また、ＨＥＭＴの場合（図７（Ａ））の高抵抗体ＨＲ１１は、周囲が絶縁化層５０により分離され、キャップ層３７をエッチングしてリセス部１０１を形成し、５ＫΩ以上の抵抗値に形成する。ＨＥＭＴの場合図１１のｈ−ｈ線断面図は図７（Ｂ）と同様である。図７（Ｂ）のごとく、リセス部１０１にその下層の半導体層が露出しており、キャップ層３７より下層の半導体層が抵抗層となるため、短い距離で抵抗値を高めることができる。
低抵抗体ＬＲ１のみで５ＫΩ以上の抵抗を構成すると、第１コントロール抵抗ＣＲ１の経路中のスペースに納まりきれない。本実施形態の如く５ＫΩ以上の抵抗を高抵抗体ＨＲ１１、ＨＲ１２で構成することにより特にチップサイズを増大せずに配置することができる。
図１２は、スイッチＭＭＩＣの動作時の概要を示す図である。スイッチＭＭＩＣは図１１と同様であるが、図１２（Ａ）は保護素子２００を接続しない状態、すなわち第１コントロール抵抗ＣＲ１を各パッドに近接させずに配置した場合の図である。図１２（Ｂ）は、保護素子２００を接続し第１コントロール抵抗ＣＲ１が低抵抗体ＬＲ１のみで構成される場合である。そして図１２（Ｃ）が本実施形態の如く保護素子２００を接続し、且つ第１コントロール抵抗ＣＲ１に高抵抗体ＨＲ１１、およびＨＲ１２を接続した場合の図である。
図１２（Ａ）は、共通入力端子ＩＮ−第１出力端子ＯＵＴ１間、すなわち第１のＦＥＴ群Ｆ１側がオフ状態の場合のＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３部分の一部を抽出した断面概要図である。また、実際には図２（Ｂ）または図６（Ａ）と同様の断面構造を有しているが、動作の状態を説明する概要図であるため、図２（Ｂ）または図６（Ａ）の電極構造および動作領域１００の構造とは完全には一致していない。
図１１の一点鎖線で示す動作領域１００にチャネル層１２が設けられ、その両側にソース領域１８およびドレイン領域１９を形成する高濃度のｎ型の不純物拡散領域が設けられる。ソース領域１８およびドレイン領域１９表面には例えば共通入力端子ＩＮ側となるソース電極１３、１５と、第１出力端子ＯＵＴ１側となるドレイン電極１４、１６が配置され、その間のチャネル層１２表面にゲート電極１７が設けられチャネル層１２の一部とショットキ接合を形成する。
そして、第１のＦＥＴ群Ｆ１のオフ時にはゲート電極１７下方のチャネル層１２に図の如く空乏層５００が広がり、チャネル層１２の底部に達してピンチオフする。これにより、チャネル層１２は遮断される。
スイッチＭＭＩＣにおいては、オフ側のＦＥＴ（ＦＥＴ１）の各端子間における信号の漏れを防止する必要がある。そのためには図１２（Ａ）のごとく空乏層５００により十分にチャネル層３１２を遮断し、アイソレーションを向上させることが望ましい。
そしてこの場合、共通入力端子ＩＮ−第１出力端子ＯＵＴ１間は、直列接続された６つの容量の合成容量でアイソレーションの値が決定されている。
しかし、図１２（Ｂ）の如く、シート抵抗の低い低抵抗体ＬＲ１のみで構成された第１コントロール抵抗ＣＲ１によって保護素子２００を接続すると、保護素子２００とゲート電極間に相当する抵抗は距離が短く、抵抗値が５ＫΩ以下となる。従って、低抵抗体ＬＲ１と保護素子２００の寄生容量により、図の矢印の如く高周波信号のパスｐ１、ｐ２が発生し、アイソレーションが劣化してしまう。
そこで、図１２（Ｃ）のごとく、第１コントロール抵抗ＣＲ１に高抵抗体ＨＲ１１、ＨＲ１２を接続する。例えば、高抵抗体ＨＲ１１は出力端子パッドＯ１に接続する保護素子２００ａの接続点ＣＰと、保護素子２００ａに直近のＦＥＴ１−３のゲート電極１７との間に、接続する。これにより、ＦＥＴ１−３のゲート端子Ｇ−ドレイン端子Ｄ間の高周波信号の漏れを防止できる。
また、高抵抗体ＨＲ１２は共通入力端子パッドＩに接続する保護素子２００ｂの接続点ＣＰと、保護素子２００ｂに直近のＦＥＴ１−１のゲート電極１７との間に接続する。これにより、ＦＥＴ１−１のゲート端子Ｇ−ソース端子Ｓ間の高周波信号の漏れを防止できる。
これにより保護素子２００とゲート電極１７間に相当する第１コントロール抵抗ＣＲ１の抵抗値が５ＫΩ以上となる。つまり、保護素子２００を接続することにより寄生容量が存在しても、高周波信号のパスｐ１、ｐ２の発生を防ぐことができる。従って、アイソレーションを劣化させることなく、静電破壊電圧を向上させることができる。尚この第５の実施形態のスイッチＭＭＩＣはＦＥＴ３段のため保護素子２００ａ−保護素子２００ｂ間の距離が十分ある。従ってその間の抵抗の抵抗値は低抵抗体ＬＲ１のみの構成で５ＫΩ以上の抵抗値を確保できる。
すなわち第１の実施形態のように保護素子２００ａ−保護素子２００ｂ間に高抵抗体ＨＲ１２（ＨＲ２２）を接続しなくても、保護素子２００ａと保護素子２００ｂを接続することによる、第１出力端子パッドＯ１―共通入力端子パッドＩ間のアイソレーションの劣化はない。
尚、本実施形態では保護素子２００ａ−保護素子２００ｂ間にＨＲ１２が接続されているが、その目的はあくまでも上述の如くＦＥＴ１−１のゲート端子Ｇ−ソース端子Ｓ間の高周波信号の漏れを防止するためである。
また、ＨＥＭＴの場合の基板構造および高抵抗体ＨＲ１１、ＨＲ１２、ＨＲ２１、ＨＲ２２は、第３実施形態または第４実施形態と同様の構造であってもよい。
図１３および図１４は、３つのスイッチング素子を有するＳＰ３Ｔ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｔｈｒｅｅ Ｔｈｒｏｗ）を示す。図１３は、第６の実施形態のスイッチＭＭＩＣの一例を示す回路図である。
スイッチＭＭＩＣは、ＦＥＴをそれぞれ３段直列に接続しスイッチング素子となる第１のＦＥＴ群Ｆ１、第２のＦＥＴ群Ｆ２、第３のＦＥＴ群Ｆ３からなる。また、第１のＦＥＴ群Ｆ１の一端のＦＥＴのソース電極（あるいはドレイン電極）、第２のＦＥＴ群Ｆ２の一端のＦＥＴのソース電極（あるいはドレイン電極）および第３のＦＥＴ群Ｆ３の一端のＦＥＴのソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続する。また、第１のＦＥＴ群Ｆ１の３つのＦＥＴのゲート電極がそれぞれ第１コントロール抵抗ＣＲ１を介して第１制御端子Ｃｔｌ１に接続し、第２のＦＥＴ群Ｆ２の３つのゲート電極がそれぞれ第２コントロール抵抗を介して第２制御端子Ｃｔｌ２に接続する。また第３のＦＥＴ群Ｆ３の３つのゲート電極がそれぞれ第３コントロール抵抗を介して第３制御端子Ｃｔｌ３に接続する。
更に、第１のＦＥＴ群Ｆ１の他端のＦＥＴのドレイン電極（あるいはソース電極）が第１出力端子ＯＵＴ１に接続する。また第２のＦＥＴ群Ｆ２の他端のＦＥＴのドレイン電極（あるいはソース電極）が第２出力端子ＯＵＴ２に接続し、第３のＦＥＴ群Ｆ３の他端のＦＥＴのドレイン電極（あるいはソース電極）が第３出力端子ＯＵＴ３に接続したものである。
第１、第２および第３制御端子Ｃｔｌ１、Ｃｔｌ２、Ｃｔｌ３に印加される制御信号はいずれか１つがＨレベルでその他がＬレベルの組み合わせとなっており、Ｈレベルの信号が印加されたＦＥＴ群がＯＮして、共通入力端子ＩＮに入力された高周波アナログ信号をいずれかの出力端子に伝達するようになっている。抵抗は、交流接地となる制御端子Ｃｔｌ１、Ｃｔｌ２、Ｃｌｔ３の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
図１４は、図１３の回路を１チップに集積化したスイッチＭＭＩＣの図であり、図１４（Ａ）は平面図、図１４（Ｂ）は図１４（Ａ）のｋ−ｋ線断面図である。
ＧａＡｓ基板にスイッチを行う３つのＦＥＴ群を配置する。第１のＦＥＴ群Ｆ１は例えばＦＥＴ１−１、ＦＥ１−２、ＦＥＴ１−３の３つのＦＥＴを直列に接続したものである。第２のＦＥＴ群Ｆ２は、ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３を直列に接続したものである。第３のＦＥＴ群Ｆ３は、ＦＥＴ３−１、ＦＥＴ３−２、ＦＥＴ３−３を直列に接続したものである。
各ＦＥＴ群を構成する９つのゲート電極にはそれぞれ、第１コントロール抵抗ＣＲ１、第２コントロール抵抗ＣＲ２、第３コントロール抵抗ＣＲ３が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２およびＯＵＴ３に接続する電極パッドＩ、Ｏ１、Ｏ２およびＯ３と、制御端子Ｃｔｌ１、Ｃｔｌ２およびＣｔｌ３にそれぞれ接続する３つの電極パッドＣ１、Ｃ２、およびＣ３が基板の周辺に設けられている。
点線で示した第２層目の金属層による配線１２０は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（例えばＰｔ／Ｍｏ）２０であり、実線で示した第３層目の金属層による配線１３０は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の金属層であり基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ドレイン電極等を形成するものであり、図１４では、パッド金属層と重なるために図示されていない。
第１のＦＥＴ群Ｆ１、第２のＦＥＴ群Ｆ２、第３のＦＥＴ群Ｆ３は構成は同様であるので、以下主に第１のＦＥＴ群Ｆ１について説明する。ＦＥＴ１−１は上側から伸びる櫛歯状の３本のパッド金属層３０が共通入力端子パッドＩに接続されるソース電極１５（あるいはドレイン電極）であり、この下にオーミック金属層で形成されるソース電極（あるいはドレイン電極）がある。また下側から伸びる櫛歯状の３本のパッド金属層３０がＦＥＴ１−１のドレイン電極１６（あるいはソース電極）であり、この下にオーミック金属層で形成されるドレイン電極（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２０で形成されるゲート電極１７が５本の櫛歯形状に配置されている。
動作領域１００は、例えばＧａＡｓ基板にイオン注入によって一点鎖線の領域に形成される。あるいは、ＧａＡｓ基板に複数の半導体層を積層し、絶縁化層５０で分離することにより一点鎖線の領域に形成される。
ＦＥＴ１−２では、上側から延びる３本のソース電極１５（あるいはドレイン電極）は、ＦＥＴ１−１のドレイン電極１６と接続している。ここで、この電極は高周波信号の通過点に過ぎず一般には外部に導出する必要が無いためパッドは設けられていない。また、下側から延びる３本のドレイン電極１６（あるいはソース電極）は、ＦＥＴ１−３のソース電極１５に接続している。この電極も同様に高周波信号の通過点に過ぎず一般には外部に導出する必要が無いためパッドは設けられていない。この両電極の下にオーミック金属層がある。これらは櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２０で形成されるゲート電極１７が５本の櫛歯形状に配置されている。ＦＥＴを多段に直列に接続したスイッチ回路装置はＦＥＴ１段のスイッチ回路装置に比べ、ＦＥＴ群がＯＦＦの時により大きな電圧振幅に耐えられるため高出力スイッチ回路装置となる。その際ＦＥＴを直列に接続するときに接続部となるＦＥＴのソース電極またはドレイン電極は一般には外部に導出する必要が無いためパッドを設ける必要はない。
ＦＥＴ１−３は上側から伸びる櫛歯状の３本のパッド金属層３０がソース電極１５（あるいはドレイン電極）であり、この下にオーミック金属層で形成されるソース電極１３（あるいはドレイン電極）がある。また下側から伸びる櫛歯状の３本のパッド金属層３０が、出力端子パッドＯ１に接続するドレイン電極１６（あるいはソース電極）であり、この下にオーミック金属層で形成されるドレイン電極１４（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２０で形成されるゲート電極１７が５本の櫛歯形状に配置されている。
尚、図のｉ−ｉ線断面図は、イオン注入により動作領域１００を形成したＦＥＴの場合は図２（Ｂ）と同様であり、ＨＥＭＴの場合は、図６（Ａ）と同様である。
第１ＦＥＴ群Ｆ１の各ＦＥＴのゲート電極１７は、動作領域１００外でゲート金属層２０からなるゲート配線１２０により櫛歯が束ねられ、第１コントロール抵抗ＣＲ１によって第１制御端子パッドＣ１に接続する。
第１コントロール抵抗ＣＲ１は低抵抗体ＬＲ１により構成されその一部に直列に、高抵抗体ＨＲ１１、ＨＲ１２が接続したものである。
そして、第１コントロール抵抗ＣＲ１の、低抵抗体ＬＲ１を共通入力端子パッドＩに沿って近接して配置する。これにより、共通入力端子パッドＩ−第１制御端子パッドＣ１間に保護素子２００が接続される。この共通入力端子パッドＩ−第１制御端子パッドＣ１間の保護素子２００を保護素子２００ｂとする。尚、図１４のｊ−ｊ線断面図は、図３（Ｃ）または図６（Ｂ）と同様である。これにより、静電破壊電圧を大幅に向上させることができる。
ここで、第３ＦＥＴ群Ｆ３については、第３コントロール抵抗ＣＲ３である低抵抗体ＬＲ３を共通入力端子パッドＩに近接して配置することができない。このため共通入力端子パッドＩに接続するパッド配線１３０を利用する。すなわち、パッド配線１３０の周辺に、周辺不純物領域１５０を設け、これに低抵抗体ＬＲ３を近接して配置する。
これにより、図１４（Ｂ）のごとく、低抵抗体ＬＲ３とパッド配線１３０の周辺不純物領域１５０および絶縁領域２０３（ＧａＡｓ基板１１または絶縁化層５０）によって、保護素子２００が接続できる。尚、図１４（Ｂ）はＧａＡｓ基板にｎ型不純物をイオン注入した場合を示すが、ＨＥＭＴの場合には、周囲に絶縁化層５０を設けて周辺不純物領域１５０および低抵抗体ＬＲ３を分離する。
さらに低抵抗体ＬＲ１を第１出力端子パッドＯ１に近接して配置し、第１制御端子Ｃｔｌ１−第１出力端子ＯＵＴ１間に保護素子２００を接続する。この第１出力端子パッドＯ１−第１制御端子パッドＣ１間の保護素子２００を保護素子２００ａとする。これにより、スイッチ回路装置の静電破壊電圧の最低値を向上させることができる。
高抵抗体ＨＲ１１は、第１コントロール抵抗ＣＲ１を構成する低抵抗体ＬＲ１と直列に接続される。また、高抵抗体ＨＲ１１はＦＥＴ１−３のゲート電極（ゲート配線１２０）とＦＥＴ１−３に直近の保護素子２００ａの接続点ＣＰとの間に接続される。
高抵抗体ＨＲ１２は、第１コントロール抵抗ＣＲ１を構成する低抵抗体ＬＲ１と直列に接続される。また高抵抗体ＨＲ１２は、ＦＥＴ１−１のゲート電極（ゲート配線１２０）とＦＥＴ１−１に直近の保護素子２００ｂの接続点ＣＰとの間に接続される。
第２コントロール抵抗ＣＲ２にも同様に高抵抗体ＨＲ２１、ＨＲ２２が接続し、第３コントロール抵抗ＣＲ３にも高抵抗体ＨＲ３１、ＨＲ３２がそれぞれ接続する。
高抵抗体ＨＲ１１（ＨＲ１２も同様）の、図１４（Ａ）のｌ−ｌ線断面図は、図４または図７（Ａ）と同様である。すなわちイオン注入によりチャネル層１２を形成したＦＥＴの場合（図４）の高抵抗体ＨＲ１は、チャネル層１２を形成する不純物と同じ不純物をＧａＡｓ基板にイオン注入し、チャネル層１２と同等のピーク濃度とすることにより、５ＫΩ以上の抵抗値に形成される。
また、ＨＥＭＴの場合（図７（Ａ））の高抵抗体ＨＲ１１は、周囲が絶縁化層５０により分離され、キャップ層３７をエッチングして５ＫΩ以上の抵抗値に形成する。ＨＥＭＴの場合図１４のｍ−ｍ線断面図は図７（Ｂ）と同様である。図７（Ｂ）のごとく、リセス部１０１にその下層の半導体層が露出しており、キャップ層３７より下層の半導体層が抵抗層となるため、短い距離で抵抗値を高めることができる。
低抵抗体ＬＲ１のみで５ＫΩ以上の抵抗を構成すると、第１コントロール抵抗ＣＲ１の経路中のスペースに納まりきれない。本実施形態の如く５ＫΩ以上の抵抗を高抵抗体ＨＲ１１、ＨＲ１２で構成することにより特にチップサイズを増大せずに配置することができる。
高抵抗体ＨＲ１１はＦＥＴ１−３のゲート電極１７と、第１出力端子パッドＯ１の保護素子２００ａ間に接続する。これにより、ＦＥＴ１−３のゲート端子Ｇ−ドレイン端子Ｄ間の高周波信号の漏れを防止できる。
また、高抵抗体ＨＲ１２はＦＥＴ１−１のゲート電極１７と共通入力端子パッドＩの保護素子２００ｂ間に接続する。これにより、ＦＥＴ１−１のゲート端子Ｇ−ソース端子Ｓ間の高周波信号の漏れを防止できる。
これにより保護素子２００とゲート電極１７間に相当する第１コントロール抵抗ＣＲ１の抵抗値が５ＫΩ以上となる。つまり、保護素子２００を接続することにより寄生容量が存在しても、高周波信号のパスｐ１、ｐ２の発生を防ぐことができる。従って、アイソレーションを劣化させることなく、静電破壊電圧を向上させることができる。尚この第６の実施形態のスイッチＭＭＩＣはＦＥＴ３段のため保護素子２００ａ−保護素子２００ｂ間の距離が十分ある。従ってその間の抵抗は低抵抗体ＬＲ１のみの構成で５ＫΩ以上の抵抗値を確保できる。すなわち第１の実施形態のように保護素子２００ａ−保護素子２００ｂ間に高抵抗体ＨＲ１２を接続しなくても、保護素子２００ａと保護素子２００ｂを接続することによる、第１出力端子パッドＯ１―共通入力端子パッドＩ間のアイソレーションの劣化はない。
尚、本実施形態では保護素子２００ａ−保護素子２００ｂ間にＨＲ１２が接続されているが、その目的はあくまでも上述の如くＦＥＴ１−１のゲート端子Ｇ−ソース端子Ｓ間の高周波信号の漏れを防止するためである。
また、ＨＥＭＴの場合の基板構造および高抵抗体ＨＲ１１、ＨＲ１２、ＨＲ２１、ＨＲ２２、ＨＲ３１、ＨＲ３２は、第３実施形態または第４実施形態と同様の構造であってもよい。
第１スイッチング素子Ｆ１および第２スイッチング素子Ｆ２（第３スイッチング素子Ｆ３）が多段接続の場合、ＦＥＴの段数は上記の例に限らない。
尚、高抵抗体は不純物注入領域や、キャップ層をエッチングして下層の半導体層を露出した領域でなくてもよく例えば蒸着されたＮｉＣｒなどにより形成された金属抵抗でも良い。
本発明を説明するための回路図である。 本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。 本発明を説明するための（Ａ）概念図、（Ｂ）等価回路図、（Ｃ）断面図である。 本発明を説明するための断面図である。 本発明を説明するための回路概要図である。 本発明を説明するための断面図である。 本発明を説明するための断面図である。 本発明を説明するための断面図である。 本発明を説明するための断面図である。 本発明を説明するための回路図である。 本発明を説明するための平面図である。 本発明を説明するための（Ａ）断面概要図、（Ｂ）回路概要図、（Ｃ）回路概要図である。 本発明を説明するための回路図である。 本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。 従来技術を説明するための平面図である。 従来技術を説明するための回路図である。 従来技術を説明するための（Ａ）断面概要図、（Ｂ）等価回路図、（Ｃ）回路概要図である。
符号の説明
１０ オーミック金属層
１１ 基板
１２ チャネル層
１３ 第１ソース電極
１５ 第２ソース電極
１４ 第１ドレイン電極
１６ 第２ドレイン電極
１７ ゲート電極
１８ ソース領域
１９ ドレイン領域
２０ ゲート金属層
３０ パッド金属層
３１ ＧａＡｓ基板
３２ バッファ層
３３ 電子供給層
３４ スペーサ層
３５ チャネル層
３６ 障壁層
３７ キャップ層
４０ ＩｎＧａＰ層
５０ 絶縁化層
６０ 窒化膜
１００ 動作領域
１０１ リセス部
１０２ コンタクト部
１２０ ゲート配線
１３０ パッド配線
１５０ 周辺不純物領域
２００、２００ａ、２００ｂ 保護素子
２０１ 第１不純物領域
２０２ 第２不純物領域
２０３ 絶縁領域
３１２ チャネル層
３１５ ソース電極
３１６ ドレイン電極
３１７ ゲート電極
３３０ パッド
３５０ 周辺不純物領域
ＨＲ１１、ＨＲ１２、ＨＲ２１、ＨＲ２２、ＨＲ３１、ＨＲ３２ 高抵抗体
ＬＲ１、ＬＲ２、ＬＲ３ 低抵抗体
ＩＮ 共通入力端子
Ｃｔｌ１ 第１制御端子
Ｃｔｌ２ 第２制御端子
Ｃｔｌ３ 第３制御端子
ＯＵＴ１ 第１出力端子
ＯＵＴ２ 第２出力端子
ＯＵＴ３ 第３出力端子
Ｉ 共通入力端子パッド
Ｃ１ 第１制御端子パッド
Ｃ２ 第２御端子パッド
Ｃ３ 第３御端子パッド
Ｏ１ 第１出力端子パッド
Ｏ２ 第２出力端子パッド
Ｏ３ 第３出力端子パッド
ＣＲ１ 第１コントロール抵抗
ＣＲ２ 第２コントロール抵抗
ＣＲ３ 第３コントロール抵抗
Ｆ１ 第１スイッチング素子
Ｆ２ 第２スイッチング素子
Ｆ３ 第３スイッチング素子
ＣＰ 接続点

Claims (14)

  1. 複数のスイッチング素子と、前記スイッチング素子のソースまたはドレインに共通で接続する共通入力端子と、前記スイッチング素子のドレインまたはソースにそれぞれ接続する複数の出力端子と、前記スイッチング素子のゲートにそれぞれ接続する複数の制御端子とを有する化合物半導体スイッチング回路装置であって、
    前記スイッチング素子と、
    前記各制御端子と該制御端子に対応する前記スイッチング素子とをそれぞれ接続する複数の接続手段と、
    前記各端子となる複数のパッドと、
    １つの前記接続手段と、前記共通入力端子間または前記出力端子間に接続され、第１不純物領域および第２不純物領域間に絶縁領域を配置した保護素子と、を化合物半導体基板に集積化し、
    １つの前記接続手段は、前記保護素子の接続点と前記スイッチング素子の間に高抵抗体が直列に接続されることを特徴とする化合物半導体スイッチ回路装置。
  2. 複数のスイッチング素子と、前記スイッチング素子のソースまたはドレインに共通で接続する共通入力端子と、前記スイッチング素子のドレインまたはソースにそれぞれ接続する複数の出力端子と、前記スイッチング素子のゲートにそれぞれ接続する複数の制御端子とを有する化合物半導体スイッチング回路装置であって、
    前記スイッチング素子と、
    前記各制御端子と該制御端子に対応する前記スイッチング素子とをそれぞれ接続する複数の接続手段と、
    前記各端子となる複数のパッドと、
    １つの前記接続手段と前記共通入力端子間、および前記１つの接続手段と前記出力端子間にそれぞれ接続され、第１不純物領域および第２不純物領域間に絶縁領域を配置した保護素子と、を化合物半導体基板に集積化し、
    １つの前記接続手段は、前記スイッチング素子と、該スイッチング素子に直近の前記保護素子の接続点との間に高抵抗体が直列に接続されることを特徴とする化合物半導体スイッチ回路装置。
  3. 前記高抵抗体は隣り合う前記保護素子の接続点間に接続されることを特徴とする請求項２に記載の化合物半導体スイッチ回路装置。
  4. 前記高抵抗体は第３不純物領域により構成されることを特徴とする請求項１または請求項２のいずれかに記載の化合物半導体スイッチ回路装置。
  5. 前記スイッチング素子は、前記基板に不純物をイオン注入して形成したチャネル層を有するＦＥＴであり、前記第３不純物領域は前記不純物の注入領域で構成され、前記チャネル層と同程度のピーク濃度を有することを特徴とする請求項４に記載の化合物半導体スイッチ回路装置。
  6. 前記スイッチング素子は、前記基板上にバッファ層、電子供給層、チャネル層、障壁層およびキャップ層となる半導体層を積層したＨＥＭＴであり、前記第３不純物領域は前記キャップ層を除去して該キャップ層より下の前記半導体層を露出した領域であることを特徴とする請求項４に記載の化合物半導体スイッチ回路装置。
  7. 前記第３不純物領域は前記キャップ層よりシート抵抗が高いことを特徴とする請求項６に記載の化合物半導体スイッチ回路装置。
  8. 前記第３不純物領域を構成する前記半導体層の最上層は前記障壁層であることを特徴とする請求項６に記載の化合物半導体スイッチ回路装置。
  9. 前記障壁層上にＩｎＧａＰ層が配置され、前記第３不純物領域を構成する前記半導体層の最上層は該ＩｎＧａＰ層であることを特徴とする請求項６に記載の化合物半導体スイッチ回路装置。
  10. 前記高抵抗体は５ＫΩ以上の抵抗値を有することを特徴とする請求項１または請求項２のいずれかに記載の化合物半導体スイッチ回路装置。
  11. 前記第１不純物領域は前記接続手段の一部であることを特徴とする請求項１または請求項２のいずれかに記載の化合物半導体スイッチ回路装置。
  12. 前記パッドに接続する配線を有し、前記パッドおよび／または配線の周辺には第４不純物領域が配置され、前記第２不純物領域は前記第４不純物領域の一部であることを特徴とする請求項１または請求項２のいずれかに記載の化合物半導体スイッチ回路装置。
  13. 前記共通入力端子に高周波アナログ信号が伝搬することを特徴とする請求項１または請求項２のいずれかに記載の化合物半導体スイッチ回路装置。
  14. 前記高抵抗体は前記１つの接続手段の一部を構成することを特徴とする請求項１または請求項２のいずれかに記載の化合物半導体スイッチ回路装置。
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