JP3831575B2 - 化合物半導体スイッチ回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、特に高周波スイッチング用途に用いられる化合物半導体スイッチ回路装置、特に２．４ＧＨｚ帯以上に用いる化合物半導体スイッチ回路装置に関する。
【０００２】
【従来の技術】
携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、アンテナの切換回路や送受信の切換回路などに、これらの高周波信号を切り替えるためのスイッチ素子が用いられることが多い（例えば、特開平９−１８１６４２号）。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥＴという）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が進められている。
【０００３】
図６（Ａ）は、ＧａＡｓ ＦＥＴの断面図を示している。ノンドープのＧａＡｓ基板１の表面部分にＮ型不純物をドープしてＮ型のチャネル領域２を形成し、チャネル領域２表面にショットキー接触するゲート電極３を配置し、ゲート電極３の両脇にはＧａＡｓ表面にオーミック接触するソース・ドレイン電極４、５を配置したものである。このトランジスタは、ゲート電極３の電位によって直下のチャネル領域２内に空乏層を形成し、もってソース電極４とドレイン電極５との間のチャネル電流を制御するものである。
【０００４】
図６（Ｂ）は、ＧａＡｓ ＦＥＴを用いたＳＰＤＴ(Single Pole Double Throw)と呼ばれる化合物半導体スイッチ回路装置の原理的な回路図を示している。
【０００５】
第１と第２のＦＥＴ１、ＦＥＴ２のソース（又はドレイン）が共通入力端子ＩＮに接続され、各ＦＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、そして各ＦＥＴのドレイン（又はソース）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に印加される信号は相補信号であり、Ｈレベルの信号が印加されたＦＥＴがＯＮして、入力端子ＩＮに印加された信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ-１、Ｃｔｌ-２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【０００６】
かかる化合物半導体スイッチ回路装置の等価回路図を図７に示す。マイクロ波では特性インピーダンス５０Ωを基準としており、各端子のインピーダンスはＲ１＝Ｒ２＝Ｒ３＝５０Ω抵抗で表される。また、各端子の電位をＶ１、Ｖ２、Ｖ３とすると挿入損失(Insertion Loss)およびアイソレーション(Isolation)は以下の式で表される。
【０００７】
Insertion Loss＝２０log（Ｖ２／Ｖ１）[ｄＢ]
これは共通入力端子ＩＮから出力端子ＯＵＴ１へ信号を伝送したときの挿入損失であり、
Isolation＝２０log（Ｖ３／Ｖ１）[ｄＢ]
これは共通入力端子ＩＮから出力端子ＯＵＴ２との間のアイソレーションである。化合物半導体スイッチ回路装置では上記した挿入損失(Insertion Loss)をできるだけ少なくし、アイソレーション(Isolation)を向上することが要求され、信号経路に直列に挿入されるＦＥＴの設計が大切である。このＦＥＴとしてＧａＡｓ ＦＥＴを用いる理由はＧａＡｓの方がＳｉより電子移動度が高いことから抵抗が小さく低損失化が図れ、ＧａＡｓは半絶縁性基板であることから信号経路間の高アイソレーション化に適しているためである。その反面、ＧａＡｓ基板はＳｉに比べて高価であり、ＰＩＮダイオードのように等価なものがＳｉで出来ればコスト競争で負けてしまう。
【０００８】
かかる化合物半導体スイッチ回路装置では、ＦＥＴのチャネル領域２の抵抗Ｒが
Ｒ＝ １／ ｅｎμＳ [Ω]
ｅ：電子電荷量(1.6×10-19 C/cm3)
ｎ：電子キャリア濃度
μ：電子移動度
Ｓ：チャネル領域の断面積 （cm2）
で表されるので、抵抗Ｒを出来るだけ小さくするためにチャネル幅を出来るだけ大きく設計して、チャネル領域の断面積を稼いで挿入損失(Insertion Loss)を小さくしていた。
【０００９】
このためにゲート電極３とチャネル領域２で形成されるショットキー接触に依る容量成分が大きくなり、ここから高周波の入力信号が漏れてアイソレーションを悪化させる。これを回避するためにシャントＦＥＴを設けて、アイソレーションの改善を図っていた。
【００１０】
図８は今まで実用化されてきた化合物半導体スイッチ回路装置の回路図である。この回路では、スイッチを行うＦＥＴ１とＦＥＴ２の出力端子ＯＵＴ１とＯＵＴ２と接地間にシャントＦＥＴ３、ＦＥＴ４を接続し、このシャントＦＥＴ３、ＦＥＴ４のゲートにはＦＥＴ２とＦＥＴ１への制御端子Ｃｔｌ-２、Ｃｔｌ-１の相補信号を印可している。この結果、ＦＥＴ１がＯＮのときはシャントＦＥＴ４がＯＮし、ＦＥＴ２およびシャントＦＥＴ３がＯＦＦしている。
【００１１】
この回路で、共通入力端子ＩＮ−出力端子ＯＵＴ１の信号経路がオンし、共通入力端子ＩＮ−出力端子ＯＵＴ２の信号経路がオフした場合は,シャントＦＥＴ４がオンしているので出力端子ＯＵＴ２への入力信号の漏れは接地されたコンデンサＣを介して接地に逃げ、アイソレーションが向上できる。
【００１２】
図９は、かかる化合物半導体スイッチ回路装置を集積化した化合物半導体チップの１例を示している。
【００１３】
ＧａＡｓ基板にスイッチを行うＦＥＴ１およびＦＥＴ２を左右の中央部に配置し、シャントＦＥＴ３およびシャントＦＥＴ４を左右の下コーナー付近に配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔｌ-２、接地端子ＧＮＤに対応するパッドが基板の周辺に設けられている。更にシャントＦＥＴ３およびシャントＦＥＴ４のソース電極は接続されて接地のためのコンデンサＣを介して接地端子ＧＮＤに接続されている。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ゲート電極および各抵抗両端の取り出し電極を形成するものであり、図９では、パッド金属層と重なるために図示されていない。
【００１４】
図１０（Ａ）に図９に示したＦＥＴ１の部分を拡大した平面図を示す。この図で、一点鎖線で囲まれる長方形状の領域が基板１１に形成されるチャネル領域１２である。左側から伸びる櫛歯状の４本の第３層目のパッド金属層３０が出力端子ＯＵＴ１に接続されるソース電極１３（あるいはドレイン電極）であり、この下に第１層目オーミック金属層１０で形成されるソース電極１４（あるいはドレイン電極）がある。また右側から伸びる櫛歯状の４本の第３層目のパッド金属層３０が共通入力端子ＩＮに接続されるドレイン電極１５（あるいはソース電極）であり、この下に第１層目のオーミック金属層１０で形成されるドレイン電極１６（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層２０で形成されるゲート電極１７がチャネル領域１２上に櫛歯形状に配置されている。
【００１５】
図１０（Ｂ）にこのＦＥＴの一部の断面図を示す。基板１１にはｎ型のチャネル領域１２とその両側にソース領域１８およびドレイン領域１９を形成するｎ＋型の高濃度領域が設けられ、チャネル領域１２にはゲート電極１７が設けられ、高濃度領域には第１層目のオーミック金属層１０で形成されるドレイン電極１４およびソース電極１６が設けられる。更にこの上に前述したように３層目のパッド金属層３０で形成されるドレイン電極１３およびソース電極１５が設けられ、各素子の配線等を行っている。
【００１６】
ここで重要なことは、ゲート長Ｌｇは図１０（Ｂ）に示すように、ソース領域とドレイン領域間のチャネル領域にあるゲート電極の長さをいい、通常単チャネル効果が発生しない０．５μｍに設計される。ゲート幅Ｗｇは図１０（Ａ）に示すように、ソース領域およびドレイン領域に沿ってチャネル領域にあるゲート電極の長さをいい、オン抵抗を減らすためには出来るだけ大きく設計することが望ましい。
【００１７】
【発明が解決しようとする課題】
上記した化合物半導体スイッチ回路装置では、挿入損失(Insertion Loss)をできるだけ小さくするためにゲート幅Ｗｇを大きく取り、ＦＥＴのオン抵抗を引き下げる設計手法が採用されていた。具体的には、図９に示す化合物半導体スイッチ回路装置では、ＰＨＳ １．９ＧＨｚ用でＦＥＴ１およびＦＥＴ２のゲート幅Ｗｇ（櫛歯状のゲート電極の総和）は１．４ｍｍ（１４００μｍ）に設計され、シャント用のＦＥＴ３およびＦＥＴ４のゲート幅Ｗｇは０．４ｍｍ（４００μｍ）に設計されている。なお、ゲート長ＬｇはＦＥＴのオン抵抗を減らすために０．５μｍにできる限り短く設計されている。
【００１８】
このためにゲート幅Ｗｇが大きくなることに起因してゲート電極の容量成分が増加して、アイソレーション(Isolation)を低下させている。このアイソレーション(Isolation)向上させるためにはシャントＦＥＴで回路的に入力信号の漏れを接地に逃がすことが不可欠であった。
【００１９】
従って、今までの化合物半導体スイッチ回路装置ではチップサイズが１．０７×０．５０ｍｍ2と極めて大きなものとなり、チップサイズの縮小によるコストダウンとは反対の方向へ向かっていた。
【００２０】
更に、今までの化合物半導体スイッチ回路装置ではＰＤＣ ９００ＭＨｚ用でもＰＨＳ １．９ＧＨｚ用でも共用できるように設計され、シャントＦＥＴを用いずにアイソレーション(Isolation)を確保する設計努力が十分になされていないのが現状であった。このためにコスト高となり、上記した両周波数帯の化合物半導体スイッチ回路装置はシリコンの安価なチップに置き換えが進み、市場を失う結果を招いていた。
【００２１】
【課題を解決するための手段】
本発明は上述した諸々の事情に鑑み成されたもので、２．４ＧＨｚ以上の高周波数帯でシャントＦＥＴを省いてアイソレーション(Isolation)を確保する設計に着目し、今までのＦＥＴのオン抵抗の低減を二義的に考える逆転的な発想手段により解決する。
【００２２】
すなわち、チャネル層表面にソース電極、ゲート電極およびドレイン電極を設けた第１および第２のＦＥＴを形成し、両ＦＥＴのソース電極あるいはドレイン電極を共通入力端子とし、両ＦＥＴのドレイン電極あるいはソース電極を第１および第２の出力端子とし、両ＦＥＴのゲート電極に制御信号を印可していずれか一方のＦＥＴを導通させて前記共通入力端子と前記第１および第２の出力端子のいずれか一方と信号経路を形成する化合物半導体スイッチ回路において、前記ＦＥＴのゲート幅を７００μｍ以下に設定して前記ゲート電極による容量成分を減少させて前記両信号経路間に所定のアイソレーションを得ることに特徴を有する。
【００２３】
【発明の実施の形態】
以下に本発明の実施の形態について図１から図５を参照して説明する。
【００２４】
図１は、本発明の化合物半導体スイッチ回路装置を示す回路図である。第１のＦＥＴ１と第２のＦＥＴ２のソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続され、ＦＥＴ１およびＦＥＴ２のゲート電極がそれぞれ抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、そしてＦＥＴ１およびＦＥＴ２のドレイン電極（あるいはソース電極）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に印加される制御信号は相補信号であり、Ｈレベルの信号が印加された側のＦＥＴがＯＮして、共通入力端子ＩＮに印加された入力信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ-１、Ｃｔｌ-２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【００２５】
図１に示す回路は、図６（Ｂ）に示すＧａＡｓ ＦＥＴを用いたＳＰＤＴ(Single Pole Double Throw)と呼ばれる化合物半導体スイッチ回路装置の原理的な回路とほぼ同じ回路構成であるが、大きく異なる点はＦＥＴ１およびＦＥＴ２のゲート電極のゲート幅Ｗｇを７００μｍ以下に設計することである。ゲート幅Ｗｇを従来のものに比べて小さくすることはＦＥＴのオン抵抗を大きくすることを意味し、且つゲート電極の面積（Ｌｇ×Ｗｇ）が小さくなることによりゲート電極とチャネル領域とのショットキー接合による寄生容量が小さくなることを意味し、回路動作の上では大きな差が出る。
【００２６】
図２は、本発明の化合物半導体スイッチ回路装置を集積化した化合物半導体チップの１例を示している。
【００２７】
ＧａＡｓ基板にスイッチを行うＦＥＴ１およびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔｌ-２に対応するパッドが基板の周辺に設けられている。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）１０は各ＦＥＴのソース電極、ゲート電極および各抵抗両端の取り出し電極を形成するものであり、図２では、パッド金属層と重なるために図示されていない。
【００２８】
図２から明白なように、構成部品はＦＥＴ１、ＦＥＴ２、抵抗Ｒ１、Ｒ２、共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔｌ-２に対応するパッドのみであり、図９に示す従来の化合物半導体スイッチ回路装置に比べると、最小構成部品で構成されている。
【００２９】
また本発明の特徴的な点は、ＦＥＴ１（ＦＥＴ２も同じ）をゲート幅が７００μｍ以下と従来の半分以下で形成されるので、ＦＥＴ１も従来の半分の大きさで済ませることができる。すなわち、図２に示したＦＥＴ１は一点鎖線で囲まれる長方形状のチャネル領域１２に形成される。下側から伸びる櫛歯状の３本の第３層目のパッド金属層３０が出力端子ＯＵＴ１に接続されるソース電極１３（あるいはドレイン電極）であり、この下に第１層目オーミック金属層１０で形成されるソース電極１４（あるいはドレイン電極）がある。また上側から伸びる櫛歯状の３本の第３層目のパッド金属層３０が共通入力端子ＩＮに接続されるドレイン電極１５（あるいはソース電極）であり、この下に第１層目のオーミック金属層１０で形成されるドレイン電極１４（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層２０で形成されるゲート電極１７がチャネル領域１２上に４本の櫛歯形状に配置されている。なお、上側から伸びる真中の櫛歯のドレイン電極１３（あるいはソース電極）はＦＥＴ１とＦＥＴ２とで共用しており、更に小型化に寄与している。ここで、ゲート幅が７００μｍ以下という意味は各ＦＥＴの櫛歯状のゲート電極１７のゲート幅の総和がそれぞれ７００μｍ以下であることを言っている。
【００３０】
ＦＥＴ１とＦＥＴ２断面構造は図１０（Ｂ）に示す従来のもの同じであるので、説明を省略する。
【００３１】
この結果、本発明の化合物半導体チップのサイズは０．３７×０．３０ｍｍ２に納めることができた。これは従来の化合物半導体チップサイズを実に２０％に縮小できることを意味する。
【００３２】
次に、２．４ＧＨｚ以上の高周波数帯でシャントＦＥＴを省いてアイソレーション(Isolation)を確保する設計が可能となるかについて説明する。
【００３３】
図３に、ＦＥＴのゲート長Ｌｇが０．５μｍのときのゲート幅Ｗｇ−挿入損失(Insertion Loss)の関係を示す。
【００３４】
１ＧＨｚの入力信号のとき、ゲート幅Ｗｇが１０００μｍから６００μｍまで小さくすると０．３５ｄＢから０．５５ｄＢと０．２ｄＢの挿入損失(Insertion Loss)が悪化する。しかし、２．４ＧＨｚの入力信号のとき、ゲート幅Ｗｇが１０００μｍから６００μｍまで小さくすると０．６０ｄＢから０．６５ｄＢと僅か０．０５ｄＢの挿入損失(Insertion Loss)で済む。これは１ＧＨｚの入力信号のときは挿入損失(Insertion Loss)はＦＥＴのオン抵抗による影響を大きく受けるが、２．４ＧＨｚの入力信号のときは挿入損失(Insertion Loss)はＦＥＴのオン抵抗による影響をあまり受けないことが分かった。
【００３５】
この理由としては、２．４ＧＨｚの入力信号では１ＧＨｚに比べて更に高周波となるので、ＦＥＴのオン抵抗よりはむしろＦＥＴのゲート電極に起因する容量成分の影響が大きいと考えられるからである。このため２．４ＧＨｚ以上の高周波ではＦＥＴのオン抵抗より容量成分が挿入損失(Insertion Loss)に大きく影響するのであれば、むしろオン抵抗より容量成分を減らすことに着目して設計することが良い。すなわち、従来の設計とは全く逆転の発想が必要となった。
【００３６】
一方、図４にＦＥＴのゲート長Ｌｇが０．５μｍのときのゲート幅Ｗｇ−アイソレーション(Isolation)の関係を示す。
【００３７】
１ＧＨｚの入力信号のとき、ゲート幅Ｗｇが１０００μｍから６００μｍまで小さくすると１９．５ｄＢから２３．５ｄＢと４．０ｄＢのアイソレーション(Isolation)が改善される。同様に、２．４ＧＨｚの入力信号のとき、ゲート幅Ｗｇが１０００μｍから６００μｍまで小さくすると１４ｄＢから１８ｄＢと４．０ｄＢのアイソレーション(Isolation)が改善される。すなわち、アイソレーション(Isolation)はＦＥＴのゲート幅Ｗｇを小さくして容量成分を低減することにより改善されることが分かる。
【００３８】
従って、２．４ＧＨｚ以上の高周波数帯では図３から明らかなように、挿入損失(Insertion Loss)の僅かな悪化しかないことを考慮するば、むしろ図４に示したアイソレーション(Isolation)を優先して設計する方が化合物半導体チップサイズを縮小できる。すなわち、２．４ＧＨｚの入力信号のとき７００μｍ以下ののゲート幅Ｗｇであれば１６．５ｄＢ以上のアイソレーション(Isolation)を確保することができ、更に６００μｍ以下のゲート幅Ｗｇであれば１８ｄＢ以上のアイソレーション(Isolation)を確保することができる。
【００３９】
具体的には、図２に実際のパターンを示した本発明の化合物半導体スイッチ回路装置では、ゲート長Ｌｇを０．５μｍ、ゲート幅Ｗｇを６００μｍのＦＥＴ１およびＦＥＴ２に設計し、挿入損失(Insertion Loss)を０．６５ｄＢ、アイソレーション(Isolation)を１８ｄＢを確保している。この特性はBluetooth（携帯電話、ノートＰＣ、携帯情報端末、デジタルカメラ、その他周辺機器をワイヤレスで相互接続し、モバイル環境、ビジネス環境を向上させる通信仕様）を含む２．４ＧＨｚ帯ＩＳＭ Ｂａｎｄ(Industrial Scientific and Medical frequency band)を使用したスペクトラム拡散通信の応用分野での通信スイッチとして活用されるものである。
【００４０】
また、本発明の化合物半導体スイッチ回路装置では数々の回路特性の改善が図れた。第１に、高周波入力電力に対するスイッチでの反射を表す電圧定在波比 ＶＳＷＲ(Voltage Standing-Wave Ratio)は１．１〜１．２を実現した。ＶＳＷＲは高周波伝送線路中の不連続部分で発生する反射波と入力波の間で発生する電圧定在波の最大値と最小値の比を表し、理想状態ではＶＳＷＲ＝１で反射０を意味する。シャントＦＥＴを有する従来の化合物半導体スイッチ回路装置では、ＶＳＷＲ＝１．４程度であり、本発明では電圧定在波比の大幅な改善ができた。この理由は、本発明の化合物半導体スイッチ回路装置では高周波伝送線路中にスイッチ用のＦＥＴ１およびＦＥＴ２しか無く、回路的にシンプルでデバイス的に極めて小さいサイズのＦＥＴしか無いことにことに依るものである。
【００４１】
第２に、高周波入力信号に対する出力信号の歪みレベルを表すリニアリティ特性は、ＰIN１ｄＢとして３０ｄＢｍを実現している。図５に入出力電力のリニアリティ特性を示す。入出力電力比は理想的には１となるが、挿入損失(Insertion Loss)があるのでその分出力電力が減る。入力電力が大きくなると出力電力が歪んでくるので、入力電力に対して出力電力が線型領域の挿入損失(Insertion Loss)プラス１ｄＢ下がる点がＰIN１ｄＢとして表される。シャントＦＥＴ有りの化合物半導体スイッチ回路装置ではＰIN１ｄＢは２６ｄＢｍであるが、シャントＦＥＴなしの本発明の化合物半導体スイッチ回路装置では３０ｄＢｍであり、約４ｄＢ以上の改善が図れる。この理由は、シャントＦＥＴ有りの場合はオフしたスイッチ用とシャント用のＦＥＴのピンチオフ電圧の影響を相乗的に受けるのに対してシャントＦＥＴなしの本発明の場合はオフしたスイッチ用のＦＥＴのみの影響だけであるからである。
【００４２】
【発明の効果】
以上に詳述した如く、本発明に依れば以下の数々の効果が得られる。
【００４３】
第１に、２．４ＧＨｚ以上の高周波数帯でシャントＦＥＴを省いてアイソレーション(Isolation)を確保する設計に着目し、今までのＦＥＴのオン抵抗の低減を二義的に考える逆転的な発想手段を用い、スイッチに用いるＦＥＴ１およびＦＥＴ２のゲート電極のゲート幅Ｗｇを７００μｍ以下に設計することである。この結果、スイッチに用いるＦＥＴ１およびＦＥＴ２のサイズを小さくでき、且つ挿入損失(Insertion Loss)を小さく抑え、アイソレーション(Isolation)を確保できる利点を得られる。
【００４４】
第２に、本発明の化合物半導体スイッチ回路装置ではシャントＦＥＴを省く設計が可能となったために、構成部品はＦＥＴ１、ＦＥＴ２、抵抗Ｒ１、Ｒ２、共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔｌ-２に対応するパッドのみであり、従来の化合物半導体スイッチ回路装置に比べると、最小構成部品で構成できる利点を有する。
【００４５】
第３に、上述したように最小構成部品となったため、半導体チップサイズを従来の化合物半導体スイッチ回路装置に比べて２０％まで縮小が可能となり、シリコン半導体チップとの価格競争力も大幅に向上できる。またチップサイズが小さくできるので、従来の小型パッケージ（ＭＣＰ６ 大きさ２．１ｍｍ×２．０ｍｍ×０．９ｍｍ）よりさらに小型パッケージ（ＳＭＣＰ６ 大きさ１．６ｍｍ×１．６ｍｍ×０．７５ｍｍ）に実装ができるようになった。
【００４６】
第４に、挿入損失(Insertion Loss)が２．４ＧＨｚ以上の高周波になってもあまり増加しないので、シャントＦＥＴを省いてもアイソレーション(Isolation)を取れる設計が可能となった。たとえば、３ＧＨｚの入力信号でゲート幅３００μｍでも、シャントＦＥＴなしで十分にアイソレーション(Isolation)を確保できる。
【００４７】
第５に、本発明の化合物半導体スイッチ回路装置では、高周波入力電力に対するスイッチでの反射を表す電圧定在波比 ＶＳＷＲ(Voltage Standing-Wave Ratio)を１．１〜１．２に実現でき、反射の少ないスイッチを提供できる。
【００４８】
第６に、本発明の化合物半導体スイッチ回路装置では、高周波入力信号に対する出力信号の歪みレベルを表すリニアリティ特性ＰIN１ｄＢを３０ｄＢｍと向上でき、スイッチのリニアリティ特性の大幅な改善ができる。
【図面の簡単な説明】
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための特性図である。
【図４】本発明を説明するための特性図である。
【図５】本発明を説明するための特性図である。
【図６】従来例を説明するための（Ａ）断面図、（Ｂ）回路図である。
【図７】従来例を説明するための等価回路図である。
【図８】従来例を説明するための回路図である。
【図９】従来例を説明するための平面図である。
【図１０】従来例を説明するための（Ａ）平面図、（Ｂ）断面図である。
【発明の属する技術分野】
本発明は、特に高周波スイッチング用途に用いられる化合物半導体スイッチ回路装置、特に２．４ＧＨｚ帯以上に用いる化合物半導体スイッチ回路装置に関する。
【０００２】
【従来の技術】
携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、アンテナの切換回路や送受信の切換回路などに、これらの高周波信号を切り替えるためのスイッチ素子が用いられることが多い（例えば、特開平９−１８１６４２号）。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥＴという）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が進められている。
【０００３】
図６（Ａ）は、ＧａＡｓ ＦＥＴの断面図を示している。ノンドープのＧａＡｓ基板１の表面部分にＮ型不純物をドープしてＮ型のチャネル領域２を形成し、チャネル領域２表面にショットキー接触するゲート電極３を配置し、ゲート電極３の両脇にはＧａＡｓ表面にオーミック接触するソース・ドレイン電極４、５を配置したものである。このトランジスタは、ゲート電極３の電位によって直下のチャネル領域２内に空乏層を形成し、もってソース電極４とドレイン電極５との間のチャネル電流を制御するものである。
【０００４】
図６（Ｂ）は、ＧａＡｓ ＦＥＴを用いたＳＰＤＴ(Single Pole Double Throw)と呼ばれる化合物半導体スイッチ回路装置の原理的な回路図を示している。
【０００５】
第１と第２のＦＥＴ１、ＦＥＴ２のソース（又はドレイン）が共通入力端子ＩＮに接続され、各ＦＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、そして各ＦＥＴのドレイン（又はソース）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に印加される信号は相補信号であり、Ｈレベルの信号が印加されたＦＥＴがＯＮして、入力端子ＩＮに印加された信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ-１、Ｃｔｌ-２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【０００６】
かかる化合物半導体スイッチ回路装置の等価回路図を図７に示す。マイクロ波では特性インピーダンス５０Ωを基準としており、各端子のインピーダンスはＲ１＝Ｒ２＝Ｒ３＝５０Ω抵抗で表される。また、各端子の電位をＶ１、Ｖ２、Ｖ３とすると挿入損失(Insertion Loss)およびアイソレーション(Isolation)は以下の式で表される。
【０００７】
Insertion Loss＝２０log（Ｖ２／Ｖ１）[ｄＢ]
これは共通入力端子ＩＮから出力端子ＯＵＴ１へ信号を伝送したときの挿入損失であり、
Isolation＝２０log（Ｖ３／Ｖ１）[ｄＢ]
これは共通入力端子ＩＮから出力端子ＯＵＴ２との間のアイソレーションである。化合物半導体スイッチ回路装置では上記した挿入損失(Insertion Loss)をできるだけ少なくし、アイソレーション(Isolation)を向上することが要求され、信号経路に直列に挿入されるＦＥＴの設計が大切である。このＦＥＴとしてＧａＡｓ ＦＥＴを用いる理由はＧａＡｓの方がＳｉより電子移動度が高いことから抵抗が小さく低損失化が図れ、ＧａＡｓは半絶縁性基板であることから信号経路間の高アイソレーション化に適しているためである。その反面、ＧａＡｓ基板はＳｉに比べて高価であり、ＰＩＮダイオードのように等価なものがＳｉで出来ればコスト競争で負けてしまう。
【０００８】
かかる化合物半導体スイッチ回路装置では、ＦＥＴのチャネル領域２の抵抗Ｒが
Ｒ＝ １／ ｅｎμＳ [Ω]
ｅ：電子電荷量(1.6×10-19 C/cm3)
ｎ：電子キャリア濃度
μ：電子移動度
Ｓ：チャネル領域の断面積 （cm2）
で表されるので、抵抗Ｒを出来るだけ小さくするためにチャネル幅を出来るだけ大きく設計して、チャネル領域の断面積を稼いで挿入損失(Insertion Loss)を小さくしていた。
【０００９】
このためにゲート電極３とチャネル領域２で形成されるショットキー接触に依る容量成分が大きくなり、ここから高周波の入力信号が漏れてアイソレーションを悪化させる。これを回避するためにシャントＦＥＴを設けて、アイソレーションの改善を図っていた。
【００１０】
図８は今まで実用化されてきた化合物半導体スイッチ回路装置の回路図である。この回路では、スイッチを行うＦＥＴ１とＦＥＴ２の出力端子ＯＵＴ１とＯＵＴ２と接地間にシャントＦＥＴ３、ＦＥＴ４を接続し、このシャントＦＥＴ３、ＦＥＴ４のゲートにはＦＥＴ２とＦＥＴ１への制御端子Ｃｔｌ-２、Ｃｔｌ-１の相補信号を印可している。この結果、ＦＥＴ１がＯＮのときはシャントＦＥＴ４がＯＮし、ＦＥＴ２およびシャントＦＥＴ３がＯＦＦしている。
【００１１】
この回路で、共通入力端子ＩＮ−出力端子ＯＵＴ１の信号経路がオンし、共通入力端子ＩＮ−出力端子ＯＵＴ２の信号経路がオフした場合は,シャントＦＥＴ４がオンしているので出力端子ＯＵＴ２への入力信号の漏れは接地されたコンデンサＣを介して接地に逃げ、アイソレーションが向上できる。
【００１２】
図９は、かかる化合物半導体スイッチ回路装置を集積化した化合物半導体チップの１例を示している。
【００１３】
ＧａＡｓ基板にスイッチを行うＦＥＴ１およびＦＥＴ２を左右の中央部に配置し、シャントＦＥＴ３およびシャントＦＥＴ４を左右の下コーナー付近に配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔｌ-２、接地端子ＧＮＤに対応するパッドが基板の周辺に設けられている。更にシャントＦＥＴ３およびシャントＦＥＴ４のソース電極は接続されて接地のためのコンデンサＣを介して接地端子ＧＮＤに接続されている。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ゲート電極および各抵抗両端の取り出し電極を形成するものであり、図９では、パッド金属層と重なるために図示されていない。
【００１４】
図１０（Ａ）に図９に示したＦＥＴ１の部分を拡大した平面図を示す。この図で、一点鎖線で囲まれる長方形状の領域が基板１１に形成されるチャネル領域１２である。左側から伸びる櫛歯状の４本の第３層目のパッド金属層３０が出力端子ＯＵＴ１に接続されるソース電極１３（あるいはドレイン電極）であり、この下に第１層目オーミック金属層１０で形成されるソース電極１４（あるいはドレイン電極）がある。また右側から伸びる櫛歯状の４本の第３層目のパッド金属層３０が共通入力端子ＩＮに接続されるドレイン電極１５（あるいはソース電極）であり、この下に第１層目のオーミック金属層１０で形成されるドレイン電極１６（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層２０で形成されるゲート電極１７がチャネル領域１２上に櫛歯形状に配置されている。
【００１５】
図１０（Ｂ）にこのＦＥＴの一部の断面図を示す。基板１１にはｎ型のチャネル領域１２とその両側にソース領域１８およびドレイン領域１９を形成するｎ＋型の高濃度領域が設けられ、チャネル領域１２にはゲート電極１７が設けられ、高濃度領域には第１層目のオーミック金属層１０で形成されるドレイン電極１４およびソース電極１６が設けられる。更にこの上に前述したように３層目のパッド金属層３０で形成されるドレイン電極１３およびソース電極１５が設けられ、各素子の配線等を行っている。
【００１６】
ここで重要なことは、ゲート長Ｌｇは図１０（Ｂ）に示すように、ソース領域とドレイン領域間のチャネル領域にあるゲート電極の長さをいい、通常単チャネル効果が発生しない０．５μｍに設計される。ゲート幅Ｗｇは図１０（Ａ）に示すように、ソース領域およびドレイン領域に沿ってチャネル領域にあるゲート電極の長さをいい、オン抵抗を減らすためには出来るだけ大きく設計することが望ましい。
【００１７】
【発明が解決しようとする課題】
上記した化合物半導体スイッチ回路装置では、挿入損失(Insertion Loss)をできるだけ小さくするためにゲート幅Ｗｇを大きく取り、ＦＥＴのオン抵抗を引き下げる設計手法が採用されていた。具体的には、図９に示す化合物半導体スイッチ回路装置では、ＰＨＳ １．９ＧＨｚ用でＦＥＴ１およびＦＥＴ２のゲート幅Ｗｇ（櫛歯状のゲート電極の総和）は１．４ｍｍ（１４００μｍ）に設計され、シャント用のＦＥＴ３およびＦＥＴ４のゲート幅Ｗｇは０．４ｍｍ（４００μｍ）に設計されている。なお、ゲート長ＬｇはＦＥＴのオン抵抗を減らすために０．５μｍにできる限り短く設計されている。
【００１８】
このためにゲート幅Ｗｇが大きくなることに起因してゲート電極の容量成分が増加して、アイソレーション(Isolation)を低下させている。このアイソレーション(Isolation)向上させるためにはシャントＦＥＴで回路的に入力信号の漏れを接地に逃がすことが不可欠であった。
【００１９】
従って、今までの化合物半導体スイッチ回路装置ではチップサイズが１．０７×０．５０ｍｍ2と極めて大きなものとなり、チップサイズの縮小によるコストダウンとは反対の方向へ向かっていた。
【００２０】
更に、今までの化合物半導体スイッチ回路装置ではＰＤＣ ９００ＭＨｚ用でもＰＨＳ １．９ＧＨｚ用でも共用できるように設計され、シャントＦＥＴを用いずにアイソレーション(Isolation)を確保する設計努力が十分になされていないのが現状であった。このためにコスト高となり、上記した両周波数帯の化合物半導体スイッチ回路装置はシリコンの安価なチップに置き換えが進み、市場を失う結果を招いていた。
【００２１】
【課題を解決するための手段】
本発明は上述した諸々の事情に鑑み成されたもので、２．４ＧＨｚ以上の高周波数帯でシャントＦＥＴを省いてアイソレーション(Isolation)を確保する設計に着目し、今までのＦＥＴのオン抵抗の低減を二義的に考える逆転的な発想手段により解決する。
【００２２】
すなわち、チャネル層表面にソース電極、ゲート電極およびドレイン電極を設けた第１および第２のＦＥＴを形成し、両ＦＥＴのソース電極あるいはドレイン電極を共通入力端子とし、両ＦＥＴのドレイン電極あるいはソース電極を第１および第２の出力端子とし、両ＦＥＴのゲート電極に制御信号を印可していずれか一方のＦＥＴを導通させて前記共通入力端子と前記第１および第２の出力端子のいずれか一方と信号経路を形成する化合物半導体スイッチ回路において、前記ＦＥＴのゲート幅を７００μｍ以下に設定して前記ゲート電極による容量成分を減少させて前記両信号経路間に所定のアイソレーションを得ることに特徴を有する。
【００２３】
【発明の実施の形態】
以下に本発明の実施の形態について図１から図５を参照して説明する。
【００２４】
図１は、本発明の化合物半導体スイッチ回路装置を示す回路図である。第１のＦＥＴ１と第２のＦＥＴ２のソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続され、ＦＥＴ１およびＦＥＴ２のゲート電極がそれぞれ抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、そしてＦＥＴ１およびＦＥＴ２のドレイン電極（あるいはソース電極）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に印加される制御信号は相補信号であり、Ｈレベルの信号が印加された側のＦＥＴがＯＮして、共通入力端子ＩＮに印加された入力信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ-１、Ｃｔｌ-２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【００２５】
図１に示す回路は、図６（Ｂ）に示すＧａＡｓ ＦＥＴを用いたＳＰＤＴ(Single Pole Double Throw)と呼ばれる化合物半導体スイッチ回路装置の原理的な回路とほぼ同じ回路構成であるが、大きく異なる点はＦＥＴ１およびＦＥＴ２のゲート電極のゲート幅Ｗｇを７００μｍ以下に設計することである。ゲート幅Ｗｇを従来のものに比べて小さくすることはＦＥＴのオン抵抗を大きくすることを意味し、且つゲート電極の面積（Ｌｇ×Ｗｇ）が小さくなることによりゲート電極とチャネル領域とのショットキー接合による寄生容量が小さくなることを意味し、回路動作の上では大きな差が出る。
【００２６】
図２は、本発明の化合物半導体スイッチ回路装置を集積化した化合物半導体チップの１例を示している。
【００２７】
ＧａＡｓ基板にスイッチを行うＦＥＴ１およびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔｌ-２に対応するパッドが基板の周辺に設けられている。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）１０は各ＦＥＴのソース電極、ゲート電極および各抵抗両端の取り出し電極を形成するものであり、図２では、パッド金属層と重なるために図示されていない。
【００２８】
図２から明白なように、構成部品はＦＥＴ１、ＦＥＴ２、抵抗Ｒ１、Ｒ２、共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔｌ-２に対応するパッドのみであり、図９に示す従来の化合物半導体スイッチ回路装置に比べると、最小構成部品で構成されている。
【００２９】
また本発明の特徴的な点は、ＦＥＴ１（ＦＥＴ２も同じ）をゲート幅が７００μｍ以下と従来の半分以下で形成されるので、ＦＥＴ１も従来の半分の大きさで済ませることができる。すなわち、図２に示したＦＥＴ１は一点鎖線で囲まれる長方形状のチャネル領域１２に形成される。下側から伸びる櫛歯状の３本の第３層目のパッド金属層３０が出力端子ＯＵＴ１に接続されるソース電極１３（あるいはドレイン電極）であり、この下に第１層目オーミック金属層１０で形成されるソース電極１４（あるいはドレイン電極）がある。また上側から伸びる櫛歯状の３本の第３層目のパッド金属層３０が共通入力端子ＩＮに接続されるドレイン電極１５（あるいはソース電極）であり、この下に第１層目のオーミック金属層１０で形成されるドレイン電極１４（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層２０で形成されるゲート電極１７がチャネル領域１２上に４本の櫛歯形状に配置されている。なお、上側から伸びる真中の櫛歯のドレイン電極１３（あるいはソース電極）はＦＥＴ１とＦＥＴ２とで共用しており、更に小型化に寄与している。ここで、ゲート幅が７００μｍ以下という意味は各ＦＥＴの櫛歯状のゲート電極１７のゲート幅の総和がそれぞれ７００μｍ以下であることを言っている。
【００３０】
ＦＥＴ１とＦＥＴ２断面構造は図１０（Ｂ）に示す従来のもの同じであるので、説明を省略する。
【００３１】
この結果、本発明の化合物半導体チップのサイズは０．３７×０．３０ｍｍ２に納めることができた。これは従来の化合物半導体チップサイズを実に２０％に縮小できることを意味する。
【００３２】
次に、２．４ＧＨｚ以上の高周波数帯でシャントＦＥＴを省いてアイソレーション(Isolation)を確保する設計が可能となるかについて説明する。
【００３３】
図３に、ＦＥＴのゲート長Ｌｇが０．５μｍのときのゲート幅Ｗｇ−挿入損失(Insertion Loss)の関係を示す。
【００３４】
１ＧＨｚの入力信号のとき、ゲート幅Ｗｇが１０００μｍから６００μｍまで小さくすると０．３５ｄＢから０．５５ｄＢと０．２ｄＢの挿入損失(Insertion Loss)が悪化する。しかし、２．４ＧＨｚの入力信号のとき、ゲート幅Ｗｇが１０００μｍから６００μｍまで小さくすると０．６０ｄＢから０．６５ｄＢと僅か０．０５ｄＢの挿入損失(Insertion Loss)で済む。これは１ＧＨｚの入力信号のときは挿入損失(Insertion Loss)はＦＥＴのオン抵抗による影響を大きく受けるが、２．４ＧＨｚの入力信号のときは挿入損失(Insertion Loss)はＦＥＴのオン抵抗による影響をあまり受けないことが分かった。
【００３５】
この理由としては、２．４ＧＨｚの入力信号では１ＧＨｚに比べて更に高周波となるので、ＦＥＴのオン抵抗よりはむしろＦＥＴのゲート電極に起因する容量成分の影響が大きいと考えられるからである。このため２．４ＧＨｚ以上の高周波ではＦＥＴのオン抵抗より容量成分が挿入損失(Insertion Loss)に大きく影響するのであれば、むしろオン抵抗より容量成分を減らすことに着目して設計することが良い。すなわち、従来の設計とは全く逆転の発想が必要となった。
【００３６】
一方、図４にＦＥＴのゲート長Ｌｇが０．５μｍのときのゲート幅Ｗｇ−アイソレーション(Isolation)の関係を示す。
【００３７】
１ＧＨｚの入力信号のとき、ゲート幅Ｗｇが１０００μｍから６００μｍまで小さくすると１９．５ｄＢから２３．５ｄＢと４．０ｄＢのアイソレーション(Isolation)が改善される。同様に、２．４ＧＨｚの入力信号のとき、ゲート幅Ｗｇが１０００μｍから６００μｍまで小さくすると１４ｄＢから１８ｄＢと４．０ｄＢのアイソレーション(Isolation)が改善される。すなわち、アイソレーション(Isolation)はＦＥＴのゲート幅Ｗｇを小さくして容量成分を低減することにより改善されることが分かる。
【００３８】
従って、２．４ＧＨｚ以上の高周波数帯では図３から明らかなように、挿入損失(Insertion Loss)の僅かな悪化しかないことを考慮するば、むしろ図４に示したアイソレーション(Isolation)を優先して設計する方が化合物半導体チップサイズを縮小できる。すなわち、２．４ＧＨｚの入力信号のとき７００μｍ以下ののゲート幅Ｗｇであれば１６．５ｄＢ以上のアイソレーション(Isolation)を確保することができ、更に６００μｍ以下のゲート幅Ｗｇであれば１８ｄＢ以上のアイソレーション(Isolation)を確保することができる。
【００３９】
具体的には、図２に実際のパターンを示した本発明の化合物半導体スイッチ回路装置では、ゲート長Ｌｇを０．５μｍ、ゲート幅Ｗｇを６００μｍのＦＥＴ１およびＦＥＴ２に設計し、挿入損失(Insertion Loss)を０．６５ｄＢ、アイソレーション(Isolation)を１８ｄＢを確保している。この特性はBluetooth（携帯電話、ノートＰＣ、携帯情報端末、デジタルカメラ、その他周辺機器をワイヤレスで相互接続し、モバイル環境、ビジネス環境を向上させる通信仕様）を含む２．４ＧＨｚ帯ＩＳＭ Ｂａｎｄ(Industrial Scientific and Medical frequency band)を使用したスペクトラム拡散通信の応用分野での通信スイッチとして活用されるものである。
【００４０】
また、本発明の化合物半導体スイッチ回路装置では数々の回路特性の改善が図れた。第１に、高周波入力電力に対するスイッチでの反射を表す電圧定在波比 ＶＳＷＲ(Voltage Standing-Wave Ratio)は１．１〜１．２を実現した。ＶＳＷＲは高周波伝送線路中の不連続部分で発生する反射波と入力波の間で発生する電圧定在波の最大値と最小値の比を表し、理想状態ではＶＳＷＲ＝１で反射０を意味する。シャントＦＥＴを有する従来の化合物半導体スイッチ回路装置では、ＶＳＷＲ＝１．４程度であり、本発明では電圧定在波比の大幅な改善ができた。この理由は、本発明の化合物半導体スイッチ回路装置では高周波伝送線路中にスイッチ用のＦＥＴ１およびＦＥＴ２しか無く、回路的にシンプルでデバイス的に極めて小さいサイズのＦＥＴしか無いことにことに依るものである。
【００４１】
第２に、高周波入力信号に対する出力信号の歪みレベルを表すリニアリティ特性は、ＰIN１ｄＢとして３０ｄＢｍを実現している。図５に入出力電力のリニアリティ特性を示す。入出力電力比は理想的には１となるが、挿入損失(Insertion Loss)があるのでその分出力電力が減る。入力電力が大きくなると出力電力が歪んでくるので、入力電力に対して出力電力が線型領域の挿入損失(Insertion Loss)プラス１ｄＢ下がる点がＰIN１ｄＢとして表される。シャントＦＥＴ有りの化合物半導体スイッチ回路装置ではＰIN１ｄＢは２６ｄＢｍであるが、シャントＦＥＴなしの本発明の化合物半導体スイッチ回路装置では３０ｄＢｍであり、約４ｄＢ以上の改善が図れる。この理由は、シャントＦＥＴ有りの場合はオフしたスイッチ用とシャント用のＦＥＴのピンチオフ電圧の影響を相乗的に受けるのに対してシャントＦＥＴなしの本発明の場合はオフしたスイッチ用のＦＥＴのみの影響だけであるからである。
【００４２】
【発明の効果】
以上に詳述した如く、本発明に依れば以下の数々の効果が得られる。
【００４３】
第１に、２．４ＧＨｚ以上の高周波数帯でシャントＦＥＴを省いてアイソレーション(Isolation)を確保する設計に着目し、今までのＦＥＴのオン抵抗の低減を二義的に考える逆転的な発想手段を用い、スイッチに用いるＦＥＴ１およびＦＥＴ２のゲート電極のゲート幅Ｗｇを７００μｍ以下に設計することである。この結果、スイッチに用いるＦＥＴ１およびＦＥＴ２のサイズを小さくでき、且つ挿入損失(Insertion Loss)を小さく抑え、アイソレーション(Isolation)を確保できる利点を得られる。
【００４４】
第２に、本発明の化合物半導体スイッチ回路装置ではシャントＦＥＴを省く設計が可能となったために、構成部品はＦＥＴ１、ＦＥＴ２、抵抗Ｒ１、Ｒ２、共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔｌ-２に対応するパッドのみであり、従来の化合物半導体スイッチ回路装置に比べると、最小構成部品で構成できる利点を有する。
【００４５】
第３に、上述したように最小構成部品となったため、半導体チップサイズを従来の化合物半導体スイッチ回路装置に比べて２０％まで縮小が可能となり、シリコン半導体チップとの価格競争力も大幅に向上できる。またチップサイズが小さくできるので、従来の小型パッケージ（ＭＣＰ６ 大きさ２．１ｍｍ×２．０ｍｍ×０．９ｍｍ）よりさらに小型パッケージ（ＳＭＣＰ６ 大きさ１．６ｍｍ×１．６ｍｍ×０．７５ｍｍ）に実装ができるようになった。
【００４６】
第４に、挿入損失(Insertion Loss)が２．４ＧＨｚ以上の高周波になってもあまり増加しないので、シャントＦＥＴを省いてもアイソレーション(Isolation)を取れる設計が可能となった。たとえば、３ＧＨｚの入力信号でゲート幅３００μｍでも、シャントＦＥＴなしで十分にアイソレーション(Isolation)を確保できる。
【００４７】
第５に、本発明の化合物半導体スイッチ回路装置では、高周波入力電力に対するスイッチでの反射を表す電圧定在波比 ＶＳＷＲ(Voltage Standing-Wave Ratio)を１．１〜１．２に実現でき、反射の少ないスイッチを提供できる。
【００４８】
第６に、本発明の化合物半導体スイッチ回路装置では、高周波入力信号に対する出力信号の歪みレベルを表すリニアリティ特性ＰIN１ｄＢを３０ｄＢｍと向上でき、スイッチのリニアリティ特性の大幅な改善ができる。
【図面の簡単な説明】
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための特性図である。
【図４】本発明を説明するための特性図である。
【図５】本発明を説明するための特性図である。
【図６】従来例を説明するための（Ａ）断面図、（Ｂ）回路図である。
【図７】従来例を説明するための等価回路図である。
【図８】従来例を説明するための回路図である。
【図９】従来例を説明するための平面図である。
【図１０】従来例を説明するための（Ａ）平面図、（Ｂ）断面図である。
Claims (4)
- チャネル層表面にソース電極、ゲート電極およびドレイン電極を設けた第１および第２のＦＥＴを形成し、両ＦＥＴのソース電極あるいはドレイン電極を共通入力端子とし、両ＦＥＴのドレイン電極あるいはソース電極を第１および第２の出力端子とし、両ＦＥＴのゲート電極に制御信号を印可していずれか一方のＦＥＴを導通させて前記共通入力端子と前記第１および第２の出力端子のいずれか一方と信号経路を形成する化合物半導体スイッチ回路装置において、
前記共通入力端子、前記第１および第２のＦＥＴ、および前記第１および第２の出力端子を同一半導体チップ内に形成し、
前記共通入力端子に２．４ＧＨｚ以上の入力信号を印加し、
前記第１および第２のＦＥＴのゲート幅を７００μｍ以下に設定し、いずれの出力端子にもシャントＦＥＴを接続せずに、所定値以上のアイソレーションを確保し、
前記第１および第２のＦＥＴを大幅に縮小して前記半導体チップを小型化することを特徴とする化合物半導体スイッチ回路装置。 - 前記ＦＥＴのゲート幅を６００μｍ以下に設定し、前記アイソレーションを１８ｄＢ以上とすることを特徴とする請求項１記載の化合物半導体スイッチ回路装置。
- 半絶縁性基板としてＧａＡｓ基板を用い、その表面に前記チャネル層を形成することを特徴とする請求項１記載の化合物半導体スイッチ回路装置。
- 前記第１および第２のＦＥＴは前記チャネル層にショットキー接触するゲート電極と、前記チャネル層にオーミック接触するソース及びドレイン電極からなることを特徴とする請求項１記載の化合物半導体スイッチ回路装置。
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