JP2003309130A - 半導体スイッチ回路装置 - Google Patents

半導体スイッチ回路装置

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JP2003309130A
JP2003309130A JP2002114960A JP2002114960A JP2003309130A JP 2003309130 A JP2003309130 A JP 2003309130A JP 2002114960 A JP2002114960 A JP 2002114960A JP 2002114960 A JP2002114960 A JP 2002114960A JP 2003309130 A JP2003309130 A JP 2003309130A
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JP
Japan
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fet
electrode
switch circuit
circuit device
semiconductor switch
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Withdrawn
Application number
JP2002114960A
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English (en)
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Tetsuo Asano
哲郎 浅野
Mikito Sakakibara
幹人 榊原
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Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Abstract

(57)【要約】 【課題】化合物半導体スイッチ回路装置では、高周波信
号がモールド樹脂を通して漏れ、アイソレーションの悪
化を引き起こしていた。 【解決手段】ＦＥＴの保護膜上にポリイミド層を設け、
シールドメタルを設ける。シールドメタルは制御端子と
コンタクトし、制御信号が印加される。これによりシー
ルドメタルはＤＣ電位となり、高周波的にＧＮＤ電位と
なるので、ＦＥＴのＩＮ-ＯＵＴ間の高周波信号の漏れ
を抑制できる。格子状またはゲート電極上のみにシール
ドメタルを設けることで必要な入力信号のシールドメタ
ルにへの吸収も低減できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高周波スイッチン
グ用途に用いられる半導体スイッチ回路装置に係り、特
に高周波のアイソレーションを向上させる半導体スイッ
チ回路装置に関する。
【０００２】
【従来の技術】携帯電話等の移動体用通信機器では、Ｇ
Ｈｚ帯のマイクロ波を使用している場合が多く、アンテ
ナの切換回路や送受信の切換回路などに、これらの高周
波信号を切り替えるためのスイッチ素子が用いられるこ
とが多い（例えば、特開平９−１８１６４２号）。その
素子としては、高周波を扱うことからガリウム・砒素
（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥ
Ｔという）を使用する事が多く、これに伴って前記スイ
ッチ回路自体を集積化したモノリシックマイクロ波集積
回路（ＭＭＩＣ）の開発が進められている。ここでは、
半導体スイッチ回路装置として化合物半導体スイッチ回
路装置を例に説明する。
【０００３】図１０（Ａ）は、ＧａＡｓ ＭＥＳＦＥＴ
の断面図を示している。ノンドープのＧａＡｓ基板１の
表面部分にＮ型不純物をドープしてＮ型のチャネル領域
２を形成し、チャネル領域２表面にショットキー接触す
るゲート電極３を配置し、ゲート電極３の両脇にはＧａ
Ａｓ表面にオーミック接触するソース・ドレイン電極
４、５を配置したものである。このトランジスタは、ゲ
ート電極３の電位によって直下のチャネル領域２内に空
乏層を形成し、もってソース電極４とドレイン電極５と
の間のチャネル電流を制御するものである。
【０００４】図１０（Ｂ）は、ＧａＡｓ ＦＥＴを用い
たＳＰＤＴ(Single Pole Double Throw)と呼ばれる化合
物半導体スイッチ回路装置の原理的な回路図を示してい
る。
【０００５】第１と第２のＦＥＴ１、ＦＥＴ２のソース
（又はドレイン）が共通入力端子ＩＮに接続され、各Ｆ
ＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第
１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、
そして各ＦＥＴのドレイン（又はソース）が第１と第２
の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものであ
る。第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に印加
される信号は相補信号であり、Ｈレベルの信号が印加さ
れたＦＥＴがＯＮして、入力端子ＩＮに印加された信号
をどちらか一方の出力端子に伝達するようになってい
る。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ
-１、Ｃｔｌ-２の直流電位に対してゲート電極を介して
高周波信号が漏出することを防止する目的で配置されて
いる。
【０００６】図１１は、図１０に示す化合物半導体スイ
ッチ回路装置を集積化した化合物半導体チップの１例を
示している。
【０００７】ＧａＡｓ基板にスイッチを行うＦＥＴ１お
よびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極
に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端
子、出力端子、制御端子に対応するそれぞれの電極パッ
ドＩＮＰａｄ、ＯＵＴ１Ｐａｄ、ＯＵＴ２Ｐａｄ、Ｃｔ
ｌ-１Ｐａｄ、Ｃｔｌ-２Ｐａｄが基板の周辺に設けられ
ている。なお、点線で示した第２層目の配線は各ＦＥＴ
のゲート電極形成時に同時に形成されるゲート金属層
（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層
目の配線は各素子の接続およびパッドの形成を行うパッ
ド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の
基板にオーミックに接触するオーミック金属層（ＡｕＧ
ｅ／Ｎｉ／Ａｕ）１０は各ＦＥＴのソース電極、ゲート
電極および各抵抗両端の取り出し電極を形成するもので
あり、図１１では、パッド金属層と重なるために図示さ
れていない。
【０００８】図１２（Ａ）に図１１に示したＦＥＴ１の
部分を拡大した平面図を示す。この図で、一点鎖線で囲
まれる長方形状の領域が基板１１に形成されるチャネル
領域１２である。左側から伸びる櫛歯状の第３層目のパ
ッド金属層３０が出力端子ＯＵＴ１に接続されるソース
電極１３（あるいはドレイン電極）であり、この下に第
１層目オーミック金属層１０で形成されるソース電極１
４（あるいはドレイン電極）がある。また右側から伸び
る櫛歯状の第３層目のパッド金属層３０が共通入力端子
ＩＮに接続されるドレイン電極１５（あるいはソース電
極）であり、この下に第１層目のオーミック金属層１０
で形成されるドレイン電極１６（あるいはソース電極）
がある。この両電極は櫛歯をかみ合わせた形状に配置さ
れ、その間に第２層目のゲート金属層２０で形成される
ゲート電極１７がチャネル領域１２上に櫛歯形状に配置
されている。
【０００９】図１２（Ｂ）にこのＦＥＴの一部の断面図
を示す。基板１１にはｎ型のチャネル領域１２とその両
側にソース領域１８およびドレイン領域１９を形成する
ｎ＋型の高濃度領域が設けられ、チャネル領域１２には
ゲート電極１７が設けられ、高濃度領域には第１層目の
オーミック金属層１０で形成されるドレイン電極１４お
よびソース電極１６が設けられる。更にこの上に前述し
たように３層目のパッド金属層３０で形成されるドレイ
ン電極１３およびソース電極１５が設けられ、各素子の
配線等を行っている。
【００１０】また、図１３には前記の半導体チップをパ
ッケージした断面構造を示す。図１３（Ａ）はパッケー
ジ断面図、図１３（Ｂ）は、パッケージ後のＦＥＴの一
部を拡大、概略化した断面図である。ＦＥＴ部の詳細な
構造は図１２（Ｂ）と同様である。各端子となる電極パ
ッド上を除くチップ全面には保護膜として窒化膜５０が
設けられる。スイッチ素子が形成された化合物半導体チ
ップ６３がリード６２のアイランド上に導電ペースト６
５等によって固着実装され、化合物半導体チップ６３の
各電極パッドとリード６２とがボンディングワイヤ６４
で接続される。半導体チップ６３の周辺部分はモールド
金型の形状に合致した樹脂層８０で被覆され、樹脂層８
０の外部にリード６２の先端部分が導出される。
【００１１】
【発明が解決しようとする課題】現在では、より高密度
な情報の伝送を可能にする無線ネットワークを構築する
ため、従来の２．４ＧＨｚ帯から５ＧＨｚ帯へと、より
高い周波帯向けの製品の要望が高まりつつある。しか
し、上記の従来構造の化合物半導体スイッチ回路装置を
高い周波数で使用しようとすると、設計値よりもアイソ
レーションが悪化することがわかった。図１１、図１３
（Ｂ）の如くＦＥＴはゲート電極１７を挟んで、信号の
入力および出力となるソース電極１３とドレイン電極１
５が櫛歯形状に配置されている。例えば、ＦＥＴ１がＯ
Ｎの時、ＦＥＴ２はＯＦＦとなり、ＦＥＴ２に入力され
る高周波信号は、ＦＥＴ２のソース-ドレイン電極間つ
まりＩＮ−ＯＵＴ間で遮断され、通過しないと考える。
しかし、実際には、このソース-ドレイン電極間、つま
り信号のＩＮ−ＯＵＴ間は、微細パターンで形成されて
いる。つまり、ＯＦＦ側ＦＥＴ（ＦＥＴ２）のＩＮ−Ｏ
ＵＴ間において、モールド樹脂層８０を通して高周波信
号が漏れるため、設計値よりもアイソレーションが悪化
すると考えられる。
【００１２】この高周波信号の漏れは、２．４ＧＨｚ帯
無線ＬＡＮ、Bluetooth用途など、２．４ＧＨｚ程度の
周波数ではあまり問題とならない。しかし、今後期待さ
れる５ＧＨｚ以上の高周波帯においてはアイソレーショ
ンの悪化が大きな問題となる。
【００１３】
【課題を解決するための手段】本発明は上述した諸々の
事情に鑑み成されたもので、チャネル領域表面にソース
電極、ゲート電極およびドレイン電極を設けた少なくと
も１つのＦＥＴと、前記ＦＥＴのソース電極またはドレ
イン電極に接続する少なくとも１つの入力端子用電極パ
ッドと、前記ＦＥＴのドレイン電極またはソース電極に
接続する少なくとも１つの出力端子用電極パッドと、前
記ＦＥＴにＤＣ電位を印加する端子用電極パッドとから
なる半導体スイッチ回路装置であって、少なくとも前記
ＦＥＴ上に設けた絶縁膜と、前記絶縁膜上で、前記ＦＥ
Ｔのソース電極およびドレイン電極間に設けられ且つ前
記ＤＣ電位を印加する端子用電極パッドとコンタクトす
る金属層と、前記ＦＥＴが集積化されたチップを被覆す
る樹脂層とを具備することにより解決するものであり、
ＤＣ電位が印加されるシールドメタルによりＯＦＦ側Ｆ
ＥＴのＩＮ−ＯＵＴ間での高周波信号の漏れを防ぐもの
である。
【００１４】
【発明の実施の形態】以下に本発明の半導体スイッチ回
路装置の実施の形態について、図１から図９を参照し、
化合物半導体スイッチ回路装置を例に説明する。
【００１５】図１に、本発明の第１の実施の形態である
化合物半導体チップの１例を示している。このチップは
基本的に図１１のレイアウト上にシールドメタルを配置
する構造となっている。
【００１６】ＧａＡｓ基板にスイッチを行うＦＥＴ１お
よびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極
に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端
子、出力端子、制御端子に対応するそれぞれの電極パッ
ドＩＮＰａｄ、ＯＵＴ１Ｐａｄ、ＯＵＴ２Ｐａｄ、Ｃｔ
ｌ-１Ｐａｄ、Ｃｔｌ-２Ｐａｄが基板の周辺に設けられ
ている。なお、点線で示した第２層目の配線は各ＦＥＴ
のゲート電極形成時に同時に形成されるゲート金属層
（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層
目の配線は各素子の接続およびパッドの形成を行うパッ
ド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の
基板にオーミックに接触するオーミック金属層（ＡｕＧ
ｅ／Ｎｉ／Ａｕ）１０は各ＦＥＴのソース電極、ゲート
電極および各抵抗両端の取り出し電極を形成するもので
あり、図１では、パッド金属層と重なるために図示され
ていない。
【００１７】ここで、図示はしないがチップ全面には各
電極パッド部を除いて保護膜となる窒化膜が設けられ、
更にその上に、層間絶縁膜としてポリイミドが設けられ
る。ポリイミドは比誘電率が低く、６μｍ程度の厚みに
設けることで、寄生容量を低減することができる。窒化
膜と重畳し、電極パッド部には二点鎖線の如くポリイミ
ドおよび窒化膜を開口してコンタクト孔４０を設け、こ
のコンタクト孔４０を除くチップ全面が窒化膜およびポ
リイミド層で覆われる。各電極パッドには、ボンディン
グワイヤが圧着される。
【００１８】シールドメタル７０は、ポイリイミドの上
に設けられたＴｉ／Ｐｔ／Ａｕ等の蒸着金属層で、２つ
のＦＥＴ１、２上の全面を覆い、制御端子用電極パッド
Ｃｔｌ−１Ｐａｄまで延在され、開口部において制御端
子用電極パッドＣｔｌ―１Ｐａｄとコンタクトする。
【００１９】ここで、シールドメタル７０の下のチップ
平面図は、図１１に示すものと同様である。また、回路
図は図１０（Ｂ）と同様であり、ＦＥＴの拡大図および
断面図はそれぞれ図１２（Ａ）、（Ｂ）と同様であるの
で説明は省略する。
【００２０】図２には、図１のチップを樹脂モールドし
た断面図を示す。図２（Ａ）はパッケージ断面図であ
り、図２（Ｂ）はＦＥＴ部を拡大した断面図、図２
（Ｃ）はパッド部の断面図である。
【００２１】図２（Ａ）の如く、スイッチ素子が形成さ
れた化合物半導体チップ６３がリード６２のアイランド
上に導電ペースト６５等によって固着実装され、化合物
半導体チップ６３の各電極パッドとリード６２とがボン
ディングワイヤ６４で接続される。半導体チップ６３の
周辺部分はモールド金型の形状に合致した樹脂層８０で
被覆され、樹脂層８０の外部にリード６２の先端部分が
導出される。
【００２２】図２（Ｂ）は、上記のチップを概略的に示
した断面図である。尚、ＦＥＴの詳細な構造は図１２
（Ｂ）と同様である。入力側となるソース電極１３（ま
たはドレイン電極１５）と出力側となるドレイン電極１
５（またはソース電極１３）の間にゲート電極１７が配
置されており、これらが複数組集積化されて１つのＦＥ
Ｔを形成している。本発明の構造においては、これらＦ
ＥＴの上全面に窒化膜５０およびポリイミド６０を介し
てシールドメタル７０が設けられており、このチップが
リードに固着されて樹脂モールドされる。つまり、図の
如く、ソース電極１３、ドレイン電極１５およびゲート
電極１７と樹脂層８０はシールドメタル７０により遮蔽
されている。
【００２３】図２（Ｃ）には、制御端子用電極パッドＣ
ｔｌ−１Ｐａｄ部の断面図を示す。ＦＥＴ上に設けられ
たシールドメタル７０は制御端子用電極パッドＣｔｌ−
１Ｐａｄまで延在され、パッド部に設けられたポリイミ
ド６０および窒化膜５０のコンタクト孔４０においてゲ
ート金属層２０、パッド金属層３０により形成された制
御端子用電極パッドＣｔｌ−１Ｐａｄとコンタクトす
る。シールドメタル７０には、ボンディングワイヤ６４
が固着される。
【００２４】本発明のスイッチ回路装置では、前述の如
く、制御端子Ｃｔｌ−１に０Ｖまたは３Ｖの制御信号を
印加してスイッチング動作を行うので、シールドメタル
にも３Ｖまたは０ＶのＤＣ電位が印加されることにな
る。ＤＣ電位は高周波的にはＧＮＤ電位となるので、Ｏ
ＦＦ側ＦＥＴのソース−ドレイン電極間つまりＩＮ−Ｏ
ＵＴ間をＧＮＤ電位で遮断することになる。従って、Ｏ
ＦＦ側ＦＥＴに入力される高周波信号のうち、モールド
樹脂層８０を介して出力側に漏れる信号を、シールドメ
タルにより吸収できる。
【００２５】図３には、本発明の第２の実施の形態を示
す。第１の実施の形態ではＦＥＴ上のシールドメタルを
ＦＥＴ全面を覆う形で配置していたのに対し、第２の実
施の形態では格子状に、ある程度隙間を開けて設けたも
のであり、図３（Ａ）には平面図を、図３（Ｂ）には図
３（Ａ）のＢ−Ｂ線の断面図を示す。尚、図３（Ａ）の
Ｃ−Ｃ線の断面図は図２（Ｂ）と同様であり、ＦＥＴの
詳細な構造は図１２（Ｂ）と同様である。また、回路図
は図１０（Ｂ）と同じで、シールドメタルの下の化合物
半導体チップは図１１と同様である。第１の実施の形態
の如く、シールドメタルをＦＥＴ全面に設けると、ＯＦ
Ｆ側ＦＥＴにおいては、モールド樹脂を介して回折する
ことによるＩＮ−ＯＵＴ間の高周波信号の漏れは防げる
が、ＯＮ側ＦＥＴにおいてもＩＮに入力された高周波信
号がＯＵＴ側に流れる経路の上にもシールドメタルがあ
るので、その通過させたい信号をも一部、層間絶縁膜を
介してシールドメタルに吸収され、インサーションロス
の増大を招く恐れがある。この場合、図３の如くシール
ドメタルを格子状に設けることで、ＯＮ側ＦＥＴで通過
するべき入力信号のシールドメタルへの吸収をある程度
抑制し、尚且つＯＦＦ側ＦＥＴでＩＮ−ＯＵＴ間の信号
の漏れをある程度防ぐことができる。尚、シールドメタ
ルの形状は、図３（Ａ）に示す格子状に限らないが、図
３（Ｂ）の如く、少なくともソース-ドレイン間上に配
置することが望ましい。
【００２６】また、図４には、本発明の第３の実施の形
態を示す。これは、ＦＥＴのソース-ドレイン間上のみ
にシールドメタルを設けるものであり、図４（Ａ）には
平面図を、図４（Ｂ）には図４（Ａ）のＤ−Ｄ線の断面
図を示す。尚、ＦＥＴの詳細な構造は図１２（Ｂ）と同
様である。また、回路図は図１０（Ｂ）と同じで、シー
ルドメタルの下の化合物半導体チップは図１１と同様で
ある。モールド樹脂を通して漏れる信号は、ＯＦＦ側Ｆ
ＥＴのＩＮ−ＯＵＴ間つまりソース-ドレイン間の漏れ
である。つまり、ソース-ドレイン間上のみに櫛歯形状
にシールドメタルを設ければＯＮ側ＦＥＴに通過させた
い信号がシールドメタルにより一部吸収されてしまうの
を最大限抑制でき、ＯＦＦ側ＦＥＴにおいて入力信号が
モールド樹脂を介して回折して出力側に漏出するのを最
小限防ぐことができる。
【００２７】尚、パッケージ構造として、打ち抜きフレ
ームによるリードとトランスファモールドを例に説明し
たが、絶縁基板上に導電パターンを形成して一括モール
ドするチップサイズパッケージ構造においても、同様に
実施できる。
【００２８】上記の実施の形態では、１つの共通入力端
子と２つのＦＥＴ、２つのＯＵＴ端子からなるＳＰＤＴ
スイッチを例に説明したが、シャントありＳＰＤＴ、複
数のＦＥＴを直列に接続したハイパワー用ＳＰＤＴ、入
力端子が２つで出力端子が２つのＤＰＤＴなど、スイッ
チ回路装置は必ず制御端子を有しており、そこにはＤＣ
電位が印加されるため、すべてのスイッチ回路装置で同
様に実施できる。また、上記の実施の形態では、シール
ドメタル７０は制御端子用電極パッドＣｔｌ−１Ｐａｄ
にコンタクトしているが、当然ながら制御端子用電極パ
ッドＣｔｌ−２Ｐａｄとコンタクトしても良い。又、シ
ールドメタル７０を分割して、制御端子用電極パッドＣ
ｔｌ−１、Ｃｔｌ−２の両方とコンタクトさせてもよ
い。
【００２９】更に、図５に、本発明の第４の実施の形態
を示す。図５（Ａ）は、チップレイアウトの一例であ
り、図５（Ｂ）にはその回路図を示す。図５（Ａ）の如
く、ＧＮＤ端子や電源端子を有するスイッチ回路装置も
同様に実施できる。制御端子以外にＤＣ電位が印加され
る端子を有するスイッチ回路装置として、シールドメタ
ルをＤＣ電位のＧＮＤ端子又は、電源端子用電極パッド
に接続しても良く、ここでは１ピンコントロールスイッ
チ回路装置を例に説明する。
【００３０】ＳＰＤＴスイッチの場合、制御端子を１つ
にするためには、図５（Ｂ）に示すように、制御端子に
印加される制御電圧が０ＶのときにはどちらかのＦＥＴ
がオン状態、もう一方のＦＥＴがオフ状態になり、制御
電圧が正電圧のときには逆の状態になれば良い。つま
り、容量ＣＡで第１のＦＥＴ１と第２のＦＥＴ２のチャ
ネル電位を直流的に分離して相互のバイアス条件の干渉
を防止し、ＦＥＴ１のゲート電極と、ＦＥＴ２のソース
電極又はドレイン電極を、それぞれ抵抗Ｒａ、Ｒｄを介
して制御端子Ｃｔｌに接続し、ＦＥＴ２のゲート電極を
抵抗Ｒｂを介してＧＮＤ端子に接続、さらにＯＵＴ１端
子を抵抗Ｒｃを介して電源に接続すれば良い。図５
（Ａ）に示すチップは、ＣＡ、Ｒｃと電源は外付けとな
っているが、ＣＡ、Ｒｃと電源パッド、の片方又は両方
を内蔵するチップも図５（Ｂ）に示す回路を実現するチ
ップとして、同様に有り得る。
【００３１】ＧａＡｓ基板にスイッチを行うＦＥＴ１お
よびＦＥＴ２を左右に配置し、上側に容量端子、共通入
力端子および１つの制御端子に対応する各電極パッドＣ
Ｐａｄ、ＩＮＰａｄおよびＣＴＬＰａｄを配置し、下側
に出力端子、接地端子に対応する各電極パッドがＯＵＴ
１Ｐａｄ、ＧＮＤＰａｄおよびＯＵＴ２Ｐａｄが設けら
れている。なお、点線で示した第２層目の配線は各ＦＥ
Ｔのゲート電極形成時に同時に形成されるゲート金属層
（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層
目の配線は各素子の接続およびパッドの形成を行うパッ
ド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の
基板にオーミックに接触するオーミック金属層（ＡｕＧ
ｅ／Ｎｉ／Ａｕ）１０は各ＦＥＴのソース電極、ゲート
電極および各抵抗両端の取り出し電極を形成するもので
ある。
【００３２】シールドメタルは、図５（Ａ）ではＦＥＴ
のソース電極、ドレイン電極間上に配置されているが、
別の形状としてＦＥＴ上、全面又は隙間を開けて格子状
に設けることもでき、ＤＣ電位としてのＧＮＤパッドに
コンタクトされる。ここで、電源パッドが内蔵されてい
る場合、シールドメタルは、ＧＮＤパッドにコンタクト
せず、電源パッドにコンタクトしてもよい。電源パッド
又はＧＮＤパッドにシールドメタルをコンタクトさせれ
ば、シールドメタルも一定電位のＤＣ電位となり、０Ｖ
／３Ｖに電位が絶えず変化する制御パッドにコンタクト
する場合と比較して、制御信号に、もし高周波ノイズが
乗っていたとしても、スイッチに通したり、遮断したり
する高周波信号が、そのノイズに影響されないという、
信頼性上の利点を有する。
【００３３】図６から図９を用いて、本発明の第５の実
施の形態を説明する。これは、ハイパワー用マルチゲー
ト構造のＦＥＴ上全面に、シールドメタルを設けるもの
である。
【００３４】図６には、ハイパワー用途のマルチゲート
構造ＦＥＴを使用したのスイッチ回路装置の回路図を示
す。図１０（Ｂ）、図１１に示すスイッチ回路装置を上
回る最大線型出力電力が要求される場合、例えばＯＮ側
ＯＦＦ側ともにＦＥＴを２つ以上直列に接続することに
より、最大線型出力電力を大きくできる。しかし、ＦＥ
Ｔの個数を単純に増やすとチップ面積が増大するため、
マルチゲート型ＦＥＴを用いてチップ面積の増大を抑制
して最大線型出力電力を増やす構造が採用される。この
スイッチ回路装置の動作原理は、図１０（Ｂ）に示すも
のと基本的に同じであるが、大きな相違点は、ソース電
極とドレイン電極の間には５本のゲート電極を配置して
いる点である。
【００３５】図７は、図６の回路を実現するマルチゲー
ト構造のＦＥＴを用いた化合物半導体スイッチＩＣチッ
プの１例を示している。
【００３６】ＧａＡｓ基板にスイッチを行うＦＥＴ１お
よびＦＥＴ２を配置し、各ＦＥＴのゲート電極に抵抗Ｒ
１、Ｒ２、Ｒ３、Ｒ４、Ｒ５が接続されている。また共
通入力端子、出力端子、制御端子に対応する各電極パッ
ドＩＮＰａｄ、ＯＵＴ１Ｐａｄ、ＯＵＴ２Ｐａｄ、Ｃｔ
ｌ-１Ｐａｄ、Ｃｔｌ-２Ｐａｄが基板の周辺に設けられ
ている。
【００３７】５本のゲート電極は、ソース電極（または
ドレイン電極）を挟んで内側から１組ずつそのソース電
極（またはドレイン電極）の外側で連結されており、そ
れぞれ第１ゲート電極、第２ゲート電極、第３ゲート電
極、第４ゲート電極、第５ゲート電極となっている。第
１から第５までのゲート電極にはそれぞれ抵抗Ｒ１、Ｒ
２、Ｒ３、Ｒ４、Ｒ５が接続される。各抵抗は、ＦＥＴ
の外側で更に１つに集束され、制御端子用電極パッドＣ
ｔｌ−１ＰａｄおよびＣｔｌ−２Ｐａｄに接続する。
【００３８】金属層がオーミック接合を形成するソース
電極およびドレイン電極は、５本のゲート電極を挟んで
交互に配置されるが、実際には各ゲート電極を挟んだ両
側の領域がソース電極、ドレイン電極として働くため、
ゲート電極が１本のＦＥＴが５つ直列に接続されたのと
同じ効果として、ゲート電極１本のＦＥＴを使用したス
イッチ回路装置と比較して、最大線型電圧振幅として５
倍、電力としてその２乗の２５倍の最大線型出力電力を
得られるものである。
【００３９】図８は、図７のチップにシールドメタルを
設けた図を示す。チップ全面には各電極パッド部を除い
て保護膜となる窒化膜が設けられ、更にその上に、層間
絶縁膜としてポリイミド６０が設けられる。ポリイミド
は比誘電率が低く、６μｍ程度の厚みに設けることで、
寄生容量を低減することができる。窒化膜と重畳し、図
の電極パッド部には点線の如くポリイミドおよび窒化膜
を開口してコンタクト孔を設け、このコンタクト孔を除
くチップ全面が窒化膜およびポリイミド層で覆われる。
つまり、実際には、ポリイミドが設けられると上述のＦ
ＥＴ１、２は認識できず、電極パッドのみが露出するこ
とになる。更に電極パッドにボンディングワイヤが圧着
される。
【００４０】シールドメタル７０は、ポイリイミド６０
の上に設けられたＴｉ／Ｐｔ／Ａｕ等の蒸着金属層で、
２つのＦＥＴ１、２上の全面を覆い、制御端子用電極パ
ッドＣｔｌ−１ＰａｄおよびＣｔｌ−２Ｐａｄまで延在
され、開口部において制御端子用電極パッドＣｔｌ―１
ＰａｄおよびＣｔｌ−２Ｐａｄとコンタクトする。
【００４１】図９は、上記のＦＥＴの一部を概略的に示
した断面図である。尚、ソース電極、ドレイン電極間の
ゲート電極が５本となっているだけで、ＦＥＴの詳細な
構造は図１２（Ｂ）と同様である。図９（Ａ）の如く、
入力側となるソース電極１３（またはドレイン電極１
５）と出力側となるドレイン電極１５（またはソース電
極１３）の間に複数本のゲート電極１７が配置されてお
り、これらが複数組集積化されて１つのＦＥＴを形成し
ている。上記の構造においては、これらＦＥＴの上全面
にシールドメタル７０が設けられており、このチップが
リードに固着されて樹脂モールドされる。つまり、図の
如く、ソース電極１３、ドレイン電極１５およびゲート
電極１７と樹脂層８０はシールドメタル７０により遮蔽
されている。
【００４２】ハイパワースイッチ用のマルチゲート構造
のＦＥＴは、特に大きなパワーが、近接したＩＮ−ＯＵ
Ｔ間となるソースードレイン間に漏れやすいが、本発明
の構造によれば、シールドメタルにＤＣ電位が印加され
るので、ＯＦＦ側ＦＥＴのＩＮ−ＯＵＴ間で樹脂層を介
して漏出する高周波信号をシールドすることができる。
【００４３】また、図９（Ｂ）には、ハイパワー用マル
チゲート型ＦＥＴの少なくともソース−ドレイン電極間
上を含めて、格子状にシールドメタルを設けた場合の断
面図を示す。これは、図３（Ａ）に示した格子状のシー
ルドメタルをマルチゲート型ＦＥＴ上に設けたものであ
り、Ｂ−Ｂ線の断面に相当する図が図９（Ｂ）であり、
Ｃ−Ｃ線の断面図に相当する図は９（Ａ）となる。
【００４４】図９（Ａ）の如く、シールドメタルをＦＥ
Ｔ全面に設けると、ＯＦＦ側ＦＥＴにおいては、モール
ド樹脂を介して回折することによるＩＮ−ＯＵＴ間の高
周波信号の漏れは防げるが、ＯＮ側ＦＥＴにおいてもＩ
Ｎに入力された高周波信号がＯＵＴ側に流れる経路の上
にもシールドメタルがあるので、その通過させたい信号
をも一部、層間絶縁膜を介してシールドメタルに吸収さ
れ、インサーションロスの増大を招く恐れがある。この
場合、図３の如くシールドメタルを格子状に設けること
で、ＯＮ側ＦＥＴで通過するべき入力信号のシールドメ
タルへの吸収をある程度抑制し、尚且つＯＦＦ側ＦＥＴ
でＩＮ−ＯＵＴ間の信号の漏れをある程度防ぐことがで
きる。尚、シールドメタルの形状は、格子状に限らない
が、図９（Ｂ）の如く、少なくともソース-ドレイン間
上に配置することが望ましい。
【００４５】更に、図９（Ｃ）には、ハイパワー用マル
チゲート型ＦＥＴのソース−ドレイン電極間上に櫛歯形
状にシールドメタルを設けた断面図を示す。これは、図
４（Ａ）に示したソース電極、ドレイン電極間に配置し
た櫛歯形状のシールドメタルをマルチゲート型ＦＥＴ上
に設けたものであり、図９（Ｃ）は図４（Ａ）のＤ−Ｄ
線断面図に相当する。
【００４６】モールド樹脂を通して漏れる信号は、ＯＦ
Ｆ側ＦＥＴのＩＮ−ＯＵＴ間つまりソース-ドレイン間
の漏れである。つまり、ソース-ドレイン間上のみにシ
ールドメタルを設ければＯＮ側ＦＥＴに通過させたい信
号がシールドメタルにより一部吸収されてしまうのを最
大限抑制でき、ＯＦＦ側ＦＥＴにおいて入力信号がモー
ルド樹脂を介して回折して出力側に漏出するのを最小限
防ぐことができる。
【００４７】なお、本発明の特徴は、スイッチ回路装置
を構成するＦＥＴのソース−ドレイン間上にシールドメ
タルを設け、そのシールドメタルにＤＣ電位を印加する
ことにある。すなわち、上記の他にも非対称ＳＰＤＴ、
ＦＥＴ直列接続型ハイパワーＳＰＤＴ、ＳＰＳＴ、ＳＰ
３Ｔ、ＳＰ４Ｔ、シャントＦＥＴ付きＳＰＤＴ、ＤＰＤ
Ｔ等、スイッチ回路装置は必ずＤＣ電位が印加される端
子を有しているため、すべてのスイッチ回路装置で実現
できる。
【００４８】また、本実施の形態では、化合物半導体ス
イッチ回路装置を例に説明したが、これに限らず、シリ
コン半導体スイッチ回路装置でも実施できる。
【００４９】
【発明の効果】以上に詳述した如く、本発明に依れば以
下の数々の効果が得られる。
【００５０】第１に、シールドメタルをＦＥＴ上に設け
ることにより、ＯＦＦ側となるＦＥＴのソース−ドレイ
ン電極間（ＩＮ−ＯＵＴ間）における高周波信号の漏れ
を抑制できる。シールドメタルは制御端子とコンタクト
するので、制御端子に印加される制御信号により、シー
ルドメタルはＤＣ電位となり、高周波的にＧＮＤ電位と
なる。スイッチの動作に必要な制御信号を利用して、Ｏ
ＦＦ側ＦＥＴにおいて、モールド樹脂を介してＩＮ−Ｏ
ＵＴ間に漏れる高周波信号を抑制できるものである。
【００５１】第２に、シールドメタルを格子状に設ける
ことにより、必要な信号の漏れも抑制できる。シールド
メタルをＦＥＴ全面に設けると、たとえばＯＮ側ＦＥＴ
のＩＮ−ＯＵＴ間を通過させたい高周波信号の一部もシ
ールドメタルに吸収されてしまう恐れがある。しかし、
シールドメタルを、少なくともソース-ドレイン電極間
を覆う格子状にすることで、ＯＮ側ＦＥＴのＩＮ−ＯＵ
Ｔ間を通過させたい高周波号のシールドメタルへの吸収
を抑制することができる。
【００５２】第３に、シールドメタルをソース−ドレイ
ン電極間に櫛歯状に設けることで、更に必要な信号の漏
れを抑制できる。ＯＦＦ側ＦＥＴにおいて高周波信号
は、ソース−ドレイン電極間で、モールド樹脂層を介し
て回折するようにＩＮからＯＵＴへ漏れると考えられ
る。つまり、ＩＮ-ＯＵＴ間、つまりソース−ドレイン
電極上のみにシールドメタルを設ければ、ＯＦＦ側ＦＥ
Ｔで回折して漏れる信号を遮蔽し、尚且つＯＮ側ＦＥＴ
で通過させるべき高周波信号のシールドメタルへの吸収
を更に抑制できるので、アイソレーションの向上と、パ
ワーの確保を兼ね備えたスイッチ回路装置が実現でき
る。
【００５３】第４に、制御端子以外のＤＣ電位が印加さ
れる端子を有する１ピンコントロールスイッチ回路装置
などのスイッチ回路装置にも適用できる。電源パッド又
はＧＮＤパッドにシールドメタルをコンタクトさせれ
ば、シールドメタルも一定電位のＤＣ電位となり、０Ｖ
／３Ｖに電位が絶えず変化する制御パッドにコンタクト
する場合と比較して、制御信号に、もし高周波ノイズが
乗っていたとしても、スイッチに通したり、遮断したり
する高周波信号が、そのノイズに影響されないという、
信頼性上の利点を有する。
【００５４】第５に、ハイパワー用途のマルチゲートＦ
ＥＴ構造のスイッチ回路装置においては、ＩＮ−ＯＵＴ
間がより近接し、ハイパワーの高周波信号の漏れが大き
くなるので、シールドメタルにＤＣ電位を印加すること
で、ＯＦＦ側ＦＥＴの信号の漏れを抑制でき、より大き
なパワーを出力できるスイッチ回路装置が実現する。
【００５５】第６に、ハイパワー用途のマルチゲートＦ
ＥＴ構造のスイッチ回路装置において、ＦＥＴ上のシー
ルドメタルを格子状に設けることで、通過させたい信号
の漏れをある程度防ぎ、ＯＦＦ側ＦＥＴでの信号の漏れ
をある程度防ぐことができる。
【００５６】第７に、ハイパワー用途のマルチゲートＦ
ＥＴ構造のスイッチ回路装置において、ＦＥＴのソース
−ドレイン間に櫛歯状にシールドメタルを設けること
で、ＯＮ側ＦＥＴに通過させたい信号のシールドメタル
への吸収を最小限にとどめ、ＯＦＦ側ＦＥＴでＩＮ−Ｏ
ＵＴ間に信号が漏れるのを最小限抑制することができる
利点を有する。
【図面の簡単な説明】
【図１】本発明を説明するための平面図である。
【図２】本発明を説明するための断面図である。
【図３】本発明を説明するための（Ａ）平面図、（Ｂ）
断面図である。
【図４】本発明を説明するための（Ａ）平面図、（Ｂ）
断面図である。
【図５】本発明を説明するための（Ａ）平面図、（Ｂ）
回路図である。
【図６】本発明を説明するための回路図である。
【図７】本発明を説明するための平面図である。
【図８】本発明を説明するための平面図である。
【図９】本発明を説明するための断面図である。
【図１０】従来例を説明するための（Ａ）断面図、
（Ｂ）回路図である。
【図１１】従来例を説明するための平面図である。
【図１２】従来例を説明するための（Ａ）平面図、
（Ｂ）断面図である。
【図１３】従来例を説明するための断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 17/693 Ｆターム(参考） 5F038 BE07 BH10 BH19 CA02 CA05 CA06 DF01 DF02 EZ02 EZ20 5F102 FA00 GA01 GA17 GB01 GC01 GD01 GJ05 GS02 GS09 GT03 GV00 GV03 GV06 5J055 AX28 BX17 CX03 CX24 DX12 DX61 DX72 DX73 EY01 EY10 EY21 GX01 GX07 GX08

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 チャネル領域表面にソース電極、ゲート
    電極およびドレイン電極を設けた少なくとも１つのＦＥ
    Ｔと、前記ＦＥＴのソース電極またはドレイン電極に接
    続する少なくとも１つの入力端子用電極パッドと、前記
    ＦＥＴのドレイン電極またはソース電極に接続する少な
    くとも１つの出力端子用電極パッドと、前記ＦＥＴにＤ
    Ｃ電位を印加する端子用電極パッドとからなる半導体ス
    イッチ回路装置であって、 少なくとも前記ＦＥＴ上に設けた絶縁膜と、 前記絶縁膜上で、前記ＦＥＴのソース電極およびドレイ
    ン電極間に設けられ且つ前記ＤＣ電位を印加する端子用
    電極パッドとコンタクトする金属層と、 前記ＦＥＴが集積化されたチップを被覆する樹脂層とを
    具備することを特徴とする半導体スイッチ回路装置。
  2. 【請求項２】 前記金属層は前記両ＦＥＴのソース電極
    およびドレイン電極間の一部または全部を覆うことを特
    徴とする請求項１に記載の半導体スイッチ回路装置。
  3. 【請求項３】 前記金属層は格子状に設けることを特徴
    とする請求項２に記載の半導体スイッチ回路装置。
  4. 【請求項４】 前記金属層は前記両ＦＥＴを全面覆って
    設けることを特徴とする請求項２に記載の半導体スイッ
    チ回路装置。
  5. 【請求項５】 前記ＤＣ電位を印加する端子は、制御端
    子であることを特徴とする請求項１に記載の半導体スイ
    ッチ回路装置。
  6. 【請求項６】 前記ＤＣ電位を印加する端子は、ＧＮＤ
    端子であることを特徴とする請求項１に記載の半導体ス
    イッチ回路装置。
  7. 【請求項７】 前記ＤＣ電位を印加する端子は、電源電
    圧端子であることを特徴とする請求項１に記載の半導体
    スイッチ回路装置。
  8. 【請求項８】 前記ゲート電極は、前記ソース電極およ
    び前記ドレイン電極の間に複数設けることを特徴とする
    請求項１に記載の半導体スイッチ回路装置。
  9. 【請求項９】 化合物半導体基板表面に前記チャネル層
    を形成することを特徴とする請求項１に記載の半導体ス
    イッチ回路装置。
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