JP2006120979A - 保護素子およびそれを用いた半導体装置 - Google Patents

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Tetsuo Asano
哲郎 浅野
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Abstract

【課題】マイクロ波ＦＥＴでは、内在するショットキー接合容量またはｐｎ接合容量が小さく、それらの接合が静電気に弱い。しかし、マイクロ波デバイスにおいては、保護ダイオードを接続することによる寄生容量の増加が、高周波特性の劣化を招き、その手法を取ることができなかったという問題があった。
【解決手段】被保護素子の端子とＧＮＤ端子間に第１ｎ＋型領域−絶縁領域−第２ｎ＋型領域からなる保護素子を接続する。第１ｎ＋型領域は基板深さ方向に柱状に設け、第２ｎ＋型領域は第１ｎ＋型領域の底部と対向配置する板状に形成する。これにより、第１電流経路、第２電流経路により非常に大きな静電気電流を接地電位に流すことができるので、寄生容量をほとんど増やすことなくＨＥＭＴの動作領域に至る静電エネルギーを大幅に減衰させることができる。
【選択図】 図１

Description

本発明は、保護素子およびそれを用いた半導体装置に関し、特に被保護素子の高周波特性、計算処理スピードを劣化させずに静電破壊電圧を大幅に向上させる保護素子およびそれを用いた半導体装置に関する。
従来の半導体装置において、一般に静電気からデバイスを保護するには、静電破壊しやすいｐｎ接合、ショットキ接合、容量を含むデバイスに、静電破壊保護ダイオードを並列に接続するという手法が採用されてきた。
図２１は、従来の半導体装置の静電破壊保護回路を示す。すなわち、外部入出力用のボンディングパッド３０１の近傍にｐｎ接合ダイオードＤ１、Ｄ２を形成し、ダイオードＤ１のアノード側をボンディングパッド３０１に、カソード側を電源電位Ｖｃｃに接続し、ダイオードＤ２のカソードをボンディングパッド３０１にアノードを接地電位に接続し、更にボンディングパッド３０１から延在する電極配線３０２をｐ型の拡散領域で形成した抵抗領域３０３の一端に接続し、抵抗領域３０３の他端を電極配線３０４に接続して内部回路に接続する構成を採用していた（例えば特許文献１参照。）。
また、図２２の如く、化合物半導体装置において静電破壊電圧を大幅に向上するため、被保護素子の２端子間にｎ＋／ｉ／ｎ＋構造の保護素子３６０を接続した技術も知られている。図は、ソース３１５、ゲート３１７、ドレイン３２０を有するＦＥＴで構成したスイッチ回路装置であり、入力端子−制御端子間、出力端子−制御端子間に保護素子３６０を接続したものである（例えば特許文献２参照。）。
図２３は集積回路装置（以下ＬＳＩと称する）であり、ロジック回路４０８の周囲に保護素子領域４０７を形成している。図はＭＯＳ型ＩＣの静電気等による過大電圧に対する保護回路であり、ロジック回路４０８周囲にゲート接地ｐチャネル型ＭＯＳＦＥＴ４０１とゲート接地ｎチャネル型ＭＯＳＦＥＴ４０２の保護素子を配置したいわゆるＣＭＯＳバッファ回路型保護回路である。入出力端子パッド４００に接続された信号線４０３は、ｎチャネル型ＭＯＳＦＥＴ４０２を介して基準電圧ＧＮＤに接続され、且つｐチャネル型ＭＯＳＦＥＴ４０１を介して電源電圧Ｖｃｃに接続されている。（例えば特許文献３参照。）。
特開平６−２９４６６号公報 国際公開第２００４／０２７８６９号パンフレット 第１２図 特開平７−１６９９１８号公報
一般に静電気からデバイスを保護するには図２１のｐｎ接合ダイオードの如き保護ダイオードを被保護素子（デバイス）に並列に接続する手法が採用されていた。
しかし、マイクロ波デバイスにおいては、保護ダイオードを接続することによる寄生容量の増加が高周波特性の劣化を招き、その手法を採用することができない。特に、衛星放送、携帯電話、無線ブロードバンド用など、ＧＨｚ帯以上のマイクロ波用途に用いられる、ＭＥＳＦＥＴ、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：高電子移動度トランジスタ）等の化合物半導体装置では、良好なマイクロ波特性を確保するためゲート長もサブミクロンオーダーとなっており、ゲートショットキ接合容量が極めて小さく設計されている。そのため静電破壊に非常に弱く、ＧａＡｓＭＥＳＦＥＴ、ＨＥＭＴを集積化したＭＭＩＣを含め、その取り扱いに細心の注意が必要であった。さらに、音響、映像、電源用など周波数の低い一般民生用半導体において、静電破壊電圧を上げるため広く採用されている保護ダイオードは、ｐｎ接合を有するため、その使用により寄生容量が最小でも数百ｆＦ以上と大きく増加してしまうため、上記の化合物半導体装置のマイクロ波特性を大きく劣化させる問題があった。
一方、図２２に示すスイッチＭＭＩＣではアイソレーション向上のため共通入力端子パッドＩＮＰａｄ周辺、ＯＵＴ−１Ｐａｄ周辺及びＯＵＴ−２Ｐａｄ周辺にｎ＋型領域３５０が設けられる。このｎ＋型領域３５０とｎ＋型不純物のイオン注入により形成される抵抗Ｒ１、Ｒ２とを４μｍまで近接して配置する。これら近接するｎ＋型領域はその間に配置される絶縁領域（ＧａＡｓ基板）３５５とともに保護素子３６０となる。
保護素子３６０は、ｐｎ接合がないため上記の保護ダイオードと比較して数ｆＦと寄生容量が小さい。しかし、共通入力端子パッドＩＮＰａｄから入力された入力信号の一部が抵抗Ｒ１を介して高周波ＧＮＤ電位である制御端子パッドＣｔｌ−１Ｐａｄに漏れることが判った。これは保護効果を高めるため制御端子パッドＣｔｌ−１Ｐａｄに近い位置で抵抗Ｒ１が共通入力端子パッドＩＮＰａｄと８０μｍもの長距離に渡って近接して配置されているためである。
このような数ｆＦ程度の寄生容量による入力信号の漏れは、例えばＭＥＳＦＥＴをスイッチング素子とするスイッチＭＭＩＣでは問題にはならない。しかし、特にオフ容量の小さいＨＥＭＴをスイッチング素子とするスイッチＭＭＩＣに接続する場合はわずか数ｆＦとはいえＨＥＭＴの小さいオフ容量に対して無視できるレベルを超えているため高周波特性に影響を与えてしまい、インサーションロスが保護素子３６０を接続しない場合のインサーションロスよりも劣化してしまう問題があった。
また図２３のごときＣＭＯＳロジック回路素子などのＬＳＩ４１０では、デバイスの微細化に伴いロジック回路４０８を構成する基本素子であるＭＯＳＦＥＴの性能がますます向上している。つまりゲート長が短くゲート酸化膜が薄くなる方向に進んでいるが、その反面静電破壊に対しては弱い素子となっている。そこでこれを保護するためにロジック回路４０８の周辺に保護素子を複数配置した保護素子領域４０７を配置する。しかし保護素子のサイズが大きいほど保護効果が高まるため、現状ではロジック回路４０８の面積に対して保護素子領域４０７の面積が増大しすぎ、ＬＳＩ４１０のコストが増大してしまう問題がある。また、保護素子領域４０７のサイズをある程度以上に大きくしても保護素子として動作が不均一になり、保護効果に限界が出るという問題も発生している。更に、保護素子領域４０７が大きいと、大きな保護素子を並列接続することになるので、保護素子の持つ寄生容量によりＬＳＩ４１０の計算処理スピードが落ちるという弊害もあった。
本発明はかかる課題に鑑みてなされ、第１に、基板の深さ方向に設けられ前記基板の水平方向に略平行な第１側面と、前記基板の垂直方向に略平行な第２側面とを有する柱状の第１高濃度不純物領域と、前記基板の底部に設けられ一部が前記第１高濃度不純物領域の前記第１側面と対向する第２高濃度不純物領域と、前記第１および第２高濃度不純物領域の周囲に配置された絶縁領域とを備え、前記第１高濃度不純物領域を被保護素子の１つの端子に接続し、前記第２高濃度不純物領域に接地電位を印加し、前記第１側面から前記第２高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第１電流経路と、前記第２側面から前記第２高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第２電流経路により前記被保護素子の前記１つの端子に印加される静電エネルギーを減衰させることにより解決するものである。
第２に、基板の深さ方向に設けられたトレンチと、少なくとも前記トレンチの周囲に設けられ、該トレンチ底部に沿った第１側面と該トレンチ側壁に沿った第２側面とを有する第１高濃度不純物領域と、前記基板の底部に設けられ一部が前記第１高濃度不純物領域の前記第１側面と対向する第２高濃度不純物領域と、前記第１および第２高濃度不純物領域の周囲に配置された絶縁領域とを備え、前記第１高濃度不純物領域を被保護素子の１つの端子に接続し、前記第２高濃度不純物領域に接地電位を印加し、前記第１側面から前記第２高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第１電流経路と、前記第２側面から前記第２高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第２電流経路により前記被保護素子の前記１つの端子に印加される静電エネルギーを減衰させることにより解決するものである。
また、複数の前記第１高濃度不純物領域を前記被保護素子の複数の端子にそれぞれ接続することを特徴とするものである。
また、前記トレンチ内に導電材料を埋設することを特徴とするものである。
また、前記第２高濃度不純物領域は、少なくとも前記第１側面の５０倍以上の大きさに設けることを特徴とするものである。
また、前記第２電流経路の電流値は前記第１電流経路の電流値の２倍以上であることを特徴とするものである。
また、前記第２電流経路は前記第２側面から１０μｍ以上の幅を確保して形成されることを特徴とするものである。
第３に、基板上の動作領域に接続するソース電極、ゲート電極およびドレイン電極を有する少なくとも１つのＦＥＴと、前記ＦＥＴのソース電極またはドレイン電極に接続する少なくとも１つの入力端子と、前記ＦＥＴのドレイン電極またはソース電極に接続する少なくとも１つの出力端子と、前記ＦＥＴにＤＣ電位を印加する制御端子を有するスイッチ回路素子と、前記基板の深さ方向に設けられ前記基板の水平方向に略平行な第１側面と、前記基板の垂直方向に略平行な第２側面とを有する柱状の第１高濃度不純物領域と、前記基板の底部に設けられ一部が前記第１高濃度不純物領域の前記第１側面と対向する第２高濃度不純物領域と、前記第１および第２高濃度不純物領域の周囲に配置された絶縁領域とを有する保護素子と、を具備し、前記第１高濃度不純物領域を前記スイッチ回路素子の１つの端子に接続し、前記第２高濃度不純物領域に接地電位を印加し、前記第１側面から前記第２高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第１電流経路と、前記第２側面から前記第２高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第２電流経路により前記スイッチ回路素子の前記１つの端子に印加される静電エネルギーを減衰させることにより解決するものである。
第４に、基板上の動作領域に接続するソース電極、ゲート電極およびドレイン電極を設けた第１および第２ＦＥＴを形成し、両ＦＥＴに共通のソース電極あるいはドレイン電極に接続する端子を共通入力端子とし、両ＦＥＴのドレイン電極あるいはソース電極に接続する端子をそれぞれ第１および第２出力端子とし、両ＦＥＴのゲート電極のいずれかに接続する端子をそれぞれ第１および第２制御端子とし、前記両制御端子に制御信号を印加して、前記両制御端子と前記ゲート電極とを接続する接続手段である抵抗を介していずれか一方のＦＥＴを導通させて前記共通入力端子と前記第１および第２出力端子のいずれか一方と信号経路を形成するスイッチ回路素子と、前記基板の深さ方向に設けられ前記基板の水平方向に略平行な第１側面と、前記基板の垂直方向に略平行な第２側面とを有する柱状の第１高濃度不純物領域と、前記基板の底部に設けられ一部が前記第１高濃度不純物領域の前記第１側面と対向する第２高濃度不純物領域と、前記第１および第２高濃度不純物領域の周囲に配置された絶縁領域とを有する保護素子と、を具備し、前記第１高濃度不純物領域を前記スイッチ回路素子の１つの端子に接続し、前記第２高濃度不純物領域に接地電位を印加し、前記第１側面から前記第２高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第１電流経路と、前記第２側面から前記第２高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第２電流経路により前記スイッチ回路素子の前記１つの端子に印加される静電エネルギーを減衰させることにより解決するものである。
第５に、基板上の動作領域に接続するソース電極、ゲート電極およびドレイン電極を設けた第１および第２ＦＥＴを形成し、両ＦＥＴに共通のソース電極あるいはドレイン電極に接続する端子を共通入力端子とし、両ＦＥＴのドレイン電極あるいはソース電極に接続する端子をそれぞれ第１および第２出力端子とし、両ＦＥＴのゲート電極のいずれかに接続する端子をそれぞれ第１および第２制御端子とし、前記両制御端子に制御信号を印加して、前記両制御端子と前記ゲート電極とを接続する接続手段である抵抗を介していずれか一方のＦＥＴを導通させて前記共通入力端子と前記第１および第２出力端子のいずれか一方と信号経路を形成するスイッチ回路素子と、基板の深さ方向に設けられたトレンチと、少なくとも前記トレンチ周囲に設けられ、該トレンチ底部に沿った第１側面と該トレンチ側壁に沿った第２側面とを有する第１高濃度不純物領域と、前記基板の底部に設けられ一部が前記第１高濃度不純物領域の前記第１側面と対向する第２高濃度不純物領域と、前記第１および第２高濃度不純物領域の周囲に配置された絶縁領域とを有する保護素子とを具備し、前記第１高濃度不純物領域を前記スイッチ回路素子の１つの端子に接続し、前記第２高濃度不純物領域に接地電位を印加し、前記第１側面から前記第２高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第１電流経路と、前記第２側面から前記第２高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第２電流経路により前記スイッチ回路素子の前記１つの端子に印加される静電エネルギーを減衰させることにより解決するものである。
また、前記保護素子を複数設け、前記スイッチ回路素子の複数の端子にそれぞれ前記第１高濃度不純物領域を接続することを特徴とするものである。
また、前記保護素子を複数設け、前記スイッチ回路素子の少なくとも１つの前記制御端子と前記共通入力端子にそれぞれ前記第１高濃度不純物領域を接続することを特徴とするものである。
また、前記第１高濃度不純物領域は、前記スイッチ回路素子の各端子に接続する電極パッドと接続することを特徴とするものである。
また、前記第１高濃度不純物領域は、前記電極パッド下方に設けられることを特徴とするものである。
また、前記トレンチ内に導電材料を埋設することを特徴とするものである。
また、前記第２高濃度不純物領域は、少なくとも前記第１側面の５０倍以上の大きさに設けることを特徴とするものである。
また、前記第２電流経路の電流値は前記第１電流経路の電流値の２倍以上であることを特徴とするものである。
また、前記第２電流経路は前記第２側面から１０μｍ以上の幅を確保して形成されることを特徴とするものである。
第６に、複数の入出力端子、電源端子及び接地端子を有する集積回路素子と、基板の深さ方向に設けられ前記基板の水平方向に略平行な第１側面と、前記基板の垂直方向に略平行な第２側面とを有する第１高濃度不純物領域と、前記基板の底部に設けられ一部が前記第１高濃度不純物領域の前記第１側面と対向する第２高濃度不純物領域と、前記第１および第２高濃度不純物領域の周囲に配置された絶縁領域とを有する保護素子とを具備し、前記第１高濃度不純物領域を前記集積回路素子の入出力端子に接続し、前記第２高濃度不純物領域を前記接地端子に接続し、前記第１側面から前記第２高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第１電流経路と、前記第２側面から前記第２高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第２電流経路により前記集積回路素子の前記入出力端子に印加される静電エネルギーを減衰させることにより解決するものである。
第７に、複数の入出力端子、電源端子及び接地端子を有する集積回路素子と、基板の深さ方向に設けられたトレンチと、少なくとも前記トレンチ周囲に設けられ、該トレンチ底部に沿った第１側面と該トレンチ側壁に沿った第２側面とを有する第１高濃度不純物領域と、前記基板の底部に設けられ一部が前記第１高濃度不純物領域の前記第１側面と対向する第２高濃度不純物領域と、前記第１および第２高濃度不純物領域の周囲に配置された絶縁領域とを有する保護素子と、を具備し、前記第１高濃度不純物領域を前記集積回路素子の入出力端子に接続し、前記第２高濃度不純物領域を前記接地端子に接続し、前記第１側面から前記第２高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第１電流経路と、前記第２側面から前記第２高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第２電流経路により前記集積回路素子の前記入出力端子に印加される静電エネルギーを減衰させることにより解決するものである。
また、前記集積回路素子はＣＭＯＳロジック回路素子であることを特徴とするものである。
また、前記集積回路素子と前記保護素子を同一基板上に集積化することを特徴とするものである。
また、前記集積回路素子上に前記保護素子を配置したことを特徴とするものである。
また、前記第１高濃度不純物領域は、前記集積回路素子の前記入出力端子に接続する電極パッドと接続することを特徴とするものである。
また、前記第１高濃度不純物領域は、前記電極パッド下方に設けられることを特徴とするものである。
また、前記トレンチ内に導電材料を埋設することを特徴とするものである。
また、前記第２高濃度不純物領域は、少なくとも前記第１側面の５０倍以上の大きさに設けることを特徴とするものである。
また、前記第２電流経路の電流値は前記第１電流経路の電流値の２倍以上であることを特徴とするものである。
また、前記第２電流経路は前記第２側面から１０μｍ以上の幅を確保して形成されることを特徴とするものである。
以上に詳述した如く、本発明に依れば以下の数々の効果が得られる。
第１に、保護素子は一方の端子が基板の深さ方向に柱状に設けられた第１ｎ＋型領域であり、他方の端子は基板底部に設けられた第２ｎ＋型領域である。そして、第２ｎ＋型領域にＧＮＤ電位を印加することにより、これらの周囲に設けた絶縁領域に第１電流経路および第２電流経路を形成して静電気電流を接地電位に逃がすことができる。第１ｎ＋型領域を柱状とし、第２ｎ＋型領域をそれに垂直となる板状にすることで、第２電流経路は第１電流経路の２倍以上の電流を流すことができ、絶大な保護効果が得られる。また、第１ｎ＋型領域の第１側面は微小であり第２ｎ＋型領域との対向面積が小さい。従って、この部分の寄生容量は非常に小さくなり、第２ｎ＋領域との距離がしだいに大きくなっていく第２側面と第２ｎ＋領域との間の寄生容量を合わせたトータルの寄生容量も小さいため、高周波信号が漏れることはない。従ってＨＥＭＴのようなオフ容量が極めて小さいデバイスを基本デバイスとするスイッチ回路装置に使用する場合においてさえ、保護素子の接続によるインサーションロスの劣化を防止できる。
更に、トレンチ周囲に沿って第１ｎ＋型領域を設けてトレンチ内に導電材料を埋設し、被保護素子の端子に接続するため、静電気は第１ｎ＋型領域の全体にわたってまんべんなく流れ、これによっても保護効果の増大を図ることができる。
第２に、スイッチ回路装置の静電気が印加される可能性のある複数の端子にそれぞれ保護素子を接続することにより、直接的に、あるいは間接的に静電気が印加される静電気に弱い接合を保護することができる。
第３に、スイッチ回路装置の、ショットキー接合またはｐｎ接合となる２端子に、それぞれ保護素子を接続することにより、静電破壊に弱い接合を静電気から保護することができる。
第４に、保護素子の第１ｎ＋型領域は、パッドまたはパッドに接続する金属層の下方に、基板深さ方向に柱状に設けられ、第２ｎ＋型領域は基板底部に板状に設けられる。このため保護素子を接続することによる占有面積の増加を抑制できる。従来のｎ＋／ｉ／ｎ＋型保護素子では保護効果を高めるために対向するｎ＋型領域の距離を長くするなど、チップ内の保護素子の占有面積を必要としていたが、本実施形態によれば保護素子接続のためのスペースをほとんど必要としない利点を有する。
第５に、ＣＭＯＳロジック回路などのＬＳＩに従来のＣＭＯＳバッファ回路型保護回路に替えて本保護素子を接続することにより、ロジック回路の保護素子の占有面積を大幅に縮小でき、ＬＳＩの小型化、低コスト化を実現できる。
例えば、ロジック回路素子と保護素子領域を１チップに集積化する場合には、ロジック回路素子領域の外周に配置する入出力端子パッドを利用して保護素子を接続できるので、ロジック回路のみのチップと同等のチップサイズで保護素子を接続できる。
また、保護素子を１つのチップで形成しロジック回路素子上に積層実装することができるので、既存のロジック回路素子のパターンを変更することなく保護素子を接続でき、なおかつ保護効果を増大させることができる。
以下に本発明の実施の形態を図１から図２０を用いて詳細に説明する。まず図１から図１１を参照して本発明の第１の実施形態を説明する。
図１は、第１の実施形態の保護素子２００を示す概要図である。図１（Ａ）は平面図であり、図１（Ｂ）〜（Ｄ）は、図１（Ａ）のａ−ａ線断面図である。
保護素子２００は、基板１０１に設けられた第１高濃度不純物領域２０１と、第１高濃度不純物領域２０１の一部に対向し基板１０１の底部に設けられた第２高濃度不純物領域２０２と、その周囲に配置された絶縁領域２０３とからなる。
基板１０１は、シリコン半導体基板、化合物半導体基板、ＨＥＭＴ用エピタキシャル基板等いずれの半導体基板でもよい。第１高濃度不純物領域２０１および第２高濃度不純物領域２０２は同導電型の不純物領域であり、以下ｎ型不純物の場合を例に、それぞれ第１ｎ＋型領域２０１、第２ｎ＋型領域２０２として説明する。
第１ｎ＋型領域２０１は、基板１０１の深さ（垂直）方向に形成され、基板１０１の水平方向に略平行な第１側面Ｓ１と、基板１０１の垂直方向に略平行な第２側面Ｓ２とを有する柱状の不純物領域である。
具体的には、基板１０１に設けたトレンチ２０１Ｔの、少なくとも周囲に沿って設けられた不純物の注入または拡散領域である。すなわち第１ｎ＋型領域２０１はトレンチ２０１Ｔの底部に沿った第１側面Ｓ１と、トレンチ２０１Ｔの側壁に沿った第２側面Ｓ２を有する。
トレンチ２０１Ｔ内部には、導電材料２０１Ｃが埋設される等し、第１ｎ＋型領域２０１は基板１０１表面に設けられた金属層２０１Ｍを介して被保護素子の１つの端子と接続する。金属層２０１Ｍは、被保護素子の端子に接続する電極パッドの一部または電極パッドに接続する配線や、電極パッドから延在された金属層である。
また、導電材料２０１Ｃは、金属層２０１Ｍと同一の金属または他の金属層、あるいは不純物を導入して低抵抗化が図られたポリシリコンなどである。金属層を埋設する場合には、トレンチ２０１Ｔ内壁に不純物をイオン注入または拡散して第１ｎ＋型領域２０１を形成できる。
また、図１（Ｃ）の如くポリシリコンを埋設する場合に、例えば所定の不純物濃度のｎ型不純物をポリシリコンにドープし、ポリシリコンから不純物を拡散することにより第１ｎ＋型領域２０１を形成できる。この場合、トレンチ２０１Ｔ内部も第１ｎ＋型領域２０１となる。
第２ｎ＋型領域２０２は、基板１０１の底部に設けられた不純物の注入、または拡散領域である。第２ｎ＋型領域２０２は、柱状の第１ｎ＋型領域２０１に対して垂直となる方向（基板１０１の水平方向）に、板状に設けられる。そして第２ｎ＋型領域２０２の一部が第１ｎ＋型領域２０１の第１側面Ｓ１と対向する。第２ｎ＋型領域２０２の面積は第１側面Ｓ１の面積に対して十分大きく、例えば５０倍以上である。また、第１ｎ＋型領域２０１がそのほぼ中央に位置するように、対応する第２ｎ＋型領域２０２が設けられるとよい。
第１ｎ＋型領域２０１の第１側面Ｓ１と、第１側面Ｓ１と同等の面積で対向する第２ｎ＋型領域２０２の一部（以下第２ｎ＋型領域２０２の対向面）とは静電エネルギーを通せる距離、例えば４μｍ程度離間して設けられる。そしてこれらの不純物濃度は、共に１×１０１７ｃｍ−３以上である。また第１ｎ＋型領域２０１および第２ｎ＋型領域２０２の周囲は絶縁領域２０３である。ここで、絶縁領域２０３とは、電気的に完全な絶縁ではなく、半絶縁性基板１０１の一部、または基板１０１に不純物をイオン注入して絶縁化した絶縁化領域である。また、絶縁領域２０３の不純物濃度は、５×１０１４ｃｍ−３以下程度、抵抗率は、１×１０３Ωｃｍ以上が望ましい。さらに絶縁領域２０３はノンドープのポリシリコンで形成してもよい。
第１側面Ｓ１の幅ｗ１は、例えば３．４μｍであり、第２側面Ｓ２の長さ（深さ）ｄ１は例えば５０μｍである。そしてトレンチ２０１Ｔ内部に導電材料２０１Ｃを埋設する場合、第１ｎ＋型領域２０１の幅ｗ２は、例えば０．２μｍ程度である。
金属層２０１Ｍは、第１ｎ＋型領域２０１とオーミック接合するオーミック金属層またはショットキー接合するショットキー金属層である。またはオーミック金属層やショットキー金属層の上にシリーズ抵抗低減のためさらに別の金属層を重畳させても良い。
本実施形態の保護素子２００は上記のごとく柱状の第１ｎ＋型領域２０１と板状の第２ｎ＋型領域２０２を対向させ、周囲に絶縁領域２０３を配置した構造である。そして第１ｎ＋型領域２０１を被保護素子の端子に接続する。また、第２ｎ＋型領域２０２には接地電位を印加する。そして第１ｎ＋型領域２０１の第１側面Ｓ１および第２ｎ＋型領域２０２の対向面における離間距離を４μｍ程度にする。これにより、第１ｎ＋型領域２０１が接続する被保護素子の端子に外部より印加される静電エネルギーを、絶縁領域２０３を介して接地電位に放電することができる。
この離間距離４μｍは、静電エネルギーを通すのに適当な距離であり、１０μｍ以上離間すると保護素子２００内での放電が確実でない。又、例えば１μｍ以下と近接し過ぎても、耐圧の不足や寄生容量の増大を招くため好ましくない。第１ｎ＋型領域２０１および第２ｎ＋型領域２０２の不純物濃度、および絶縁領域２０３の抵抗値も同様である。
図１（Ｄ）は放電時の電流経路を表す概略図である。本実施形態では、放電の際に両端子の周囲の絶縁領域２０３には図の矢印の如く２つの電流経路Ｉ１、Ｉ２が形成される。尚、矢印の電流経路は概念図であり第１電流経路Ｉ１および第２電流経路Ｉ２の詳細については後述する。
第１電流経路Ｉ１は、第１側面から第２ｎ＋型領域２０２の対向面に向かい、第１ｎ＋型領域２０１の延在方向の絶縁領域２０３に形成される電子電流及びホール電流の経路である。また、第２電流経路Ｉ２は、第１電流経路Ｉ１の外側の絶縁領域に形成される電子電流及びホール電流の経路である。詳しくは、第２側面から、第２ｎ＋型領域２０２の第１ｎ＋型領域２０１との対向面以外の領域に向かう絶縁領域に形成される電流経路である。
本実施形態の第１ｎ＋型領域２０１は、第２ｎ＋型領域２０２と対向する第１側面Ｓ１の面積が微小であるため、寄生容量を大幅に低減できる。また、トレンチ２０１Ｔ内に導電材料２０１Ｃを埋め込み第２側面Ｓ２全体を金属層２０１Ｍとコンタクトさせる。そして大面積を有する板状の第２ｎ＋型領域２０２の略中央部に対応する第１ｎ＋型領域２０１を配置する。これにより、第１ｎ＋型領域２０１を中心軸として半球状に第２電流経路Ｉ２を形成でき、非常に大きな静電気電流を流せる第２電流経路Ｉ２を形成できる。
従って保護素子２００の端子である第１ｎ＋型領域２０１に印加される静電エネルギーを、第１電流経路Ｉ１及び第２電流経路Ｉ２を利用して放電し、第２ｎ＋型領域２０２を介して接地電位に逃がすことができる。
第１ｎ＋型領域２０１は、同じ（一つの）金属層２０１Ｍに接続する領域であれば不連続な領域であってもよい。このような場合は不連続な領域がそれぞれ同一の金属層２０１Ｍにコンタクトすることにより第２電流経路Ｉ２が形成されるので、これらをまとめて保護素子２００の一方の端子となる第１ｎ＋型領域２０１とする。また第１ｎ＋型領域２０１は、電極パッドまたは配線下方に例えばアイソレーション向上のための高濃度不純物領域が配置されるような場合、これらと連続していてもよいし不連続であってもよい。
図２は、第１ｎ＋型領域２０１の他の形態を示す。図２（Ａ）は平面図であり、図２（Ｂ）は図２（Ａ）のｂ−ｂ線断面図である。
このように、第１ｎ＋型領域２０１は、トレンチ２０１Ｔを設けず基板１０１に不純物を拡散した領域であってもよい。
例えば、基板１０１の深さ方向に柱状にｎ型不純物をイオン注入または拡散して、柱状の第１ｎ＋型領域２０１を設ける。第１ｎ＋型領域２０１は、基板１０１の水平方向に略平行な第１側面Ｓ１と、基板の垂直方向に略平行な第２側面Ｓ２とを有する。
そして、第１ｎ＋型領域２０１が露出する基板１０１表面に金属層２０１Mをコンタクトさせ、第１ｎ＋型領域２０１を被保護素子の端子と接続する。
第１電流経路Ｉ１は、第１側面から第２ｎ＋型領域２０２の対向面に向かい、第１ｎ＋型領域２０１の延在方向の絶縁領域２０３に形成される。また、第２電流経路Ｉ２は、第２側面から、第２ｎ＋型領域２０２の第１ｎ＋型領域２０１との対向面以外の領域に向かい、第１電流経路Ｉ１の外側の絶縁領域に形成される。
図３を参照して保護素子２００の接続例を説明する。図は被保護素子１００がＧａＡｓＭＥＳＦＥＴの場合であり、図３（Ａ）は平面図、図３（Ｂ）は図３（Ａ）のｃ−ｃ線断面図、図３（Ｃ）は等価回路図である。
図３（Ａ）のごとく、被保護素子１００は、ＭＥＳＦＥＴであり、半絶縁基板１０１（２０３）であるＧａＡｓ表面に設けた動作層６２とショットキー接合を形成するゲート電極６７と、動作層６２両端に設けた高濃度不純物領域からなるソース領域６４およびドレイン領域６３と、その表面に設けられたソース電極６６およびドレイン電極６５とを有する。これらは動作領域６８に櫛歯をかみ合わせた形状に配置される。
ゲート電極６７、ソース電極６６およびドレイン電極６５はそれぞれ配線１３０を介してゲートパッドＧＰ、ソースパッドＳＰ、ドレインパッドＤＰと接続する。各パッドはそれぞれゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄと接続する。また、各パッドの下方にはアイソレーション向上のためｎ＋型不純物領域６９が形成されている。
図３（Ｂ）のごとく各パッドの下方には、トレンチ２０１Ｔが設けられ、トレンチ２０１Ｔ周囲に沿って第１ｎ＋型領域２０１が配置される。またトレンチ２０１Ｔ内部に導電材料２０１Ｃが埋設される。導電材料２０１Ｃは、基板に設けられた金属層２０１Ｍとコンタクトする。この場合金属層２０１ＭはソースパッドＳＰである。尚、本明細書において以下導電材料２０１Ｃはパッドと同一の金属層２０１Ｍであるとして説明し、また第１ｎ＋型領域２０１の構造は、図３（Ｂ）に示すものを例に説明する。
柱状の第１ｎ＋型領域２０１は、基板１０１底部の板状の第２ｎ＋型領域２０２と対向配置される。第２ｎ＋型領域２０２は裏面の金属層２０２Ｍとコンタクトし、ＧＮＤ電位が印加される。
これによりソース端子Ｓに保護素子２００が接続される。また同様にゲート端子Ｇ、ドレイン端子Ｄにもそれぞれ保護素子２００が接続される。尚、ゲート端子Ｇおよびドレイン端子Ｄは、第１ｎ＋型領域２０１がコンタクトする金属層２０１Ｍの他の形態を示す。例えばゲート端子Ｇにおいて、金属層２０１ＭはゲートパッドＧＰから突出した金属層である。また、ドレイン端子Ｄにおいては、金属層２０１ＭはドレインパッドＤＰに接続する配線１３０の一部である。配線１３０の一部を利用する場合はなるべくパッドの近傍に保護素子２００を接続するとよい。
被保護素子１００の端子に静電気が印加される場合は、例えばセットのシャーシ電位など何らかの基準電位に対して非常に高い電位が印加される。本実施形態では基板裏面をＧＮＤ電位とし、保護素子２００の一つの端子（第２ｎ＋型領域２０２）にＧＮＤ電位を印加する。これにより、図３（Ｃ）の如く保護素子２００の他の端子（第１ｎ＋型領域２０１）が接続する被保護素子１００のいずれかの端子に静電気が印加された場合、その静電気が内部回路に入り込む以前にＧＮＤ電位に放電することができる。従って静電気は内部回路に入ることは無く、被保護素子１００の内部回路の弱い接合を静電気から保護することができる。
被保護素子１００が何らかのセットに実装された後は、セットの外部（例えばアンテナ）に直接接続しているピン（端子）は静電気が印加されやすい。一方、セットの内部回路に接続しているピン（端子）には静電気が直接印加されることはあまりないが、間接的に静電気の影響を受ける可能性がある。
本実施形態では静電気が印加される可能性のある電極パッド（例えばＧＮＤ電位が印可される電極パッド以外の電極パッド）全てに保護素子２００を接続することにより、直接的あるいは間接的に静電気が印可される端子を保護することができる。
複数の保護素子２００を複数の端子に接続する場合は、複数の第１ｎ＋型領域２０１を被保護素子１００の各端子に接続する。一方、第２ｎ＋型領域２０２は基板底部全面に設け、それぞれの第１ｎ＋型領域２０１に対して共通の端子にすることができる。また、第２ｎ＋型領域２０２は、各第１ｎ＋型領域２０１に対応して個別に設けてもよい。
図４を参照して、ＦＥＴに保護素子を接続する場合について更に説明する。図４（Ａ）は図３（Ａ）のｄ−ｄ線断面図である。
ＭＥＳＦＥＴにおいては、ゲートショットキ接合容量の小さいゲート端子Ｇ−ソース端子Ｓ間またはゲート端子Ｇ−ドレイン端子Ｄ間に、ゲート端子Ｇ側をマイナスにしてサージ電圧を印加する場合が最も静電破壊に弱い。この場合、図３（Ａ）の如く、動作領域６８と動作領域６８表面に設けられたゲート電極６７との界面に形成されるショットキバリアダイオード６１に対して逆バイアスに静電気が印加される状態となる。
つまり静電破壊からの保護は、弱い接合であるゲート電極６７のショットキ接合にかかる静電エネルギーを軽減すれば良い。そこで、このような場合は、本実施形態の保護素子２００を、少なくともゲート端子およびソース端子、またはゲート端子およびドレイン端子にそれぞれ接続するとよい。ＭＥＳＦＥＴ１００の２端子間に２組の保護素子２００を接続することにより、ショットキー接合やｐｎ接合など静電破壊に弱い接合を保護することができる。
つまり、被保護素子１００はＭＥＳＦＥＴに限らず、ｐｎ接合を有する接合型ＦＥＴ、シリコンバイポーラトランジスタ（ｎｐｎトランジスタなど）、容量、ＭＯＳＦＥＴ等であってもよく、同様の効果が得られる。
以下図５から図１１を参照して、本実施形態の保護素子２００についてシミュレーション結果を参照して詳述する。
近年半導体のデバイスシミュレーション技術が発達し、デバイスの電気的特性だけでなく静電破壊についても詳しくシミュレーションできるようになった。その結果、静電破壊対策としての保護素子の適正な設計ができるようになってきた。
具体的には、まずミックスドモードシミュレーションにより所定の電圧で容量に電荷を蓄積する。そして、結晶の温度をモニターしながら、その電荷を被測定素子の両端に放電する。デバイスの破壊は結晶の温度が結晶の溶ける温度の約８割になったときに起こると仮定し、マシンモデルにおける被測定素子の静電破壊レベルをシミュレーションするものである。
さらに最近は、別の静電破壊強度レベル評価法としてＴＬＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｌｉｎｅ Ｐｕｌｓｅ）法により静電破壊レベルを測定し、その測定値が同時にＴＬＰのシミュレーションの値と一致しやすいことが判明し、脚光を浴びている。
本明細書では、まずマシンモデルにおける静電破壊レベルをミックスドモードでシミュレーションを行う。そして、静電破壊時の保護素子２００の物理的状況についてＴＬＰ法のシミュレーションを用いて詳しく解析する。そしてこれらのシミュレーションを組み合わせることにより、寄生容量が少なく、静電破壊保護レベルの優れた保護素子２００を設計できたことを説明する。
図５は本実施形態の保護素子２００を設計する際にシミュレーションに使用した構造を表わした図である。図５（Ａ）が斜視図、図５（Ｂ）が断面図である。
その構造は、不純物濃度５×１０１４ｃｍ−３の５４μｍ厚のシリコン基板１０１に、基板１０１表面から深さ５０μｍの円柱型のトレンチ２０１Ｔを形成し、その内壁に不純物濃度３×１０１８ｃｍ−３のｎ型不純物を拡散して第１ｎ＋型領域２０１を形成する。トレンチ２０１Ｔ内側には第１ｎ＋型領域２０１とオーミック接合を形成しカソード電極となる金属層２０１Ｍを埋め込む。第１側面Ｓ１の幅（直径）ｗ１は３．４μｍである。また、第２側面Ｓ２の第１ｎ＋型領域２０２幅ｗ２は０．２μｍである。
また、基板１０１底部全面に不純物濃度３×１０１８ｃｍ−３の第２ｎ＋型領域２０２を形成し、第２ｎ＋型領域２０２裏面にアノード電極となる金属層２０２Ｍをオーミック接合させる。
そして、シリコン基板１０１のバルク内（結晶内部）において、第１ｎ＋型領域２０１の第１側面Ｓ１と第２ｎ＋型領域２０２の対向面間の離間距離ｄ２は４μｍとする。尚、５×１０１４ｃｍ−３程度の不純物濃度であればシリコン基板１０１はほぼ絶縁領域２０３として機能する。つまり、絶縁領域２０３内に第１ｎ＋型領域２０１および第２ｎ＋型領域２０２が対向配置されている構造である。
図において、保護素子２００のカソード−アノード間に静電気が印加されたとき、静電気電流が流れる様子を矢印で示した。静電気電流は図の如く第１電流経路Ｉ１および第２電流経路Ｉ２を流れる。第１電流経路Ｉ１は、第１ｎ＋型領域２０１の第１側面Ｓ１から、第２ｎ＋型領域２０２の対向面間の絶縁領域２０３に形成される。また、第２電流経路Ｉ２は、第２側面Ｓ２から、対向面を除いた第２ｎ＋型領域２０２に向かう絶縁領域２０３間に形成される。
図６はシミュレーション結果を示す。
上記のマシンモデルのシミュレーション方法は２００ｐＦで１０００Ｖを印加し、破壊に至った時点での電流値の計算を行った。具体的には結晶内部のいずれかの箇所で温度が１３５０Ｋに至った時点でのカソード−アノード間に流れた電流値を計算した。
電流値の計算結果は図に示すとおり１１４．３Aであった。同時に容量値の計算をミックスドモードで行ったところ１．２７ｆＦであった。容量値は、保護素子２００を被保護素子に接続したときに、被保護素子において静電気が外部より印加される可能性がある２端子間に、寄生的に発生する容量値を示す。
ここで、保護素子２００はすべて、電極パッドまたはパッドと近接した配線−基板裏面（ＧＮＤ電位）間に接続するものである。つまり、被保護素子の該当する２端子間に発生する寄生容量値とは、２端子が接続するそれぞれの電極パッドまたはパッドと近接した配線と、基板裏面間にそれぞれ接続された２つの保護素子２００を直列接続したときの容量値である。
被保護素子が動作しているとき、２端子に印加されているバイアス電圧は携帯電話を想定して２．４Vとし、片方の保護素子のカソード−アノード間に２．４V、もう片方の保護素子のカソード−アノード間に０Vをそれぞれ印加したときの容量値を計算した。すなわち２端子が接続する素子がオフしていることを想定した。
図７は、ＴＬＰシミュレーションにより本保護素子のカソード−アノード間に静電気が印加され、破壊に至る静電気電流１１４．３Aが流れた場合の第２電流経路Ｉ２が形成される領域の電子電流密度、ホール電流密度の分布の断面図を示す。
図７（Ａ）の電子電流密度分布において、ｐ０領域が第１および第２ｎ＋型領域２０１、２０２にまたがる領域の中で最も密度が高い（電子電流密度５．６×１０６ｃｍ−３〜１．０×１０７ｃｍ−３）領域である。ここで、電子電流とホール電流を合わせた電流がトータル電流であるがホール電流より電子電流の方が大きい。つまり本実施形態では電子電流を電流の代表として、電子電流密度が１×１０５ｃｍ−３以上の領域（ｐ０〜ｐ５領域）を、本保護素子の電流経路と定義する。つまりこの領域が、図１および図５において矢印で示す第１電流経路Ｉ１、第２電流経路Ｉ２領域である。
ここで、ｐ５領域までを電流経路とした理由は、電流値分布を計算したところｐ０からｐ５領域に全電流値の約９割分の電流が流れることが判り、すなわちｐ５領域より電子電流密度が小さい領域では、動作に影響しないと考えられるためである。
図７（Ｂ）のホール電流密度分布も、図７（Ａ）と同様の分布である。ホール電流密度分布と電子電流密度分布がほぼ一致するということは静電気電流が流れたとき伝導度変調が電流経路の全領域に渡って発生しているため静電気電流値が大きくなったことを示す。
図８は本保護素子の第１電流経路Ｉ１、第２電流経路を示す図である。図は、上記の静電気電流１１４．３Ａが流れたときの、第１電流経路Ｉ１に流れる電流値と第２電流経路Ｉ２に流れる電流値を計算したものである。第２電流経路Ｉ２は、全体を１０μｍごとに５つの区分（Ｉ２１〜Ｉ２５）に分けてそれぞれの区分に流れる電流値を計算した。
図に示す直径１０３μｍの半球状のすべての領域（第２電流経路Ｉ２については５０μｍ分すべて）に渡って流れる電流値が１１４．３Ａである。このとき第２電流経路Ｉ２の電流値は７６．９Ａであり、第１電流経路Ｉ１の電流値は３７．４Ａである。つまり第２電流経路Ｉ２の電流値は第１電流経路Ｉ１の電流値の約２倍となっており、第２電流経路Ｉ２が第１電流経路Ｉ１に対してはるかに大きいことがわかる。
また第２電流経路Ｉ２がＩ２１〜Ｉ２４までの、トータル（Ｉ１＋Ｉ２）の電流値は１０８．３Ａであり全体の９５％である。また、第２電流経路Ｉ２がＩ２１までのトータル（Ｉ１＋Ｉ２）の電流値は７１．１Ａであり全体の６２％である。すなわち、第２電流経路Ｉ２が形成される絶縁領域２０３を大きく確保した方が、より多くの電流を流すことができる。
すなわち、第１側面Ｓ１に対して、第２ｎ＋型領域２０２の面積を十分大きく確保し、第１側面Ｓ１を対応する第２ｎ＋型領域２０２のほぼ中心付近に配置するとよい。これにより、第１ｎ＋型領域２０１を中心軸とした半球状に第１および第２電流経路Ｉ１、Ｉ２を形成することができる。
図９は、従来の保護素子であるｐｎ接合ダイオードで上記と同様のシミュレーションを行った結果を示す。図９（Ａ）はｐｎ接合ダイオードのシミュレーションに使用した構造（以下ａ構造と称する）の断面図であり、図９（Ｂ）は電子電流密度の分布図である。
図９（Ａ）のごとくｐｎ接合ダイオードのシミュレーションの構造は、不純物濃度５×１０１４ｃｍ−３の５０μｍ厚のシリコン基板に表面から０．２μｍの深さまでｎ型領域５０２（不純物濃度１×１０１７ｃｍ−３）を形成し、そのｎ型領域５０２と４μｍの距離に渡って接合を形成するように３×１０１８ｃｍ−３のｐ＋型領域５０１を表面から０．０２μｍの深さまで形成する。そして、カソード電極５０４およびアノード電極５０３を形成したものである。奥行き１μｍのマシンモデルシミュレーションの結果ダイオードは０．４５Ａで破壊に至ることがわかった。
図９（Ｂ）は、ＴＬＰシミュレーションで０．４５Ａ印加したときの電子電流密度分布の断面図であり、ｐｎ接合付近に電子電流が集中していることが判る。つまり第１電流経路Ｉ１が広がらず、奥行き１μｍあたり０．４５Ａで電流の高密度部分の温度がシリコン溶融温度の８割となり、静電破壊してしまう。
通常ｐｎ接合ダイオードは、ｐ＋型領域５０１とｎ型領域５０２のｐｎ接合面を垂直に通過する電流のみで設計されており、ダイオード周辺には特にスペースを確保せず、またダイオード周辺は絶縁領域になっていない。このため本保護素子の第２電流経路Ｉ２に相当する電流経路はほとんど形成されず、形成されたとしてもシミュレーションの結果に影響を及ぼすものではない。
尚この保護ダイオードのカソードーアノード間に２．４Vを印加したときの容量値は２．７３ｆＦであった。保護ダイオードの場合は被保護素子の２端子間にそれぞれカソード、アノードを接続するためこの容量値がそのまま寄生容量の値となる。
更に図１０は、図２２においてＩＮＰａｄ周辺に配置されたｎ＋／ｉ／ｎ＋型保護素子をシミュレーションしたときの構造を示す。図２２に示す従来の保護素子３６０は、保護効果を高めるために対向面の距離を長くとっている。この構造と、本実施形態の保護素子を比較するため、図１０の構造で計算を行った。
まず、図１０（Ａ）はパッド下方のｎ＋型領域と、ｎ＋型領域の抵抗を長い距離で対向させることによるｎ＋／ｉ／ｎ＋の最も単純な構造を示す。この構造は２次元構造のため、ある一定の幅を切り取ることによりそれを１単位としてシミュレーションすれば良い。すなわち図１０（Ｂ）のような応用パターンにおいては、各形状のサイズが何単位分に相当するかを見積もり、その単位数に前記の１単位分の値を掛け合わせて計算する。
シミュレーションは図２２のパッド下方のｎ＋型領域３５０と抵抗Ｒに相当する２つのｎ＋型領域５１０を４μｍの離間距離（ｗ１２）で対向配置し、一方のｎ＋型領域５１０の幅ｗ１３を抵抗Ｒと同等の３μｍとして計算した。そしてこのパターンの幅ｗ１１＝１μｍ分を上記の１単位としてシミュレーションした。この１単位の構造をｂ構造と称する。
図１０のパターンの計算値は対向面の距離に比例するので、１単位としてのｂ構造の計算結果から、図２２のＩＮＰａｄ部に相当するｃ構造（図１０（Ｂ））の計算値が掛け算により得られる。すなわち図１０（Ｂ）の場合の対向面の距離は８０μｍで１単位の８０倍の計算となる。
上記の計算は第１電流経路Ｉ１の計算である。図１０（Ｂ）は第１電流経路Ｉ１のみであり、計算値がその電流値となる。ｂ構造の電流値は１．２４Ａと計算され、ｃ構造の電流値はその８０倍の９９．２Ａである。
尚ｂ構造のカソードーアノード間に２．４Vを印加したときの容量値は０．１０ｆＦと計算されｃ構造の場合はその８０倍の８．０ｆFである。ｂ構造、ｃ構造の場合は被保護素子の２端子間にそれぞれカソード、アノードを接続するためこの容量値がそのまま寄生容量の値となる。
図１１は、本実施形態の保護素子と、上記のａ構造からｃ構造の保護素子のシミュレーション結果をまとめた表であり、それぞれ静電破壊時に流れる電流値と、被保護素子に寄生して被保護素子の性能を劣化させる原因となる容量値を比較している。
静電破壊保護素子の性能指標としていかに低い寄生容量値で、いかに大きな電流を流せるかを表す”電流値／容量値”が考えられる。この指標が大きい方が保護素子の性能として高くなる。指標を各構造で比較すると、ａ構造では０．１６５と非常に小さく、ｂ構造、ｃ構造では１２．４である。
これらの値に対し本実施形態の保護素子２００の性能指標は９０．０であり、保護素子として非常に高い性能であることが明らかである。
尚、ｃ構造においては実際のデバイス（図２２）の静電破壊電圧の実測値が１８００Ｖであった。この形状をマシンモデルでシミュレーションすると図のごとく電流値は９９．２Ａである。これら２つの数値は比例すると考えられ、１８００／９９．２＝１８．１（Ｖ／Ａ）が静電破壊電圧実測値とマシンモデルシミュレーション電流値の比例係数となる。この比例係数は要求される静電破壊電圧から保護素子を設計する際に利用するが、これについては後述する。
図１２から図１６を参照して、本発明の第２の実施形態を説明する。第２の実施形態は、化合物半導体のＳＰＤＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ）スイッチ回路装置に第１の実施形態の保護素子２００を接続した例であり、図１２は回路概要図、図１３は図１２の回路を１チップに集積化したスイッチ回路装置である。
図１２のごとく、第２の実施形態のスイッチ回路装置は、基本的なＳＰＤＴスイッチ回路装置であり、第１のＦＥＴ１と第２のＦＥＴ２のソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続され、ＦＥＴ１およびＦＥＴ２のゲート電極がそれぞれ抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ１、Ｃｔｌ２に接続され、そしてＦＥＴ１およびＦＥＴ２のドレイン電極（あるいはソース電極）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。
第１と第２の制御端子Ｃｔｌ１、Ｃｔｌ２に印加される制御信号は相補信号であり、Ｈレベルの信号が印加された側のＦＥＴがＯＮして、共通入力端子ＩＮに印加された入力信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ１、Ｃｔｌ２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
そして、出力端子ＯＵＴ１に信号を通すときには制御端子Ｃｔｌ１に例えば３Ｖ、制御端子Ｃｔｌ２に０Ｖを印加し、逆に出力端子ＯＵＴ２に信号を通すときには制御端子Ｃｔｌ２に３Ｖ、Ｃｔｌ１に０Ｖのバイアス信号を印加している。
図１３のごとく、基板に、スイッチを行うＦＥＴ１およびＦＥＴ２を中央部に配置する。なお、本実施形態では基本デバイスがＨＥＭＴの場合を例に説明する。基板の周辺でＦＥＴ１およびＦＥＴ２の周囲には複数のパッドＰが配置される。パッドＰは具体的には共通入力端子ＩＮ、第１および第２出力端子ＯＵＴ１、ＯＵＴ２、第１および第２制御端子Ｃｔｌ１、Ｃｔｌ２に対応するパッドＩＣ、Ｏ１、Ｏ２、Ｃ１、Ｃ２である。各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２が接続される。なお、点線で示した第２層目金属層は各ＦＥＴのゲート電極１７形成時に同時に形成されるゲート金属層（Ｐｔ／Ｍｏ）２０である。実線で示した第３層目金属層は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）２５である。第１層目金属層は基板にオーミックに接合するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）であり、各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するが、図では、パッド金属層と重なるために図示されていない。
ＦＥＴ１のゲート電極１７と、制御端子パッドＣ１は抵抗Ｒ１で接続され、ＦＥＴ２のゲート電極１７と制御端子パッドＣ２は抵抗Ｒ２で接続されている。
チップ中心に向かって伸びる櫛歯状の９本の第３層目金属層のパッド金属層２５が出力端子パッドＯ１に接続されるドレイン電極１６（あるいはソース電極）であり、この下に第１層目金属層のオーミック金属層で形成されるドレイン電極（あるいはソース電極）がある。またチップ中心から外側に伸びる櫛歯状の９本の第３層目金属層のパッド金属層２５が共通入力端子パッドＩＣに接続されるソース電極１５（あるいはドレイン電極）であり、この下に第１層目金属層のオーミック金属層で形成されるソース電極（あるいはドレイン電極）がある。
この両電極は動作領域１２に櫛歯をかみ合わせた形状に配置され、その間に第２層目金属層のゲート金属層２０で形成されるゲート電極１７が１７本の櫛歯形状に配置される。
基板３０には一点鎖線のごとく動作領域１２が設けられる。動作領域１２内にはソース領域およびドレイン領域が形成されており、それぞれソース電極１５、ドレイン電極１６と接続している。また、ゲート電極１７はソース領域およびドレイン領域間の動作領域１２表面とショットキー接合を形成している。
ＦＥＴ１のゲート電極１７は、動作領域１２外でゲート配線１２０により各櫛歯が束ねられ、抵抗Ｒ１を介して制御端子パッドＣ１に接続する。ＦＥＴ２のゲート電極１７も同様にゲート配線１２０により各櫛歯が束ねられ、抵抗Ｒ２を介して制御端子パッドＣ２に接続する。抵抗Ｒ１、Ｒ２はそれぞれ高濃度不純物領域により形成される。
各パッドＰはパッド金属層２５により形成され、各パッドＰの下方にはアイソレーション向上のためパッドＰと直流的に接続する周辺高濃度不純物領域１５０（二点鎖線で示す）が配置される。そして、周辺高濃度不純物領域１５０は、各パッドＰと直接接続し、パッドＰ下の全面（またはパッドＰ周辺）に、パッドＰよりはみ出して設けられる。またパッドＰから５μｍ以下程度離間してその周辺に設けられ、基板を介して直流的に接続してもよい。５μｍ以下程度の離間距離であれば、パッドＰと周辺高濃度不純物領域１５０とは十分直流的に接続していると言える。
また、同様の理由からゲート配線１２０の周辺には、ゲート配線１２０と直流的に接続する周辺高濃度不純物領域１５０が配置されており、ゲート配線１２０は、ゲート電極１７と同様に基板とショットキー接合を形成している。この場合もゲート配線１２０の下全面（またはゲート配線１２０下周辺）にゲート配線１２０よりはみ出して、またはゲート配線１２０から５μｍ以下程度離間して周辺に設けられる。
各パッドの下方には、保護素子２００が設けられる。保護素子２００の第１ｎ＋型領域２０１が設けられて各パッドと電気的に接続し、基板底部となるチップ裏面には、少なくとも第１ｎ＋型領域２０１に対向する領域に第２ｎ＋型領域２０２が設けられる。また、第２ｎ＋型領域２０２にはＧＮＤ電位が印可される。
これにより、スイッチ回路装置の共通入力端子ＩＮ、制御端子Ｃｔｌ１およびＣｔｌ２、出力端子ＯＵＴ１およびＯＵＴ２に、それぞれ保護素子２００を接続することができる。
図１４の断面図を参照して動作領域１２および保護素子２００について説明する。図１４（Ａ）は図１３のｅ−ｅ線断面図でありＨＥＭＴの基板構造を示す。また全ての電極パッドは同様の構成である。
ＨＥＭＴの基板３０は、半絶縁性ＧａＡｓ基板３１上にノンドープのバッファ層３２を積層して形成する。バッファ層３２は、複数の層で形成される場合が多い。そして、バッファ層３２上には、電子供給層となるｎ＋ＡｌＧａＡｓ層３３、チャネル（電子走行）層となるノンドープのＩｎＧａＡｓ層３５、電子供給層となるｎ＋ＡｌＧａＡｓ層３３を順次積層する。また、電子供給層３３と、チャネル層３５間にはスペーサ層３４が配置される。
電子供給層３３上には、障壁層となるノンドープのＡｌＧａＡｓ層３６を積層し所定の耐圧とピンチオフ電圧を確保し、更にキャップ層となるｎ＋ＧａＡｓ層３７を最上層に積層する。キャップ層３７には、パッド、ソース電極、ドレイン電極（または抵抗の取出し電極）等の金属層が接続し、不純物濃度を高濃度（１〜５×１０１８ｃｍ−３程度）とすることによりソース抵抗、ドレイン抵抗を低減し、オーミック性を向上させている。
ＨＥＭＴは、電子供給層であるｎ＋ＡｌＧａＡｓ層３３のドナー不純物から発生した電子が、チャネル層３５側へ移動し、電流パスとなるチャネルが形成される。この結果、電子とドナー・イオンは、ヘテロ接合界面を境として空間的に分離されることになる。電子はチャネル層３５を走行するが、チャネル層３５には電子移動度低下の原因となるドナー・イオンが存在しないため、クーロン散乱の影響が非常に少なく、高電子移動度を持つことができる。
尚、本明細書においてＨＥＭＴの高濃度不純物領域とは、絶縁化領域５０により分離され、高濃度のキャップ層（後述）が不活性化されていない領域をいう。絶縁化領域５０は、電気的に完全な絶縁ではなく、図の如く不純物（Ｂ＋）をイオン注入することによりエピタキシャル層にキャリアのトラップ準位を設け、絶縁化した領域である。例えば、動作領域１２は、図の一点鎖線の領域を絶縁化領域により分離して形成される。絶縁化領域５０にもエピタキシャル層として不純物は存在しているが、Ｂ＋注入により不活性化されている。尚、保護素子２００の絶縁領域２０３は、バッファ層３２と、半絶縁性ＧａＡｓ基板１０１により形成される。従って、この場合第２電流経路Ｉ２はバッファ層３２より下方の第２側面Ｓ２から第２ｎ＋型領域２０２間に形成される。
つまり、ＨＥＭＴは基板に選択的に形成された絶縁化領域５０で基板を分離することにより、必要なパターンを形成している。従って、ソース領域３７ｓ、ドレイン領域３７ｄ、周辺高濃度不純物領域１５０および抵抗の構造は、ＨＥＭＴのエピタキシャル層構造と同じであり、キャップ層３７（不純物濃度１〜５×１０１８ｃｍ−３程度）を含んでいるため、機能的には高濃度不純物領域といえる。
動作領域１２の、ソース領域３７ｓまたはドレイン領域３７ｄとなる基板のキャップ層３７に第１層目金属層のオーミック金属層で形成されるソース電極４５、ドレイン電極４６が接続する。そしてその上層にはパッド金属層２５によりソース電極１５、ドレイン電極１６が形成される。
また、動作領域１２の一部、すなわちソース領域３７ｓおよびドレイン領域３７ｄ間のキャップ層３７をエッチングして、露出したノンドープＡｌＧａＡｓ層３６に第２層目金属層のゲート金属層２０で形成されるゲート電極１７を配置する。
各パッドの下方には、トレンチ２０１Ｔが設けられ、トレンチ２０１Ｔ周囲に沿って第１ｎ＋型領域２０１が設けられる。つまり、金属層２０１Ｍは各パッドＰであり、トレンチ２０１Ｔ内にはパッド金属層２５が埋設され、第１ｎ＋型領域２０１とパッドとを接続している。
更に基板底部となるチップ裏面には、例えば全面に第２ｎ＋型領域２０２が設けられ、第１ｎ＋型領域２０１の第１側面Ｓ１と４μｍの離間距離で対向配置される。また、チップ裏面には第２ｎ＋型領域２０２にコンタクトする金属層２０２Ｍが蒸着などにより形成され、ＧＮＤ電位が印加される。
このように全ての端子にそれぞれ保護素子２００を接続することにより、いずれの端子に静電気が印加された場合であっても、その静電気を第１電流経路Ｉ１および第２電流経路Ｉ２により接地できる。従って、静電気が動作領域１２に入る以前にＧＮＤ電位に放電することができる。
また、保護素子２００はパッド下方に配置されるため、チップ上のパターンにおいて保護素子２００のためのスペースが全く不要である。従って、静電気が印加される可能性のある全ての電極パッドに保護素子２００を接続しても、チップ面積は従来と同様のサイズを維持できる。
また、前述の如くＦＥＴにおいて、最も静電破壊電圧が低いのはゲート電極１７と動作領域１２とのショットキー接合部分である。つまり、ゲート−ドレイン端子間、又はゲート−ソース端子間に印加された静電エネルギーが、ゲートショットキ接合に到達したとき、到達した静電エネルギーがゲート電極とソース電極間、またはゲート電極とドレイン電極間の静電破壊電圧を上回る場合、ゲートショットキ接合が破壊に至る。
本実施形態では、スイッチ回路装置の共通入力端子ＩＮ、制御端子Ｃｔｌ１およびＣｔｌ２、出力端子ＯＵＴ１およびＯＵＴ２にそれぞれ保護素子２００が接続している。これにより、共通入力端子ＩＮ−制御端子Ｃｔｌ１間に印加された静電エネルギーがＦＥＴ１のゲート電極１７−ドレイン電極１６間に到達する前に、静電エネルギーをＧＮＤ電位に放電させることができる。又静電エネルギーがゲート電極１７−ソース電極１５間に到達する前に、ＧＮＤ電位に放電させることができる。
図１４（Ｂ）は、イオン注入型ＧａＡｓＦＥＴによるＭＭＩＣの断面図である。図１３のスイッチ回路装置は、ＧａＡｓＦＥＴのＭＭＩＣであってもよい。つまり平面図は図１３と同様であり、基板構造が異なっている。
動作領域１２は、ＧａＡｓ基板１０１に、ｎ型不純物を注入・拡散して形成される。すなわちｎ型不純物によるチャネル層５６に、高濃度のｎ型不純物によるソース領域５７ｓおよびドレイン領域５７ｄを形成する。ソース領域５７ｓ、ドレイン領域５７ｄにはそれぞれ第１層目金属層のオーミック金属層で形成されるソース電極４５、ドレイン電極４６が接続する。そしてその上層にはパッド金属層２５によりソース電極１５、ドレイン電極１６が形成される。また、ソース領域５７ｓ、ドレイン領域５７ｄ間のチャネル層５６表面には、ゲート金属層２０によりゲート電極１７が形成される。
ＧａＡｓＭＭＩＣの場合は、パッドの下方全面（または周辺）に、不純物をイオン注入または拡散した周辺高濃度不純物領域１５０が設けられる。
図１５、図１６は図１３のスイッチ回路装置の他の実施形態を示す。図１５は平面図であり、図１６はｆ−ｆ線断面図である。尚、図１６は、ＧａＡｓＦＥＴによるＭＭＩＣの場合を示す。基板がＨＥＭＴ構造の場合は、図１４（Ａ）と同様の基板構造となる。
保護素子２００は、図の如くパッドＰに接続する金属層２０１Ｍの下方に接続してもよい。金属層２０１Ｍは、第１ｎ＋型領域２０１に重畳する程度の面積があれば十分であり、パッド周囲のスペースを利用して保護素子２００を接続できる。
本実施形態では保護素子２００の対向面の幅ｗ１が微小なため極わずかの寄生容量しか有することが無いにもかかわらず、第２電流経路が巨大な静電気電流を流す能力を持つため非常に大きな静電破壊保護効果を有するものである。
特に、ＨＥＭＴの場合は、ＧａＡｓＦＥＴと比較して基本デバイスのインサーションロスが小さいため、チップ内の高周波信号経路において高周波信号がわずかでも漏れる箇所があると、スイッチ回路装置としてのインサーションロスの増加が顕著となる。また、絶縁化領域２０３も、電気的に完全な絶縁ではなく絶縁化領域２０３中に空乏層が伸び、空乏層の変化により信号が漏れる。
しかし、本実施形態によれば、保護素子２００の対向面の面積を微小にすることによりこの部分での容量成分を小さくできる。従って、高周波信号の漏れを防止でき、インサーションロスの増加無しに、静電破壊を防止することができる。
尚、図ではパッド金属層２５のみの１層構造を示したが、各パッドＰは基板上にゲート金属層２０、パッド金属層２５をこの順に積層した２層構造であってもよいし、パッド金属層２５上にさらに金メッキを施した２層構造であってもよい。
携帯電話などの無線通信市場では静電破壊電圧値としてマシンモデルで１００Ｖ以上保証というニーズがある。従来では静電破壊電圧値１００Ｖ以上の保証ができるｐＨＥＭＴスイッチが実現できないため例えばｐＨＥＭＴスイッチ集積回路装置が静電破壊しないよう共通入力端子ＩＮ、出力端子ＯＵＴにインダクタを外付けするなどして対応していた。
しかしインダクタを外付けすることにより整合がずれてしまいインサーションロスが増大する、実装面積が増大する、インダクタは容量、抵抗に比べ比較的高価なためコストアップになる、などの問題があった。
スイッチ集積回路装置は出荷時に静電破壊電圧を測定、選別することができないため、設計保証で静電破壊電圧値１００Ｖの市場ニーズに応えるしか方法は無いが、１００Ｖを保証するには実力として８００Ｖ程度必要である。
ここで、前述のごとく図１０（Ｂ）のｃ構造において、静電破壊電圧実測値とマシンモデルシミュレーション電流値の比例係数となる電流値の比例係数が１８．１（Ｖ／Ａ）であった。つまり、静電破壊電圧８００Ｖを保証するには８００／１８．１（比例係数）＝４４．２Ａのマシンモデルシミュレーション電流値の実力のある保護素子が要求される。一般に保護素子はサイズを大きくすれば保護効果が増大し、４４．２Ａのマシンモデルシミュレーション電流値を得るのは簡単である。
しかし単に保護素子のサイズを大きくしただけでは保護素子の持つ寄生容量により、インサーションロスが劣化する場合がある。つまり保護素子の接続によりインサーションロスが低いことを特徴とするｐＨＥＭＴスイッチのインサーションロスを増加させてしまうのは問題である。
具体的にはｐＨＥＭＴスイッチのオフ容量は９０ｆＦ程度であり、この容量値に対して例えば１ｆＦ程度以下とネグリジブルな寄生容量を持つ保護素子でないと、保護素子の接続によりインサーションロスの増大を招くことになる。例えば図２２に示すパターンで、ｐＨＥＭＴスイッチを形成したところインサーションロスが本来のｐＨＥＭＴスイッチのインサーションロスに比べて２ＧＨｚで０．１５ｄＢも増大してしまった。
図２２のパターンでは共通入力端子パッドＩＮＰａｄ−制御端子パッドＣｔｌ−１Ｐａｄ間または共通入力端子パッドＩＮＰａｄ−制御端子パッドＣｔｌ−２Ｐａｄ間にｃ構造の保護素子が接続されている。
そして、ｃ構造の保護素子の容量値が８．０ｆＦもある（図１１参照）。このように、容量値がｐＨＥＭＴスイッチのオフ容量９０ｆＦに対して無視できないレベルになると、インサーションロスが増大してしまう。
すなわち電流値／容量値としては、４４（Ａ）／１（ｆＦ）＝４４以上の保護素子が要求されることになる。本実施形態の保護素子であればこの性能指標が９０と十分この要求を満たすことができる。
また本実施形態の保護素子の電流値は１１４．３Aと４４．２Ａに対して十分大きく、寄生容量値も１．２７ｆＦとほぼ１ｆF程度以下となっており、電流値、容量値ともに上記要求を満たすことができる。
尚、制御端子Ｃｔｌ１をＦＥＴ２のゲート電極に接続し、制御端子Ｃｔｌ２をＦＥＴ１のゲート電極に接続し、出力端子ＯＵＴ１に信号を通すときには制御端子Ｃｔｌ２に例えば３Ｖ、制御端子Ｃｔｌ１に０Ｖを印加し、逆に出力端子ＯＵＴ２に信号を通すときには制御端子Ｃｔｌ１に３Ｖ、Ｃｔｌ２に０Ｖのバイアス信号を印加する、リバースタイプのスイッチ回路装置でも同様に実施できる。
以上絶縁領域２０３がＨＥＭＴのバッファ層を含む基板構造またはＧａＡｓ半絶縁性基板の場合を例に説明したが、基板に不純物を注入または拡散して絶縁化した領域を形成することによりシリコン基板にも適用できる。また絶縁領域はポリシリコンであってもよい。
図１７および図１８には本発明の第３の実施形態を説明する。第１の実施形態の保護素子２００は、ＭＯＳＦＥＴ等を基本素子としてロジック回路を構成した集積回路装置（以下ＬＳＩと称する）に接続することもできる。
図１７は平面図であり、本発明の半導体装置は、同一基板上にロジック回路素子と保護素子を集積化したものであり、具体的には中央部に配置されたロジック回路領域１０３と、ロジック回路領域１０３の外周部に設けられた保護素子領域１０２と有する構成となっている。
ロジック回路領域１０３は半導体装置の中央部付近に配置され、例えばｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴで構成されたＣＭＯＳロジック回路である。
またロジック回路領域１０３の外側を囲む保護素子領域１０２には、ロジック回路に接続される信号の入出力端子パッドＩＯが複数配置されている。入出力端子パッドＩＯの下方には、保護素子２００が配置され、第１ｎ＋型領域２０１が入出力端子パッドＩＯと接続する。保護素子２００の第２ｎ＋型領域２０２は、基板裏面に設けられ、ＧＮＤ電位が印可される。
図１８は、図１７のｇ−ｇ線断面図である。
所望のロジック回路領域１０３は、ｐ型基板１６１に形成される。保護素子領域１０２は、ｐ型基板をトレンチエッチングし、ノンドープポリシリコン１６２を埋め込んだ領域であり、入出力端子パッドＩＯと保護素子２００が配置される。
入出力端子パッドＩＯ下方（または周辺）には、周辺高濃度不純物領域１５０が設けられる。またトレンチ２０１Ｔを設け、トレンチ２０１Ｔ周囲に沿って第１ｎ＋型領域２０１を配置する。金属層２０１Ｍは入出力端子パッドＩＯを形成するが、同時にその金属層２０１Ｍをトレンチ２０１Ｔ内に埋設し、第１ｎ＋型領域２０１と接続する。
基板１６１の底部には、第２ｎ＋型領域２０２が４μｍの離間距離で第１ｎ＋型領域２０１と対向配置される。基板裏面に金属層２０２ＭをコンタクトしＧＮＤ電位を印加することにより、ロジック回路（の入出力端子）に侵入する静電気を放電できる。
ＣＭＯＳロジック回路を構成するｎチャネル型ＭＯＳＦＥＴやｐチャネル型ＭＯＳＦＥＴは、性能の向上に伴いゲート酸化膜がより薄くなり、ゲート長がより短くなり静電破壊に弱い構造となっている。従って、ロジック回路領域の周囲に保護素子領域を配置することにより、静電気がロジック回路領域に侵入する手前で静電気を放電することができる。
従来ではｇｇｎＭＯＳ（ｇａｔｅ ｇｒｏｕｎｄｅｄ ｎＭＯＳ）とｇｇｐＭＯＳ（ｇａｔｅ ｇｒｏｕｎｄｅｄ ｐＭＯＳ）を接続したＣＭＯＳバッファ回路型保護回路を配置した保護素子領域がロジック回路領域と比較して非常に大きく問題であった。しかし、本実施形態によれば入出力端子パッド下方に保護素子２００を接続することにより大きな静電気電流を流すことができる。従って保護素子領域の面積は、入出力端子パッドＩＯの配置に必要な面積を確保すればよく、大幅に低減できる。また寄生容量が小さいためロジック回路素子の計算処理スピードを落とすことなく確実に静電気から被保護素子（ＬＳＩ）を保護できる。
また上記の如くロジック回路素子、保護素子を１チップに集積化したシリコンＬＳＩの場合、絶縁領域２０３をバルク内に形成することが難しい場合が多い。このような場合は、高抵抗ポリシリコンを保護素子領域１０２に設け、その中にｎ＋／ｉ／ｎ＋構造の保護素子２００を形成するとよい。
図示は省略するが上記のチップ１６０は、周辺に設けられたパッドを被覆するようにシリコン窒化膜、シリコン酸化膜、ポリイミド系絶縁膜などのパッシベーション被膜が形成され、パッドの上部は、ボンディング接続のために開口されている。
そして例えばチップ１６０はリードフレームのアイランドに接着材によりダイボンドされ、チップ１６０表面の電源端子パッドおよび接地端子パッド（何れも不図示）、入出力端子パッドＩＯは、金線等のボンディングワイヤの一端がボールボンディングでワイヤボンドされており、ボンディングワイヤの他端は対応する外部導出用のリードの先端部にステッチボンディングでワイヤボンドされる。
図１９および図２０には第４の実施形態を示す。図２０は、図１９のｈ−ｈ線断面図である。第４の実施形態は、ＬＳＩにチップオンチップで保護素子２００が集積化されたチップ１８０を配置した構造である。
図１９は斜視図であり、図の如く半導体装置は、ロジック回路素子と保護素子を個別のチップとして形成し、フレームなどに積層実装した構造である。
具体的には図の如く下層チップ１７０がロジック回路が集積化されたチップであり、上層チップ１８０が保護素子２００が集積化されたチップ１８０である。下層チップはアイランド１９０上に固着され、下層チップ１７０上に上層チップ１８０が配置されている。ロジック回路素子は、図１７と同様ＣＭＯＳロジック回路であり、チップ周辺に接地端子に接続するＧＮＤ配線１１２および接地端子パッドＧＮが形成される。またＧＮＤ配線１１２の内側に電源端子パッドＶ、入出力端子パッドＩＯが配置され、各パッドまたはＧＮＤ配線１１２はロジック回路に接続する。なお、図示は省略するが上層チップ１８０の重畳部分に電源配線も配置されている。
チップ１７０、１８０は、周辺に設けられたパッドを被覆するようにシリコン窒化膜、シリコン酸化膜、ポリイミド系絶縁膜などのパッシベーション被膜が形成され、パッドの上部は、ボンディング接続のために開口されている。
入出力端子パッドＩＯ、接地端子パッドＧＮ、電源端子パッドＶは、それぞれパッド近傍に配置され対応するリード１９１にボンディングワイヤ１９２などにより接続される。
図２０のごとく、保護素子２００は上層チップ１８０のノンドープ基板１６３に、トレンチ２０１Ｔを設け、第１ｎ＋型領域２０１が配置される。金属層２０１Ｍは、入出力端子に接続する電極パッドであり、トレンチ２０１Ｔ内には電極パッド２０１Ｍを構成する金属層が埋め込まれ、第１ｎ＋型領域２０１とコンタクトする。
上層チップ１８０の底部全面には第２ｎ＋型領域２０２が配置され、裏面の金属層２０２Ｍとコンタクトする。また上層チップ１８０の周囲には、ＧＮＤ端子に接続するＧＮＤパッド２０１ＰとおよびＧＮＤ配線２０１Ｗが設けられる。ＧＮＤパッド２０１ＰまたはＧＮＤ配線２０１Ｗの少なくとも一部は、裏面の金属層２０２Ｍとコンタクトする。このように、ＧＮＤパッド２０１ＰまたはＧＮＤ配線２０１ＷをＧＮＤ電位が印加される金属層２０２Ｍと接続することにより、ＧＮＤ配線２０１Ｗの低抵抗化が図られる。尚、この場合ＧＮＤパッド２０１ＰまたはＧＮＤ配線２０１Ｗをショートさせるトレンチ２５０周囲にも、高濃度の不純物領域２５１を配置する。
更に、保護素子２００の電極パッド２０１ＭおよびＧＮＤパッド２０１Ｐも下層のロジック回路素子と同様にボンディングワイヤ１９２などによりそれぞれのパッド近傍に配置されるリード１９１に接続される。これにより、下層チップ１７０の接地端子パッドＧＮ、入出力端子パッドＩＯと保護素子の対応する端子に接続する電極パッド２０１Ｐ、２０１Ｍとが電気的に接続される。
つまり、電極パッド２０１Ｍは入出力端子パッドＩＯに接続し、入出力信号が印加されるリード１９１に接続する。更に、ＧＮＤパッド２０１ＰはＧＮＤ端子に接続し、ＧＮＤ電位が印可される。これにより、ロジック回路素子に侵入する静電気を防止できる。
積層実装構造であれば、上層のチップは保護素子のみのチップにすることができ、ロジック回路に必要な基板スペックやプロセスを一切考慮する必要がない。従って保護素子に必要な絶縁領域を容易に得ることができる。チップオンチップのため保護素子と対応する被保護素子のパッド同士を近接して配置でき、効率的なレイアウトが可能となる。またチップ面積及びチップの実装面積を低減できるので、外形サイズを小型化できる。
本発明の保護素子を説明する（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図、（Ｄ）断面図である。 本発明の保護素子を説明する（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図である。 本発明の保護素子を説明する（Ａ）平面図、（Ｂ）断面図、（Ｃ）回路概要図である。 ＧａＡｓ ＭＥＳＦＥＴを説明する断面図である。 本発明の保護素子を説明する（Ａ）斜視図、（Ｂ）断面図である。 本発明の保護素子のシミュレーション結果を示す図である。 本発明の保護素子のシミュレーション結果を示す図である。 本発明の保護素子の電流経路を説明する図である。 従来構造のシミュレーションを説明する図である。 従来構造のシミュレーションを説明する図である。 従来構造と本発明のシミュレーション結果を比較する図である。 本発明の半導体装置の回路図である。 本発明の半導体装置を説明する平面図である。 本発明の半導体装置を説明する断面図である。 本発明の半導体装置を説明する平面図である。 本発明の半導体装置を説明する断面図である。 本発明の半導体装置を説明する平面図である。 本発明の半導体装置を説明する断面図である。 本発明の半導体装置を説明する斜視図である。 本発明の半導体装置を説明する断面図である。 従来技術を説明する図である。 従来技術を説明する図である。 従来技術を説明する図である。
符号の説明
１２ 動作領域
１７ ゲート電極
１６、４６ ドレイン電極
１５、４５ ソース電極
２０ ゲート金属層
２５ パッド金属層
３０ 基板
３１ 半絶縁性ＧａＡｓ基板
３２ バッファ層
３３ 電子供給層
３５ チャネル（電子走行）層
３４ スペーサ層
３６ 障壁層
３７ キャップ層
３７ｓ ソース領域
３７ｄ ドレイン領域
６６ ソース電極
６５ ドレイン電極
６３ ドレイン領域
６４ ソース領域
６７ ゲート電極
６２ 動作層
６８ 動作領域
６９ ｎ＋型不純物領域
６１ ショットキーバリアダイオード
１００ 被保護素子
１０１ 基板
１０２ 保護素子領域
１０３ ロジック回路領域
１１２ ＧＮＤ配線
１２０ ゲート配線
１３０ 配線
１５０ 周辺高濃度不純物領域
１６０ ＬＳＩチップ
１６１ ｐ型基板
１６２ ノンドープポリシリコン
１６３ ノンドープ基板
１７０ ＬＳＩチップ
１８０ 保護素子チップ
１９０ アイランド
１９１ リード
１９２ ボンディングワイヤ
２００ 保護素子
２０１ 第１ｎ＋型領域
２０１Ｗ ＧＮＤ配線
２０１Ｐ ＧＮＤパッド
２０１Ｍ 金属層
２０１Ｔ トレンチ
２０１Ｃ 導電材料
２０２ 第２ｎ＋型領域
２０２Ｍ 金属層
２０３ 絶縁領域
２０５ 絶縁膜
３０１ ボンディングパッド
３０２、３０４ 電極配線
３０３ 抵抗領域
３１５ ソース
３１７ ゲート
３２０ ドレイン
３５０ ｎ＋型領域
３５５ 絶縁領域（ＧａＡｓ基板）
３６０ 保護素子
４００ 入出力端子パッド
４０１ ｐチャネル型ＭＯＳＦＥＴ
４０２ ｎチャネル型ＭＯＳＦＥＴ
４０３ 信号線
４０７ 保護素子領域
４０８ ロジック回路
５０１ ｐ型領域
５０２ ｎ型領域
５０３ アノード電極
５０４ カソード電極
５１０ ｎ型領域
Ｉ１ 第１電流経路
Ｉ２ 第２電流経路
Ｓ１ 第１側面
Ｓ２ 第２側面
ＩＣ、ＩＮＰａｄ 共通入力端子パッド
Ｃ１、Ｃ２、Ｃｔｌ−１Ｐａｄ、Ｃｔｌ−２Ｐａｄ 制御端子パッド
Ｏ１、Ｏ２、ＯＵＴ−１Ｐａｄ、ＯＵＴ２−Ｐａｄ 出力端子パッド
ＩＮ 共通入力端子
Ｃｔｌ１、Ｃｔｌ２ 制御端子
ＯＵＴ１、ＯＵＴ２ 出力端子
Ｒ１、Ｒ２ 抵抗
Ｖ 電源端子パッド
ＧＮ 接地端子パッド
ＩＯ 入出力端子パッド
Ｖｃｃ 電源端子
ＧＮＤ 接地端子
Ｄ１、Ｄ２ ダイオード
Ａ アノード
Ｋ カソード

Claims (29)

  1. 基板の深さ方向に設けられ前記基板の水平方向に略平行な第１側面と、前記基板の垂直方向に略平行な第２側面とを有する柱状の第１高濃度不純物領域と、
    前記基板の底部に設けられ一部が前記第１高濃度不純物領域の前記第１側面と対向する第２高濃度不純物領域と、
    前記第１および第２高濃度不純物領域の周囲に配置された絶縁領域とを備え、
    前記第１高濃度不純物領域を被保護素子の１つの端子に接続し、前記第２高濃度不純物領域に接地電位を印加し、前記第１側面から前記第２高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第１電流経路と、前記第２側面から前記第２高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第２電流経路により前記被保護素子の前記１つの端子に印加される静電エネルギーを減衰させることを特徴とする保護素子。
  2. 基板の深さ方向に設けられたトレンチと、
    少なくとも前記トレンチの周囲に設けられ、該トレンチ底部に沿った第１側面と該トレンチ側壁に沿った第２側面とを有する第１高濃度不純物領域と、
    前記基板の底部に設けられ一部が前記第１高濃度不純物領域の前記第１側面と対向する第２高濃度不純物領域と、
    前記第１および第２高濃度不純物領域の周囲に配置された絶縁領域とを備え、
    前記第１高濃度不純物領域を被保護素子の１つの端子に接続し、前記第２高濃度不純物領域に接地電位を印加し、前記第１側面から前記第２高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第１電流経路と、前記第２側面から前記第２高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第２電流経路により前記被保護素子の前記１つの端子に印加される静電エネルギーを減衰させることを特徴とする保護素子。
  3. 複数の前記第１高濃度不純物領域を前記被保護素子の複数の端子にそれぞれ接続することを特徴とする請求項１または請求項２に記載の保護素子。
  4. 前記トレンチ内に導電材料を埋設することを特徴とする請求項２に記載の保護素子。
  5. 前記第２高濃度不純物領域は、少なくとも前記第１側面の５０倍以上の大きさに設けることを特徴とする請求項１または請求項２に記載の保護素子。
  6. 前記第２電流経路の電流値は前記第１電流経路の電流値の２倍以上であることを特徴とする請求項１または請求項２に記載の保護素子。
  7. 前記第２電流経路は前記第２側面から１０μｍ以上の幅を確保して形成されることを特徴とする請求項１または請求項２に記載の保護素子。
  8. 基板上の動作領域に接続するソース電極、ゲート電極およびドレイン電極を有する少なくとも１つのＦＥＴと、前記ＦＥＴのソース電極またはドレイン電極に接続する少なくとも１つの入力端子と、前記ＦＥＴのドレイン電極またはソース電極に接続する少なくとも１つの出力端子と、前記ＦＥＴにＤＣ電位を印加する制御端子を有するスイッチ回路素子と、
    前記基板の深さ方向に設けられ前記基板の水平方向に略平行な第１側面と、前記基板の垂直方向に略平行な第２側面とを有する柱状の第１高濃度不純物領域と、前記基板の底部に設けられ一部が前記第１高濃度不純物領域の前記第１側面と対向する第２高濃度不純物領域と、前記第１および第２高濃度不純物領域の周囲に配置された絶縁領域とを有する保護素子と、を具備し、
    前記第１高濃度不純物領域を前記スイッチ回路素子の１つの端子に接続し、前記第２高濃度不純物領域に接地電位を印加し、前記第１側面から前記第２高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第１電流経路と、前記第２側面から前記第２高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第２電流経路により前記スイッチ回路素子の前記１つの端子に印加される静電エネルギーを減衰させることを特徴とする半導体装置。
  9. 基板上の動作領域に接続するソース電極、ゲート電極およびドレイン電極を設けた第１および第２ＦＥＴを形成し、両ＦＥＴに共通のソース電極あるいはドレイン電極に接続する端子を共通入力端子とし、両ＦＥＴのドレイン電極あるいはソース電極に接続する端子をそれぞれ第１および第２出力端子とし、両ＦＥＴのゲート電極のいずれかに接続する端子をそれぞれ第１および第２制御端子とし、前記両制御端子に制御信号を印加して、前記両制御端子と前記ゲート電極とを接続する接続手段である抵抗を介していずれか一方のＦＥＴを導通させて前記共通入力端子と前記第１および第２出力端子のいずれか一方と信号経路を形成するスイッチ回路素子と、
    前記基板の深さ方向に設けられ前記基板の水平方向に略平行な第１側面と、前記基板の垂直方向に略平行な第２側面とを有する柱状の第１高濃度不純物領域と、前記基板の底部に設けられ一部が前記第１高濃度不純物領域の前記第１側面と対向する第２高濃度不純物領域と、前記第１および第２高濃度不純物領域の周囲に配置された絶縁領域とを有する保護素子と、を具備し、
    前記第１高濃度不純物領域を前記スイッチ回路素子の１つの端子に接続し、前記第２高濃度不純物領域に接地電位を印加し、前記第１側面から前記第２高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第１電流経路と、前記第２側面から前記第２高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第２電流経路により前記スイッチ回路素子の前記１つの端子に印加される静電エネルギーを減衰させることを特徴とする半導体装置。
  10. 基板上の動作領域に接続するソース電極、ゲート電極およびドレイン電極を設けた第１および第２ＦＥＴを形成し、両ＦＥＴに共通のソース電極あるいはドレイン電極に接続する端子を共通入力端子とし、両ＦＥＴのドレイン電極あるいはソース電極に接続する端子をそれぞれ第１および第２出力端子とし、両ＦＥＴのゲート電極のいずれかに接続する端子をそれぞれ第１および第２制御端子とし、前記両制御端子に制御信号を印加して、前記両制御端子と前記ゲート電極とを接続する接続手段である抵抗を介していずれか一方のＦＥＴを導通させて前記共通入力端子と前記第１および第２出力端子のいずれか一方と信号経路を形成するスイッチ回路素子と、
    基板の深さ方向に設けられたトレンチと、少なくとも前記トレンチ周囲に設けられ、該トレンチ底部に沿った第１側面と該トレンチ側壁に沿った第２側面とを有する第１高濃度不純物領域と、前記基板の底部に設けられ一部が前記第１高濃度不純物領域の前記第１側面と対向する第２高濃度不純物領域と、前記第１および第２高濃度不純物領域の周囲に配置された絶縁領域とを有する保護素子とを具備し、
    前記第１高濃度不純物領域を前記スイッチ回路素子の１つの端子に接続し、前記第２高濃度不純物領域に接地電位を印加し、前記第１側面から前記第２高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第１電流経路と、前記第２側面から前記第２高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第２電流経路により前記スイッチ回路素子の前記１つの端子に印加される静電エネルギーを減衰させることを特徴とする半導体装置。
  11. 前記保護素子を複数設け、前記スイッチ回路素子の複数の端子にそれぞれ前記第１高濃度不純物領域を接続することを特徴とする請求項８または請求項９または請求項１０に記載の半導体装置。
  12. 前記保護素子を複数設け、前記スイッチ回路素子の少なくとも１つの前記制御端子と前記共通入力端子にそれぞれ前記第１高濃度不純物領域を接続することを特徴とする請求項８または請求項９または請求項１０に記載の半導体装置。
  13. 前記第１高濃度不純物領域は、前記スイッチ回路素子の各端子に接続する電極パッドと接続することを特徴とする請求項８または請求項９または請求項１０に記載の半導体装置。
  14. 前記第１高濃度不純物領域は、前記電極パッド下方に設けられることを特徴とする請求項１３に記載の半導体装置。
  15. 前記トレンチ内に導電材料を埋設することを特徴とする請求項１０に記載の半導体装置。
  16. 前記第２高濃度不純物領域は、少なくとも前記第１側面の５０倍以上の大きさに設けることを特徴とする請求項８または請求項９または請求項１０に記載の半導体装置。
  17. 前記第２電流経路の電流値は前記第１電流経路の電流値の２倍以上であることを特徴とする請求項８または請求項９または請求項１０に記載の半導体装置。
  18. 前記第２電流経路は前記第２側面から１０μｍ以上の幅を確保して形成されることを特徴とする請求項８または請求項９または請求項１０に記載の半導体装置。
  19. 複数の入出力端子、電源端子及び接地端子を有する集積回路素子と、
    基板の深さ方向に設けられ前記基板の水平方向に略平行な第１側面と、前記基板の垂直方向に略平行な第２側面とを有する第１高濃度不純物領域と、前記基板の底部に設けられ一部が前記第１高濃度不純物領域の前記第１側面と対向する第２高濃度不純物領域と、前記第１および第２高濃度不純物領域の周囲に配置された絶縁領域とを有する保護素子とを具備し、
    前記第１高濃度不純物領域を前記集積回路素子の入出力端子に接続し、前記第２高濃度不純物領域を前記接地端子に接続し、前記第１側面から前記第２高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第１電流経路と、前記第２側面から前記第２高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第２電流経路により前記集積回路素子の前記入出力端子に印加される静電エネルギーを減衰させることを特徴とする半導体装置。
  20. 複数の入出力端子、電源端子及び接地端子を有する集積回路素子と、
    基板の深さ方向に設けられたトレンチと、少なくとも前記トレンチ周囲に設けられ、該トレンチ底部に沿った第１側面と該トレンチ側壁に沿った第２側面とを有する第１高濃度不純物領域と、前記基板の底部に設けられ一部が前記第１高濃度不純物領域の前記第１側面と対向する第２高濃度不純物領域と、前記第１および第２高濃度不純物領域の周囲に配置された絶縁領域とを有する保護素子と、を具備し、
    前記第１高濃度不純物領域を前記集積回路素子の入出力端子に接続し、前記第２高濃度不純物領域を前記接地端子に接続し、前記第１側面から前記第２高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第１電流経路と、前記第２側面から前記第２高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第２電流経路により前記集積回路素子の前記入出力端子に印加される静電エネルギーを減衰させることを特徴とする半導体装置。
  21. 前記集積回路素子はＣＭＯＳロジック回路素子であることを特徴とする請求項１９または請求項２０に記載の半導体装置。
  22. 前記集積回路素子と前記保護素子を同一基板上に集積化することを特徴とする請求項１９または請求項２０に記載の半導体装置。
  23. 前記集積回路素子上に前記保護素子を配置したことを特徴とする請求項１９または請求項２０に記載の半導体装置。
  24. 前記第１高濃度不純物領域は、前記集積回路素子の前記入出力端子に接続する電極パッドと接続することを特徴とする請求項１９または請求項２０に記載の半導体装置。
  25. 前記第１高濃度不純物領域は、前記電極パッド下方に設けられることを特徴とする請求項２４に記載の半導体装置。
  26. 前記トレンチ内に導電材料を埋設することを特徴とする請求項２０に記載の半導体装置。
  27. 前記第２高濃度不純物領域は、少なくとも前記第１側面の５０倍以上の大きさに設けることを特徴とする請求項１９または請求項２０に記載の半導体装置。
  28. 前記第２電流経路の電流値は前記第１電流経路の電流値の２倍以上であることを特徴とする請求項１９または請求項２０に記載の半導体装置。
  29. 前記第２電流経路は前記第２側面から１０μｍ以上の幅を確保して形成されることを特徴とする請求項１９または請求項２０に記載の半導体装置。

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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2440365A (en) * 2006-07-21 2008-01-30 X Fab Uk Ltd A semiconductor device
US8097945B2 (en) * 2007-11-21 2012-01-17 Lynda Harnden, legal representative Bi-directional, reverse blocking battery switch
TWM403749U (en) * 2010-12-17 2011-05-11 Taiwan Semiconductor Co Ltd Schottky diode structure
KR102098663B1 (ko) * 2013-10-11 2020-04-08 삼성전자주식회사 정전기 방전 보호 소자

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0629466A (ja) 1992-07-09 1994-02-04 Nec Corp 半導体集積回路
JPH07169918A (ja) 1993-12-16 1995-07-04 Fujitsu Ltd 保護回路を有する半導体装置
US6121661A (en) * 1996-12-11 2000-09-19 International Business Machines Corporation Silicon-on-insulator structure for electrostatic discharge protection and improved heat dissipation
JP4535668B2 (ja) 2002-09-09 2010-09-01 三洋電機株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010212523A (ja) * 2009-03-11 2010-09-24 Mitsubishi Electric Corp 半導体装置並びにその製造方法及び光半導体装置

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