KR20060054067A - 보호 소자 및 그것을 이용한 반도체 장치 - Google Patents

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Abstract

마이크로파 FET에서는, 내재하는 쇼트키 접합 용량 또는 pn 접합 용량이 작고, 이들 접합이 정전기에 약하다. 그러나, 마이크로파 디바이스에서는, 보호 다이오드를 접속하는 것에 의한 기생 용량의 증가가 고주파 특성의 열화를 초래하여, 그 방법을 택할 수 없었다고 하는 문제가 있었다. 피보호 소자의 단자와 GND 단자 사이에 제1 n+형 영역-절연 영역-제2 n+형 영역으로 이루어지는 보호 소자를 접속한다. 제1 n+형 영역은 기판 깊이 방향으로 기둥 형상으로 형성하고, 제2 n+형 영역은 제1 n+형 영역의 바닥부와 대향 배치하는 판 형상으로 형성한다. 이에 따라, 제1 전류 경로, 제2 전류 경로에 의해 매우 큰 정전기 전류를 접지 전위로 흘릴 수 있기 때문에, 기생 용량을 거의 늘리는 일 없이 HEMT의 동작 영역에 이르는 정전 에너지를 대폭 감쇠시킬 수 있다.
보호 소자, 반도체 장치, 정전 파괴 전압, 마이크로파 FET, 정전 에너지, CMOS 로직 회로 소자

Description

보호 소자 및 그것을 이용한 반도체 장치{PROTECTION ELEMENT AND SEMICONDUCTOR DEVICE USING THE SAME}
도 1은 본 발명의 보호 소자를 설명하는 (A) 평면도, (B) 단면도, (C) 단면도, (D) 단면도.
도 2는 본 발명의 보호 소자를 설명하는 (A) 평면도, (B) 단면도, (C) 단면도.
도 3은 본 발명의 보호 소자를 설명하는 (A) 평면도, (B) 단면도, (C) 회로 개요도.
도 4는 GaAs MESFET을 설명하는 단면도.
도 5는 본 발명의 보호 소자를 설명하는 (A) 사시도, (B) 단면도.
도 6은 본 발명의 보호 소자의 시뮬레이션 결과를 나타내는 도면.
도 7은 본 발명의 보호 소자의 시뮬레이션 결과를 나타내는 도면.
도 8은 본 발명의 보호 소자의 전류 경로를 설명하는 도면.
도 9는 종래 구조의 시뮬레이션을 설명하는 도면.
도 10은 종래 구조의 시뮬레이션을 설명하는 도면.
도 11은 종래 구조와 본 발명의 시뮬레이션 결과를 비교하는 도면.
도 12는 본 발명의 반도체 장치의 회로도.
도 13은 본 발명의 반도체 장치를 설명하는 평면도.
도 14는 본 발명의 반도체 장치를 설명하는 단면도.
도 15는 본 발명의 반도체 장치를 설명하는 평면도.
도 16은 본 발명의 반도체 장치를 설명하는 단면도.
도 17은 본 발명의 반도체 장치를 설명하는 평면도.
도 18은 본 발명의 반도체 장치를 설명하는 단면도.
도 19는 본 발명의 반도체 장치를 설명하는 사시도.
도 20은 본 발명의 반도체 장치를 설명하는 단면도.
도 21은 종래 기술을 설명하는 도면.
도 22는 종래 기술을 설명하는 도면.
도 23은 종래 기술을 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
12 : 동작 영역
17 : 게이트 전극
16, 46 : 드레인 전극
15, 45 : 소스 전극
20 : 게이트 금속층
25 : 패드 금속층
30 : 기판
31 : 반절연성 GaAs 기판
32 : 버퍼층
33 : 전자 공급층
35 : 채널(전자 주행)층
34 : 스페이서층
36 : 장벽층
37 : 캡층
37s : 소스 영역
37d : 드레인 영역
66 : 소스 전극
65 : 드레인 전극
63 : 드레인 영역
64 : 소스 영역
67 : 게이트 전극
62 : 동작층
68 : 동작 영역
69 : n+형 불순물 영역
61 : 쇼트키 배리어 다이오드
100 : 피보호 소자
101 : 기판
102 : 보호 소자 영역
103 : 로직 회로 영역
112 : GND 배선
120 : 게이트 배선
130 : 배선
150 : 주변 고농도 불순물 영역
160 : LSI 칩
161 : p형 기판
162 : 언도프 폴리실리콘
163 : 언도프 기판
170 : LSI 칩
180 : 보호 소자 칩
190 : 아일랜드
191 : 리드
192 : 본딩 와이어
200 : 보호 소자
201 : 제1 n+형 영역
201W : GND 배선
201P : GND 패드
201M : 금속층
201T : 트렌치
201C : 도전 재료
202 : 제2 n+형 영역
202M : 금속층
203 : 절연 영역
205 : 절연막
301 : 본딩 패드
302, 304 : 전극 배선
303 : 저항 영역
315 : 소스
317 : 게이트
320 : 드레인
350 : n+형 영역
355 : 절연 영역(GaAs 기판)
360 : 보호 소자
400 : 입출력 단자 패드
401 : p 채널형 MOSFET
402 : n 채널형 MOSFET
403 : 신호선
407 : 보호 소자 영역
408 : 로직 회로
501 : p형 영역
502 : n형 영역
503 : 애노드 전극
504 : 캐소드 전극
510 : n형 영역
I1 : 제1 전류 경로
I2 : 제2 전류 경로
S1 : 제1 측면
S2 : 제2 측면
IC, INPad : 공통 입력 단자 패드
C1, C2, Ctl-1 Pad, Ctl-2 Pad : 제어 단자 패드
O1, O2, OUT-1 Pad, OUT2-Pad : 출력 단자 패드
IN : 공통 입력 단자
Ctl1, Ctl2 : 제어 단자
OUT1, OUT2 : 출력 단자
R1, R2 : 저항
V : 전원 단자 패드
GN : 접지 단자 패드
IO : 입출력 단자 패드
Vcc : 전원 단자
GND : 접지 단자
D1, D2 : 다이오드
A : 애노드
K : 캐소드
특허 문헌 1 : 일본특허공개 평6-29466호 공보
특허 문헌 2 : 국제특허공개 제2004/027869호 팜플렛 도 12
특허 문헌 3 : 일본특허공개 평7-169918호 공보
본 발명은 보호 소자 및 그것을 이용한 반도체 장치에 관한 것으로, 특히 피보호 소자의 고주파 특성, 계산 처리 스피드를 열화시키지 않고 정전 파괴 전압을 대폭 향상시키는 보호 소자 및 그것을 이용한 반도체 장치에 관한 것이다.
종래의 반도체 장치에서, 일반적으로 정전기로부터 디바이스를 보호하기 위해서는, 정전 파괴하기 쉬운 pn 접합, 쇼트키 접합, 용량을 포함하는 디바이스에, 정전 파괴 보호 다이오드를 병렬로 접속하는 방법이 채용되어 왔다.
도 21은 종래의 반도체 장치의 정전 파괴 보호 회로를 나타낸다. 즉, 외부 입출력용의 본딩 패드(301)의 근방에 pn 접합 다이오드 D1, D2를 형성하고, 다이오드 D1의 애노드측을 본딩 패드(301)에, 캐소드측을 전원 전위 Vcc에 접속하고, 다 이오드 D2의 캐소드를 본딩 패드(301)에 애노드를 접지 전위에 접속하고, 또한 본딩 패드(301)로부터 연장하는 전극 배선(302)을 p형의 확산 영역에서 형성한 저항 영역(303)의 일단에 접속하고, 저항 영역(303)의 타단을 전극 배선(304)에 접속하여 내부 회로에 접속하는 구성을 채용하고 있었다(예를 들면 특허 문헌 1 참조).
또한, 도 22와 같이, 화합물 반도체 장치에서 정전 파괴 전압을 대폭 향상하기 위해, 피보호 소자의 2 단자 사이에 n+/i/n+ 구조의 보호 소자(360)를 접속한 기술도 알려져 있다. 도면은 소스(315), 게이트(317), 드레인(320)을 갖는 FET로 구성한 스위치 회로 장치로서, 입력 단자-제어 단자 사이, 출력 단자-제어 단자 사이에 보호 소자(360)를 접속한 것이다(예를 들면 특허 문헌 2 참조).
도 23은, 집적 회로 장치(이하, LSI라고 칭함)로서, 로직 회로(408)의 주위에 보호 소자 영역(407)을 형성하고 있다. 도면은 MOS형 IC의 정전기 등에 의한 과대 전압에 대한 보호 회로로서, 로직 회로(408) 주위에 게이트 접지 p 채널형 MOSFET(401)와 게이트 접지 n 채널형 MOSFET(402)의 보호 소자를 배치한 소위 CMOS 버퍼 회로형 보호 회로이다. 입출력 단자 패드(400)에 접속된 신호선(403)은, n 채널형 MOSFET(402)를 통해 기준 전압 GND에 접속되고, 또한 p 채널형 MOSFET(401)를 통해 전원 전압 Vcc에 접속되어 있다(예를 들면 특허 문헌 3 참조).
일반적으로 정전기로부터 디바이스를 보호하기 위해서는 도 21의 pn 접합 다이오드와 같은 보호 다이오드를 피보호 소자(디바이스)에 병렬로 접속하는 방법이 채용되고 있었다.
그러나, 마이크로파 디바이스에서는, 보호 다이오드를 접속하는 것에 의한 기생 용량의 증가가 고주파 특성의 열화를 초래하여, 그 방법을 채용할 수 없다. 특히, 위성 방송, 휴대 전화, 무선 브로드밴드용 등, ㎓대 이상의 마이크로파 용도에 이용되는, MESFET, HEMT(High Electron Mobility Transistor; 고전자 이동도 트랜지스터) 등의 화합물 반도체 장치에서는, 양호한 마이크로파 특성을 확보할 필요가 있다. 이 때문에, 게이트 길이도 서브미크론 오더로 되어 있고, 게이트 쇼트키 접합 용량이 매우 작게 설계되어 있다. 이 때문에, 정전 파괴에 매우 약해, GaAs MESFET, HEMT를 집적화한 MMIC를 포함하여, 그 취급에 세심한 주의가 필요하였다. 또한, 음향, 영상, 전원용 등 주파수가 낮은 일반 민생용 반도체에서, 정전 파괴 전압을 높이기 위해 널리 채용되고 있는 보호 다이오드는, pn 접합을 갖는다. 즉, 보호 다이오드의 사용에 의해 기생 용량이 최소이어도 수백 fF 이상으로 크게 증가하게 되기 때문에, 상기의 화합물 반도체 장치의 마이크로파 특성을 크게 열화시키는 문제가 있었다.
한편, 도 22에 도시하는 스위치 MMIC에서는 아이솔레이션 향상을 위해 공통 입력 단자 패드 INPad 주변, OUT-1 Pad 주변 및 OUT-2 Pad 주변에 n+형 영역(350)이 형성된다. 그리고, 이 n+형 영역(350)과 n+형 불순물의 이온 주입에 의해 형성되는 저항 R1, R2를 4㎛까지 근접하여 배치한다. 이들 근접하는 n+형 영역은 그 사이에 배치되는 절연 영역(GaAs 기판)(355)과 함께 보호 소자(360)로 된다.
보호 소자(360)는 pn 접합이 없기 때문에, 상기의 보호 다이오드와 비교하여 수 fF로 기생 용량이 작다. 그러나, 공통 입력 단자 패드 INPad로부터 입력된 입 력 신호의 일부가 저항 R1을 통해 고주파 GND 전위인 제어 단자 패드 Ctl-1 Pad로 누설되는 것을 알았다. 이는 보호 효과를 높이기 위해 제어 단자 패드 Ctl-1 Pad와 근접하여 저항 R1을 배치하기 때문이다. 저항 R1과 공통 입력 단자 패드 INPad는, 80㎛라는 장거리에 걸쳐 근접하여 배치되어 있다.
이러한 수 fF 정도의 기생 용량에 의한 입력 신호의 누설은, 예를 들면 MESFET를 스위칭 소자로 하는 스위치 MMIC에서는 문제로 되지 않는다. 그러나, 특히 오프 용량이 작은 HEMT를 스위칭 소자로 하는 스위치 MMIC에 접속하는 경우는 문제가 있었다. 입력 신호의 누설은 겨우 수 fF라고는 해도 HEMT가 작은 오프 용량에 대해 무시할 수 있는 레벨을 넘고 있다. 이 때문에, 고주파 특성에 영향을 주게 되어, 인서션 로스가 보호 소자(360)를 접속하지 않은 경우의 인서션 로스보다도 열화하게 된다.
또한, 도 23과 같은 CMOS 로직 회로 소자 등의 LSI(410)에서는, 디바이스의 미세화에 수반하여 로직 회로(408)를 구성하는 기본 소자인 MOSFET의 성능이 점점더 향상되고 있다. 즉, 게이트 길이가 짧고 게이트 산화막이 얇게 되는 방향으로 진행하고 있지만, 그 반면, 정전 파괴에 대해서는 약한 소자로 되어 있다. 그래서, 이것을 보호하기 위해 로직 회로(408)의 주변에 보호 소자를 복수 배치한 보호 소자 영역(407)을 배치한다. 그러나, 보호 소자의 사이즈가 클수록 보호 효과가 높게 되기 때문에, 현상에서는 로직 회로(408)의 면적에 대해 보호 소자 영역(407)의 면적이 너무 증대하여, LSI(410)의 코스트가 증대하게 되는 문제가 있다. 또한, 보호 소자 영역(407)의 사이즈를 어느 정도 이상으로 크게 하여도 보호 소자로 서 동작이 불균일하게 되어, 보호 효과에 한계가 생긴다고 하는 문제도 발생하고 있다. 또한, 보호 소자 영역(407)이 크면, 큰 보호 소자를 병렬 접속하게 되기 때문에, 보호 소자가 갖는 기생 용량에 의해 LSI(410)의 계산 처리 스피드가 떨어진다고 하는 폐해도 있었다.
본 발명은 이러한 과제를 감안하여 이루어진 것으로, 첫째, 기판의 깊이 방향으로 형성되고 상기 기판의 수평 방향에 거의 평행한 제1 측면과, 상기 기판의 수직 방향에 거의 평행한 제2 측면을 갖는 기둥 형상의 제1 고농도 불순물 영역과, 상기 기판의 바닥부에 형성되고 일부가 상기 제1 고농도 불순물 영역의 상기 제1 측면과 대향하는 제2 고농도 불순물 영역과, 상기 제1 및 제2 고농도 불순물 영역의 주위에 배치된 절연 영역을 구비하고, 상기 제1 고농도 불순물 영역을 피보호 소자의 하나의 단자에 접속하고, 상기 제2 고농도 불순물 영역에 접지 전위를 인가하여, 상기 제1 측면으로부터 상기 제2 고농도 불순물 영역을 향하는 상기 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로로 되는 제1 전류 경로와, 상기 제2 측면으로부터 상기 제2 고농도 불순물 영역을 향하는 상기 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로로 되는 제2 전류 경로에 의해 상기 피보호 소자의 상기 하나의 단자에 인가되는 정전 에너지를 감쇠시킴으로써 해결하는 것이다.
둘째, 기판의 깊이 방향으로 형성된 트렌치와, 적어도 상기 트렌치의 주위에 형성되고 그 트랜치 바닥부를 따른 제1 측면과 그 트랜치 측벽에 따른 제2 측면을 갖는 제1 고농도 불순물 영역과, 상기 기판의 바닥부에 형성되고 일부가 상기 제1 고농도 불순물 영역의 상기 제1 측면과 대향하는 제2 고농도 불순물 영역과, 상기 제1 및 제2 고농도 불순물 영역의 주위에 배치된 절연 영역을 구비하고, 상기 제1 고농도 불순물 영역을 피보호 소자의 하나의 단자에 접속하고, 상기 제2 고농도 불순물 영역에 접지 전위를 인가하여, 상기 제1 측면으로부터 상기 제2 고농도 불순물 영역을 향하는 상기 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로로 되는 제1 전류 경로와, 상기 제2 측면으로부터 상기 제2 고농도 불순물 영역을 향하는 상기 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로로 되는 제2 전류 경로에 의해 상기 피보호 소자의 상기 하나의 단자에 인가되는 정전 에너지를 감쇠시킴으로써 해결하는 것이다.
또한, 복수의 상기 제1 고농도 불순물 영역을 상기 피보호 소자의 복수의 단자에 각각 접속하는 것을 특징으로 하는 것이다.
또한, 상기 트렌치 내에 도전 재료를 매설하는 것을 특징으로 하는 것이다.
또한, 상기 제2 고농도 불순물 영역은 적어도 상기 제1 측면의 50배 이상의 크기로 형성하는 것을 특징으로 하는 것이다.
또한, 상기 제2 전류 경로의 전류치는 상기 제1 전류 경로의 전류치의 2배 이상인 것을 특징으로 하는 것이다.
또한, 상기 제2 전류 경로는 상기 제2 측면으로부터 10㎛ 이상의 폭을 확보하여 형성되는 것을 특징으로 하는 것이다.
세째, 기판 상의 동작 영역에 접속하는 소스 전극, 게이트 전극 및 드레인 전극을 갖는 적어도 하나의 FET와, 상기 FET의 소스 전극 또는 드레인 전극에 접속하는 적어도 하나의 입력 단자와, 상기 FET의 드레인 전극 또는 소스 전극에 접속 하는 적어도 하나의 출력 단자와, 상기 FET에 DC 전위를 인가하는 제어 단자를 갖는 스위치 회로 소자와, 상기 기판의 깊이 방향으로 형성되고 상기 기판의 수평 방향에 거의 평행한 제1 측면과, 상기 기판의 수직 방향에 거의 평행한 제2 측면을 갖는 기둥 형상의 제1 고농도 불순물 영역과, 상기 기판의 바닥부에 형성되고 일부가 상기 제1 고농도 불순물 영역의 상기 제1 측면과 대향하는 제2 고농도 불순물 영역과, 상기 제1 및 제2 고농도 불순물 영역의 주위에 배치된 절연 영역을 갖는 보호 소자를 구비하고, 상기 제1 고농도 불순물 영역을 상기 스위치 회로 소자의 하나의 단자에 접속하고, 상기 제2 고농도 불순물 영역에 접지 전위를 인가하여, 상기 제1 측면으로부터 상기 제2 고농도 불순물 영역을 향하는 상기 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로로 되는 제1 전류 경로와, 상기 제2 측면으로부터 상기 제2 고농도 불순물 영역을 향하는 상기 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로로 되는 제2 전류 경로에 의해 상기 스위치 회로 소자의 상기 하나의 단자에 인가되는 정전 에너지를 감쇠시킴으로써 해결하는 것이다.
네째, 기판 상의 동작 영역에 접속하는 소스 전극, 게이트 전극 및 드레인 전극을 형성한 제1 및 제2 FET를 형성하고, 양 FET에 공통의 소스 전극 혹은 드레인 전극에 접속하는 단자를 공통 입력 단자로 하고, 양 FET의 드레인 전극 혹은 소스 전극에 접속하는 단자를 각각 제1 및 제2 출력 단자로 하고, 양 FET의 게이트 전극 중 어느 하나에 접속하는 단자를 각각 제1 및 제2 제어 단자로 하고, 상기 양 제어 단자에 제어 신호를 인가하여, 상기 양 제어 단자와 상기 게이트 전극을 접속하는 접속 수단인 저항을 통해 어느 한쪽의 FET를 도통시켜 상기 공통 입력 단자와 상기 제1 및 제2 출력 단자 중 어느 한쪽과 신호 경로를 형성하는 스위치 회로 소자와, 상기 기판의 깊이 방향으로 형성되고 상기 기판의 수평 방향에 거의 평행한 제1 측면과, 상기 기판의 수직 방향에 거의 평행한 제2 측면을 갖는 기둥 형상의 제1 고농도 불순물 영역과, 상기 기판의 바닥부에 형성되고 일부가 상기 제1 고농도 불순물 영역의 상기 제1 측면과 대향하는 제2 고농도 불순물 영역과, 상기 제1 및 제2 고농도 불순물 영역의 주위에 배치된 절연 영역을 갖는 보호 소자를 구비하고, 상기 제1 고농도 불순물 영역을 상기 스위치 회로 소자의 하나의 단자에 접속하고, 상기 제2 고농도 불순물 영역에 접지 전위를 인가하여, 상기 제1 측면으로부터 상기 제2 고농도 불순물 영역을 향하는 상기 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로로 되는 제1 전류 경로와, 상기 제2 측면으로부터 상기 제2 고농도 불순물 영역을 향하는 상기 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로로 되는 제2 전류 경로에 의해 상기 스위치 회로 소자의 상기 하나의 단자에 인가되는 정전 에너지를 감쇠시킴으로써 해결하는 것이다.
다섯째, 기판 상의 동작 영역에 접속하는 소스 전극, 게이트 전극 및 드레인 전극을 형성한 제1 및 제2 FET를 형성하고, 양 FET에 공통의 소스 전극 혹은 드레인 전극에 접속하는 단자를 공통 입력 단자로 하고, 양 FET의 드레인 전극 혹은 소스 전극에 접속하는 단자를 각각 제1 및 제2 출력 단자로 하고, 양 FET의 게이트 전극 중 어느 하나에 접속하는 단자를 각각 제1 및 제2 제어 단자로 하고, 상기 양 제어 단자에 제어 신호를 인가하여, 상기 양 제어 단자와 상기 게이트 전극을 접속하는 접속 수단인 저항을 통해 어느 한쪽의 FET를 도통시켜 상기 공통 입력 단자와 상기 제1 및 제2 출력 단자 중 어느 한쪽과 신호 경로를 형성하는 스위치 회로 소자와, 기판의 깊이 방향으로 형성된 트렌치와, 적어도 상기 트렌치 주위에 형성되고 그 트랜치 바닥부를 따른 제1 측면과 그 트랜치 측벽에 따른 제2 측면을 갖는 제1 고농도 불순물 영역과, 상기 기판의 바닥부에 형성되고 일부가 상기 제1 고농도 불순물 영역의 상기 제1 측면과 대향하는 제2 고농도 불순물 영역과, 상기 제1 및 제2 고농도 불순물 영역의 주위에 배치된 절연 영역을 갖는 보호 소자를 구비하고, 상기 제1 고농도 불순물 영역을 상기 스위치 회로 소자의 하나의 단자에 접속하고, 상기 제2 고농도 불순물 영역에 접지 전위를 인가하여, 상기 제1 측면으로부터 상기 제2 고농도 불순물 영역을 향하는 상기 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로로 되는 제1 전류 경로와, 상기 제2 측면으로부터 상기 제2 고농도 불순물 영역을 향하는 상기 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로로 되는 제2 전류 경로에 의해 상기 스위치 회로 소자의 상기 하나의 단자에 인가되는 정전 에너지를 감쇠시킴으로써 해결하는 것이다.
또한, 상기 보호 소자를 복수 형성하고, 상기 스위치 회로 소자의 복수의 단자에 각각 상기 제1 고농도 불순물 영역을 접속하는 것을 특징으로 하는 것이다.
또한, 상기 보호 소자를 복수 형성하고, 상기 스위치 회로 소자 중 적어도 하나의 상기 제어 단자와 상기 공통 입력 단자에 각각 상기 제1 고농도 불순물 영역을 접속하는 것을 특징으로 하는 것이다.
또한, 상기 제1 고농도 불순물 영역은, 상기 스위치 회로 소자의 각 단자에 접속하는 전극 패드와 접속하는 것을 특징으로 하는 것이다.
또한, 상기 제1 고농도 불순물 영역은 상기 전극 패드 아래쪽에 형성되는 것을 특징으로 하는 것이다.
또한, 상기 트렌치 내에 도전 재료를 매설하는 것을 특징으로 하는 것이다.
또한, 상기 제2 고농도 불순물 영역은 적어도 상기 제1 측면의 50배 이상의 크기로 형성하는 것을 특징으로 하는 것이다.
또한, 상기 제2 전류 경로의 전류치는 상기 제1 전류 경로의 전류치의 2배 이상인 것을 특징으로 하는 것이다.
또한, 상기 제2 전류 경로는 상기 제2 측면으로부터 10㎛ 이상의 폭을 확보하여 형성되는 것을 특징으로 하는 것이다.
여섯째, 복수의 입출력 단자, 전원 단자 및 접지 단자를 갖는 집적 회로 소자와, 기판의 깊이 방향으로 형성되고 상기 기판의 수평 방향에 거의 평행한 제1 측면과, 상기 기판의 수직 방향에 거의 평행한 제2 측면을 갖는 제1 고농도 불순물 영역과, 상기 기판의 바닥부에 형성되고 일부가 상기 제1 고농도 불순물 영역의 상기 제1 측면과 대향하는 제2 고농도 불순물 영역과, 상기 제1 및 제2 고농도 불순물 영역의 주위에 배치된 절연 영역을 갖는 보호 소자를 구비하고, 상기 제1 고농도 불순물 영역을 상기 집적 회로 소자의 입출력 단자에 접속하고, 상기 제2 고농도 불순물 영역을 상기 접지 단자에 접속하여, 상기 제1 측면으로부터 상기 제2 고농도 불순물 영역을 향하는 상기 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로로 되는 제1 전류 경로와, 상기 제2 측면으로부터 상기 제2 고농도 불순물 영역을 향하는 상기 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로로 되는 제2 전 류 경로에 의해 상기 집적 회로 소자의 상기 입출력 단자에 인가되는 정전 에너지를 감쇠시킴으로써 해결하는 것이다.
일곱째, 복수의 입출력 단자, 전원 단자 및 접지 단자를 갖는 집적 회로 소자와, 기판의 깊이 방향으로 형성된 트렌치와, 적어도 상기 트렌치 주위에 형성되고 그 트랜치 바닥부를 따른 제1 측면과 그 트랜치 측벽에 따른 제2 측면을 갖는 제1 고농도 불순물 영역과, 상기 기판의 바닥부에 형성되고 일부가 상기 제1 고농도 불순물 영역의 상기 제1 측면과 대향하는 제2 고농도 불순물 영역과, 상기 제1 및 제2 고농도 불순물 영역의 주위에 배치된 절연 영역을 갖는 보호 소자를 구비하고, 상기 제1 고농도 불순물 영역을 상기 집적 회로 소자의 입출력 단자에 접속하고, 상기 제2 고농도 불순물 영역을 상기 접지 단자에 접속하여, 상기 제1 측면으로부터 상기 제2 고농도 불순물 영역을 향하는 상기 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로로 되는 제1 전류 경로와, 상기 제2 측면으로부터 상기 제2 고농도 불순물 영역을 향하는 상기 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로로 되는 제2 전류 경로에 의해 상기 집적 회로 소자의 상기 입출력 단자에 인가되는 정전 에너지를 감쇠시킴으로써 해결하는 것이다.
또한, 상기 집적 회로 소자는 CMOS 로직 회로 소자인 것을 특징으로 하는 것이다.
또한, 상기 집적 회로 소자와 상기 보호 소자를 동일 기판 상에 집적화하는 것을 특징으로 하는 것이다.
또한, 상기 집적 회로 소자 상에 상기 보호 소자를 배치한 것을 특징으로 하 는 것이다.
또한, 상기 제1 고농도 불순물 영역은, 상기 집적 회로 소자의 상기 입출력 단자에 접속하는 전극 패드와 접속하는 것을 특징으로 하는 것이다.
또한, 상기 제1 고농도 불순물 영역은 상기 전극 패드 아래쪽에 형성되는 것을 특징으로 하는 것이다.
또한, 상기 트렌치 내에 도전 재료를 매설하는 것을 특징으로 하는 것이다.
또한, 상기 제2 고농도 불순물 영역은 적어도 상기 제1 측면의 50배 이상의 크기로 형성하는 것을 특징으로 하는 것이다.
또한, 상기 제2 전류 경로의 전류치는 상기 제1 전류 경로의 전류치의 2배 이상인 것을 특징으로 하는 것이다.
또한, 상기 제2 전류 경로는 상기 제2 측면으로부터 10㎛ 이상의 폭을 확보하여 형성되는 것을 특징으로 하는 것이다.
이하에, 본 발명의 실시예를 도 1 내지 도 20을 이용하여 상세히 설명한다. 우선, 도 1 내지 도 11을 참조하여 본 발명의 제1 실시예를 설명한다.
도 1은 제1 실시예의 보호 소자(200)를 도시하는 개요도이다. 도 1의 (A)는 평면도이고, 도 1의 (B)∼(D)는 도 1의 (A)의 a-a선 단면도이다.
보호 소자(200)는 기판(101)에 형성된 제1 고농도 불순물 영역(201)과, 제1 고농도 불순물 영역(201)의 일부에 대향하고 기판(101)의 바닥부에 형성된 제2 고농도 불순물 영역(202)와, 그들의 주위에 배치된 절연 영역(203)으로 이루어진다.
기판(101)은 실리콘 반도체 기판, 화합물 반도체 기판, HEMT용 에피택셜 기판 등 어떤 반도체 기판이어도 된다. 제1 고농도 불순물 영역(201) 및 제2 고농도 불순물 영역(202)은 동일 도전형의 불순물 영역이고, 이하, n형 불순물의 경우를 예로, 각각 제1 n+형 영역(201), 제2 n+형 영역(202)이라고 하여 설명한다.
제1 n+형 영역(201)은 기판(101)의 깊이(수직) 방향으로 기둥 형상으로 형성되고, 기판(101)의 수평 방향에 거의 평행한 제1 측면 S1과, 기판(101)의 수직 방향에 거의 평행한 제2 측면 S2를 갖는 불순물 영역이다(도 1의 (B)∼(D) 참조).
구체적으로는, 기판(101)에 형성한 트렌치(201T)의, 적어도 주위를 따라 형성된 불순물의 주입 영역 또는 불순물의 확산 영역이다. 즉, 제1 n+형 영역(201)은 트렌치(201T)의 바닥부에 따른 제1 측면 S1과, 트렌치(201T)의 측벽을 따른 제2 측면 S2를 갖는다.
트렌치(201T) 내부에는 도전 재료(201C)가 매설되는 등 하고, 제1 n+형 영역(201)은 기판(101) 표면에 형성된 금속층(201M)을 통해 피보호 소자의 하나의 단자와 접속한다. 금속층(201M)은 피보호 소자의 단자에 접속하는 전극 패드의 일부 또는 전극 패드에 접속하는 배선이나, 전극 패드로부터 연장된 금속층이다.
또한, 도전 재료(201C)는 금속층(201M)과 동일한 금속 또는 다른 금속층, 혹은 불순물을 도입하여 저저항화가 도모된 폴리실리콘 등이다. 도 1의 (B)와 같이, 금속층을 매설하는 경우에는, 트렌치(201T) 내벽에 불순물을 이온 주입 또는 확산하여 제1 n+형 영역(201)을 형성할 수 있다.
또한, 도 1의 (C)와 같이 폴리실리콘을 매설하는 경우에, 예를 들면 소정의 불순물 농도의 n형 불순물을 폴리실리콘에 도프하고, 폴리실리콘으로부터 불순물을 확산함으로써 제1 n+형 영역(201)을 형성할 수 있다. 이 경우, 트렌치(201T) 내부도 제1 n+형 영역(201)으로 된다.
제2 n+형 영역(202)은 기판(101)의 바닥부에 형성된 불순물의 주입 영역 또는 불순물의 확산 영역이다. 제2 n+형 영역(202)은 기둥 형상의 제1 n+형 영역(201)에 대해 수직으로 되는 방향(기판(101)의 수평 방향)에, 판 형상으로 형성된다. 그리고, 제2 n+형 영역(202)의 일부가 제1 n+형 영역(201)의 제1 측면 S1과 대향한다. 제2 n+형 영역(202)의 면적은 제1 측면 S1의 면적에 비해 충분히 크고, 예를 들면 50배 이상이다. 또한, 제1 n+형 영역(201)이 그 거의 중앙에 위치하도록, 대응하는 제2 n+형 영역(202)이 형성되면 된다.
제1 n+형 영역(201)의 제1 측면 S1과 제1 측면 S1과 동등한 면적에서 대향하는 제2 n+형 영역(202)의 일부(이하, 제2 n+형 영역(202)의 대향면)는, 정전 에너지를 통과시킬 수 있는 거리, 예를 들면 4㎛ 정도 이격하여 형성된다. 그리고, 이들의 불순물 농도는, 모두 1×1017cm-3 이상이다. 또한, 제1 n+형 영역(201) 및 제2 n+형 영역(202)의 주위는 절연 영역(203)이다. 여기서, 절연 영역(203)이란, 전기적으로 완전한 절연이 아니라, 반절연성 기판(101)의 일부 또는 기판(101)에 불순물을 이온 주입하여 절연화한 절연화 영역이다. 또한, 절연 영역(203)의 불순물 농도는 5×1014cm-3 이하 정도, 저항율은 1×103Ωcm 이상이 바람직하다. 또한, 절연 영역(203)은 언도프 폴리실리콘으로 형성하여도 된다.
제1 측면 S1의 폭 w1은 예를 들면 3.4㎛이고, 제2 측면 S2의 길이(깊이) d1은 예를 들면 50㎛이다. 그리고, 도 1의 (B)와 같이 트렌치(201T) 내부에 금속 등의 도전 재료(201C)를 매설하는 경우, 제1 n+형 영역(201)의 폭 w2는 예를 들면 0.2㎛ 정도이다.
금속층(201M)은 제1 n+형 영역(201)과 오믹 접합하는 오믹 금속층 또는 쇼트키 접합하는 쇼트키 금속층이다. 또는, 오믹 금속층이나 쇼트키 금속층의 위에 시리즈 저항 저감을 위해 또 다른 금속층을 중첩시켜도 된다.
본 실시예의 보호 소자(200)는 상기와 같이 기둥 형상의 제1 n+형 영역(201)과 판 형상의 제2 n+형 영역(202)을 대향시키고, 주위에 절연 영역(203)을 배치한 구조이다. 그리고, 제1 n+형 영역(201)을 피보호 소자의 단자에 접속한다. 또한, 제2 n+형 영역(202)에는 접지 전위를 인가한다. 그리고, 제1 n+형 영역(201)의 제1 측면 S1 및 제2 n+형 영역(202)의 대향면에서의 이격 거리 d2를 4㎛ 정도로 한다. 이에 따라, 제1 n+형 영역(201)이 접속하는 비보호 소자의 단자에 외부로부터 인가되는 정전 에너지를, 절연 영역(203)을 통해 접지 전위로 방전할 수 있다.
4㎛의 이격 거리 d2는 정전 에너지를 통과시키는 데 적당한 거리이고, 1O㎛ 이상 이격하면 보호 소자(200) 내에서의 방전이 확실하지 않다. 또한, 예를 들면 1㎛ 이하로 지나치게 근접하여도, 내압의 부족이나 기생 용량의 증대를 초래하기 때문에 바람직하지 못하다. 제1 n+형 영역(201) 및 제2 n+형 영역(202)의 불순물 농도 및 절연 영역(203)의 저항값도 마찬가지이다.
도 1의 (D)는 방전 시의 전류 경로를 도시하는 개략도이다. 본 실시예에서 는, 방전 시에 양 단자(제1 n+형 영역(201) 및 제2 n+형 영역(202)) 주위의 절연 영역(203)에는 도면의 화살표와 같이 2개의 전류 경로 I1, I2가 형성된다. 또한, 화살표의 전류 경로는 개념도로서, 제1 전류 경로 I1 및 제2 전류 경로 I2의 상세에 대해서는 후술한다.
제1 전류 경로 I1은 제1 측면 S1으로부터 제2 n+형 영역(202)의 대향면을 향하는 경로로서, 제1 n+형 영역(201)의 연장 방향의 절연 영역(203)에 형성되는 전자 전류 및 홀 전류의 경로이다. 또한, 제2 전류 경로 I2는 제1 전류 경로 I1 외측의 절연 영역(203)에 형성되는 전자 전류 및 홀 전류의 경로이다. 상세하게는, 제2 측면 S2로부터 제2 n+형 영역(202)의 제1 n+형 영역(201)과의 대향면 이외의 영역(I1을 제외한다는 의미)을 향하는 절연 영역(203)에 형성되는 전류 경로이다.
본 실시예의 제1 n+형 영역(201)은, 제2 n+형 영역(202)과 대향하는 제1 측면 S1의 면적이 미소하기 때문에, 기생 용량을 대폭 저감할 수 있다. 또한, 트렌치(201T) 내에 도전 재료(201C)를 매립하여, 제2 측면 S2 전체를 금속층(201M)과 콘택트시킨다. 그리고, 대면적을 갖는 판 형상의 제2 n+형 영역(202)의 대략 중앙부에 제1 n+형 영역(201)을 배치한다. 이에 따라, 제1 n+형 영역(201)을 중심축으로 하여 반구 형상으로 제2 전류 경로 I2를 형성할 수 있어, 제2 전류 경로 I2에는 매우 큰 정전기 전류를 흘릴 수 있다.
따라서, 보호 소자(200)의 단자인 제1 n+형 영역(201)에 인가되는 정전 에너지를, 제1 전류 경로 I1 및 제2 전류 경로 I2를 이용하여 방전하여, 제2 n+형 영역(202)을 통해 접지 전위로 보낼 수 있다.
제1 n+형 영역(201)은, 동일한(하나의) 금속층(201M)에 접속하는 영역이라면 불연속인 영역이어도 된다. 이러한 경우에는 불연속인 영역이 각각 동일한 금속층(201M)에 콘택트함으로써 제2 전류 경로 I2가 형성되므로, 이들을 통합하여 보호 소자(200)의 한쪽의 단자가 되는 제1 n+형 영역(201)으로 한다. 또한, 제1 n+형 영역(201)은, 전극 패드 또는 배선 아래쪽에 예를 들면 아이솔레이션 향상을 위한 고농도 불순물 영역(PE)이 배치되도록 하는 경우, 이들과 연속하고 있어도 되고 불연속이어도 된다.
도 2는 제1 n+형 영역(201)의 다른 형태를 나타낸다. 도 2의 (A)는 평면도이고, 도 2의 (B)는 도 2의 (A)의 b-b선 단면도이다.
이와 같이, 제1 n+형 영역(201)은 트렌치(201T)를 형성하지 않고 기판(101)에 불순물을 확산한 영역이어도 된다.
예를 들면, 기판(101)의 깊이 방향으로 기둥 형상으로 n형 불순물을 이온 주입 또는 확산하여, 기둥 형상의 제1 n+형 영역(201)을 형성한다. 제1 n+형 영역(201)은 기판(101)의 수평 방향에 거의 평행한 제1 측면 S1과, 기판의 수직 방향에 거의 평행한 제2 측면 S2를 갖는다.
그리고, 제1 n+형 영역(201)이 노출되는 기판(101) 표면에 금속층(201M)을 콘택트시켜, 제1 n+형 영역(201)을 피보호 소자의 단자와 접속한다.
제1 전류 경로 I1은 제1 측면 S1으로부터 제2 n+형 영역(202)의 대향면을 향하여, 제1 n+형 영역(201)의 연장 방향의 절연 영역(203)에 형성된다. 또한, 제2 전류 경로 I2는 제2 측면 S2로부터 제2 n+형 영역(202)의 제1 n+형 영역(201)과의 대향면 이외의 영역을 향하여, 제1 전류 경로 I1 외측의 절연 영역(203)에 형성된다.
도 3을 참조하여 보호 소자(200)의 접속예를 설명한다. 도면은 피보호 소자(100)가 GaAs MESFET인 경우로서, 도 3의 (A)는 평면도, 도 3의 (B)는 도 3의 (A)의 c-c선 단면도, 도 3의 (C)는 등가 회로도이다.
도 3의 (A)와 같이, 피보호 소자(100)는 MESFET로서, 반절연 기판(101)(203)인 GaAs 표면에 형성한 동작층(62)과 쇼트키 접합을 형성하는 게이트 전극(67)과, 동작층(62) 양단에 형성한 고농도 불순물 영역으로 이루어지는 소스 영역(64) 및 드레인 영역(63)과, 그 표면에 형성된 소스 전극(66) 및 드레인 전극(65)을 갖는다. 이들은 동작 영역(68)에 빗살을 맞물리게 한 형상으로 배치된다.
게이트 전극(67), 소스 전극(66) 및 드레인 전극(65)은 각각 배선(130)을 통해 게이트 패드 GP, 소스 패드 SP, 드레인 패드 DP와 접속한다. 각 패드는 각각 게이트 단자 G, 소스 단자 S, 드레인 단자 D와 접속한다. 또한, 각 패드의 아래쪽에는 아이솔레이션 향상을 위해, n+형 불순물 영역(69)이 형성되어 있다.
도 3의 (B)와 같이 각 패드의 아래쪽에는 트렌치(201T)가 형성되고, 트렌치(201T) 주위를 따라 제1 n+형 영역(201)이 배치된다. 또한, 트렌치(201T) 내부에 도전 재료(201C)가 매설된다. 도전 재료(201C)는 기판에 형성된 금속층(201M)과 콘택트한다. 이 경우, 금속층(201M)은 소스 패드 SP이다. 또한, 본 명세서에서, 이하, 도전 재료(201C)는 패드와 동일한 금속층(201M)인 것으로 설명하고, 또한 제1 n+형 영역(201)의 구조는 도 3의 (B)에 도시하는 것을 예로 설명한다. n+형 불 순물 영역(69)은 제1 n+형 영역(201)과 연속한다.
기둥 형상의 제1 n+형 영역(201)은 기판(101) 바닥부의 판 형상의 제2 n+형 영역(202)과 대향 배치된다. 제2 n+형 영역(202)은 이면의 금속층(202M)과 콘택트하여, GND 전위가 인가된다.
이에 따라, 소스 단자 S에 보호 소자(200)가 접속된다. 또한, 마찬가지로, 게이트 단자 G, 드레인 단자 D에도 각각 보호 소자(200)가 접속된다. 또한, 게이트 단자 G 및 드레인 단자 D는, 제1 n+형 영역(201)이 콘택트하는 금속층(201M)의 다른 형태를 나타낸다. 예를 들면, 게이트 단자 G에서, 금속층(201M)은 게이트 패드 GP로부터 돌출된 금속층이다. 또한, 드레인 단자 D에서는, 금속층(201M)은 드레인 패드 DP에 접속하는 배선(130)의 일부이다. 배선(130)의 일부를 이용하는 경우에는 가능한 한 패드의 근방에 보호 소자(200)를 접속하면 된다.
피보호 소자(100)의 단자에 정전기가 인가되는 경우에는, 예를 들면 세트의 샤시 전위 등 임의의 기준 전위에 대해 매우 높은 전위가 인가된다. 본 실시예에서는 기판 이면을 GND 전위로 하고, 보호 소자(200)의 하나의 단자(제2 n+형 영역(202))에 GND 전위를 인가한다. 이에 따라, 도 3의 (C)와 같이 보호 소자(200)의 다른 단자(제1 n+형 영역(201))가 접속하는 피보호 소자(100) 중 어느 하나의 단자에 정전기가 인가된 경우, 그 정전기가 내부 회로에 들어가기 이전에 GND 전위로 방전할 수 있다. 따라서, 정전기는 내부 회로로 들어가지 않고, 피보호 소자(100)의 내부 회로의 약한 접합을 정전기로부터 보호할 수 있다.
피보호 소자(100)가 임의의 세트에 실장된 후에는, 세트의 외부(예를 들면 안테나)에 직접 접속하고 있는 핀(단자)은 정전기가 인가되기 쉽다. 한편, 세트의 내부 회로에 접속하고 있는 핀(단자)에는 정전기가 직접 인가되는 일은 별로 없지만, 간접적으로 정전기의 영향을 받을 가능성이 있다.
본 실시예에서는 정전기가 인가될 가능성이 있는 전극 패드(예를 들면 GND 전위가 인가되는 전극 패드 이외의 전극 패드(GND 전위가 인가되는 전극 패드를 제외한 다른 전극 패드의 의미)) 모두에 보호 소자(200)를 접속함으로써, 직접적 혹은 간접적으로 정전기가 인가되는 단자를 보호할 수 있다.
복수의 보호 소자(200)를 복수의 단자에 접속하는 경우에는, 복수의 제1 n+형 영역(201)을 피보호 소자(100)의 각 단자에 접속한다. 한편, 제2 n+형 영역(202)은 기판 바닥부 전체면에 형성하여, 각각의 제1 n+형 영역(201)에 대해 공통의 단자로 할 수 있다. 또한, 제2 n+형 영역(202)은 각 제1 n+형 영역(201)에 대응하여 개별적으로 형성하여도 된다.
도 4를 참조하여, FET에 보호 소자를 접속하는 경우에 대해 더욱 설명한다. 도 4는 도 3의 (A)의 d-d선 단면도이다.
도 3의 (A)와 같이, 피보호 소자(100)는 MESFET로서, 반절연 기판(101)(203)인 GaAs 표면에 형성한 동작층(62)과 쇼트키 접합을 형성하는 게이트 전극(67)과, 동작층(62) 양단에 형성한 고농도 불순물 영역으로 이루어지는 소스 영역(64) 및 드레인 영역(63)과, 그 표면에 형성된 소스 전극(66) 및 드레인 전극(65)을 갖는다. 이들은 동작 영역(68)에 빗살을 맞물리게 한 형상으로 배치된다.
MESFET에서는, 게이트 쇼트키 접합 용량이 작은 게이트 단자 G-소스 단자 S 사이 또는 게이트 단자 G-드레인 단자 D 사이에, 게이트 단자 G측을 마이너스로 하여 서지 전압을 인가하는 경우가 가장 정전 파괴에 약하다. 이 경우, 동작 영역(68)과 동작 영역(68) 표면에 형성된 게이트 전극(67)의 계면에 형성되는 쇼트키 배리어 다이오드(61)에 대해 역바이어스로 정전기가 인가되는 상태로 된다.
즉, 정전 파괴로부터의 보호는, 약한 접합인 게이트 전극(67)의 쇼트키 접합에 관한 정전 에너지를 경감하면 된다. 따라서, 이러한 경우에는, 본 실시예의 보호 소자(200)를 적어도 게이트 단자 G 및 소스 단자 S 또는 게이트 단자 G 및 드레인 단자 D에 각각 접속하면 된다. MESFET(100)의 2 단자 사이에 2 세트의 보호 소자(200)를 접속함으로써, 쇼트키 접합이나 pn 접합 등 정전 파괴에 약한 접합을 보호할 수 있다.
피보호 소자(100)는 MESFET에 한하지 않고, pn 접합을 갖는 접합형 FET, 실리콘 바이폴라 트랜지스터(npn 트랜지스터 등), 용량, MOSFET 등이어도 되고, 마찬가지의 효과를 얻을 수 있다.
이하, 도 5 내지 도 11을 참조하여, 본 실시예의 보호 소자(200)에 대해 시뮬레이션 결과를 참조하여 상세히 설명한다.
최근, 반도체의 디바이스 시뮬레이션 기술이 발달하여, 디바이스의 전기적 특성 뿐만 아니라 정전 파괴에 대해서도 자세히 시뮬레이션할 수 있게 되었다. 그 결과, 정전 파괴 대책으로서의 보호 소자의 적정한 설계를 할 수 있게 되었다.
구체적으로는, 믹스드 모드 시뮬레이션에 의해 소정의 전압으로 용량에 전하를 축적한다. 그리고, 결정의 온도를 모니터하면서, 그 전하를 피측정 소자의 양 단에 방전한다. 디바이스의 파괴는 결정의 온도가 결정이 녹는 온도의 약 8할로 되었을 때에 일어난다고 가정하여, 머신 모델에서의 피측정 소자의 정전 파괴 레벨을 시뮬레이션하는 것이다.
또한, 최근에는, 다른 정전 파괴 강도 레벨 평가법으로서 TLP(Transmission Line Pulse)법에 의해 정전 파괴 레벨을 측정하고, 그 측정치가 동시에 TLP의 시뮬레이션의 값과 일치하기 쉬운 것이 판명되어, 각광을 받고 있다.
본 실시예에서는, 우선, 머신 모델에서의 정전 파괴 레벨을 믹스드 모드로 시뮬레이션을 행하였다. 그리고, 정전 파괴 시의 보호 소자(200)의 물리적 상황에 대해 TLP법의 시뮬레이션을 이용하여 자세히 해석하였다. 그리고, 이들 시뮬레이션을 조합함으로써, 기생 용량이 적고, 정전 파괴 보호 레벨이 우수한 보호 소자(200)를 설계할 수 있었던 것을 설명한다.
도 5는 본 실시예의 보호 소자(200)를 설계할 때에 시뮬레이션에 사용한 구조를 도시한 도면이다. 도 5의 (A)가 사시도, 도 5의 (B)가 단면도이다.
보호 소자(200)의 구조는, 불순물 농도 5×1014cm-3의 54㎛ 두께의 실리콘 기판(101)에, 기판(101) 표면으로부터 깊이 50㎛의 원주형의 트렌치(201T)를 형성하고, 그 내벽에 불순물 농도 3×1018cm-3의 n형 불순물을 확산하여 제1 n+형 영역(201)을 형성한다. 트렌치(201T) 내측에는 제1 n+형 영역(201)과 오믹 접합을 형성하여 캐소드 전극으로 되는 금속층(201M)을 매립한다. 제1 측면 S1의 폭(직경) w1은 3.4㎛이다. 또한, 제2 측면 S2의 제1 n+형 영역(202)폭 w2는 0.2㎛이다.
또한, 기판(101) 바닥부 전체면에 불순물 농도 3×1018cm-3의 제2 n+형 영역(202)을 형성하고, 제2 n+형 영역(202) 이면에 애노드 전극으로 되는 금속층(202M)을 오믹 접합시킨다.
그리고, 실리콘 기판(101)의 벌크 내(결정 내부)에서, 제1 n+형 영역(201)의 제1 측면 S1과 제2 n+형 영역(202)의 대향면 간의 이격 거리 d2는 4㎛로 한다. 또한, 5×1014cm-3 정도의 불순물 농도이면 실리콘 기판(101)은 거의 절연 영역(203)으로서 기능한다. 즉, 절연 영역(203) 내에 제1 n+형 영역(201) 및 제2 n+형 영역(202)이 대향 배치되어 있는 구조이다.
도면에서, 보호 소자(200)의 캐소드-애노드 사이에 정전기가 인가되었을 때, 정전기 전류가 흐르는 모습을 화살표로 나타내었다. 정전기 전류는, 도시하는 바와 같이, 제1 전류 경로 I1 및 제2 전류 경로 I2를 흐른다. 제1 전류 경로 I1은 제1 n+형 영역(201)의 제1 측면 S1으로부터, 제2 n+형 영역(202)의 대향면 사이의 절연 영역(203)에 형성된다. 또한, 제2 전류 경로 I2는 제2 측면 S2로부터, 대향면을 제외한 제2 n+형 영역(202)을 향하는 절연 영역(203) 사이에 형성된다.
도 6은 시뮬레이션 결과를 나타낸다.
상기의 머신 모델의 시뮬레이션 방법은 200pF에서 1000V를 인가하여, 파괴에 이른 시점에서의 전류치의 계산을 행하였다. 구체적으로는, 결정 내부 중 어느 하나의 개소에서 온도가 1350K에 이른 시점에서의 캐소드-애노드 사이에 흐른 전류치를 계산하였다.
전류치의 계산 결과는 도면에 도시하는 대로 114.3A이었다. 동시에, 용량치의 계산을 믹스드 모드로 행하였을 때, 1.27fF이었다. 용량치는 보호 소자(200)를 피보호 소자에 접속하였을 때에, 피보호 소자에서 정전기가 외부로부터 인가될 가능성이 있는 2 단자 사이에, 기생적으로 발생하는 용량치(기생 용량치)를 나타낸다.
여기서, 보호 소자(200)는 모두, 전극 패드, 또는 패드와 근접한 배선-기판 이면(GND 전위) 사이에 접속하는 것이다. 즉, 피보호 소자의 해당하는 2 단자 사이에 발생하는 기생 용량치란, 2 단자가 접속하는 각각의 전극 패드 또는 패드와 근접한 배선과 기판 이면 사이에 각각 접속된 2개의 보호 소자(200)를 직렬 접속하였을 때의 용량치이다.
피보호 소자가 동작하고 있을 때, 2 단자에 인가되어 있는 바이어스 전압은 휴대 전화를 상정하여 2.4V로 하고, 한쪽의 보호 소자의 캐소드-애노드 사이에 2.4V, 다른 한쪽의 보호 소자의 캐소드-애노드 사이에 0V를 각각 인가하였을 때의 용량치를 계산하였다. 즉, 2 단자가 접속하는 소자가 오프하고 있는 것을 상정하였다.
도 7은 제2 전류 경로 I2가 형성되는 영역의 전자 전류 밀도, 홀 전류 밀도 분포의 단면도를 나타낸다. 이는 TLP 시뮬레이션에 의해 본 보호 소자의 캐소드-애노드 사이에 정전기가 인가되어, 파괴에 이르는 정전기 전류 114.3A가 흘렀을 경우이다.
도 7의 (A)의 전자 전류 밀도 분포에서, p0 영역이 제1 및 제2 n+형 영역 (201, 202)에 걸치는 영역 중에서 가장 밀도가 높은(전자 전류 밀도 5.6×106cm-3∼1.0×107cm-3) 영역이다. 여기서, 전자 전류와 홀 전류를 합한 전류가 토탈 전류이지만, 홀 전류보다 전자 전류쪽이 크다. 즉, 본 실시예에서는, 전자 전류를 전류의 대표로 하고, 전자 전류 밀도가 1×105cm-3 이상인 영역(p0∼p5 영역)을 보호 소자(200)의 전류 경로로 정의한다. 즉, 이 영역이, 도 1 및 도 5에서 화살표로 나타내는 제1 전류 경로 I1, 제2 전류 경로 I2 영역이다.
여기서, p5 영역까지를 전류 경로로 한 이유는, 전류치 분포를 계산하였을 때 p0으로부터 p5 영역에 전체 전류치의 약 9할분의 전류가 흐르는 것이 판명되어, 즉 p5 영역보다 전자 전류 밀도가 작은 영역에서는, 동작에 영향을 미치지 않는다고 생각되기 때문이다.
도 7의 (B)의 홀 전류 밀도 분포도, 도 7의 (A)와 마찬가지의 분포이다. 홀 전류 밀도 분포와 전자 전류 밀도 분포가 거의 일치한다는 것은 정전기 전류가 흘렀을 때 전도도 변조가 전류 경로의 전체 영역에 걸쳐 발생하고 있기 때문에 정전기 전류치가 크게 된 것을 나타낸다.
도 8은 보호 소자(200)의 제1 전류 경로 I1, 제2 전류 경로 I2를 나타내는 도면이다. 도 8은, 도 6에 나타낸 정전기 전류 114.3A가 흘렀을 때의, 제1 전류 경로 I1에 흐르는 전류치와 제2 전류 경로 I2에 흐르는 전류치를 계산한 것이다. 제2 전류 경로 I2는 전체를 10㎛마다 5개의 구분 I21∼I25로 나누어 각각의 구분에 흐르는 전류치를 계산하였다.
도면에 도시하는 직경 103㎛의 반구 형상의 모든 영역(제2 전류 경로 I2에 대해서는 50㎛분 전부)에 걸쳐 흐르는 전류치가 114.3A이다. 이 때, 제2 전류 경로 I2의 전류치는 76.9A이고, 제1 전류 경로 I1의 전류치는 37.4A이다. 즉, 제2 전류 경로 I2의 전류치는 제1 전류 경로 I1의 전류치의 약 2배로 되어 있어, 제2 전류 경로 I2가 제1 전류 경로 I1에 비해 훨씬 큰 것을 알 수 있다.
또한, 제2 전류 경로 I2의 구분 I21 내지 I24의 토탈(I1+I2) 전류치는 108.3A로서 전체의 95%이다. 또한, 제2 전류 경로 I2의 구분 I21까지의 토탈(I1+I2) 전류치는 71.1A로서 전체의 62%이다. 즉, 제2 전류 경로 I2가 형성되는 절연 영역(203)을 크게 확보한 쪽이, 보다 많은 전류를 흘릴 수 있다.
즉, 제1 측면 S1에 대해, 제2 n+형 영역(202)의 면적을 충분히 크게 확보하고, 제1 측면 S1을 대응하는 제2 n+형 영역(202)의 거의 중심 부근에 배치하면 된다. 이에 따라, 제1 n+형 영역(201)을 중심축으로 한 반구 형상으로 제1 및 제2 전류 경로 I1, I2를 형성할 수 있다.
도 9는 종래의 보호 소자인 pn 접합 다이오드로 상기한 바와 마찬가지의 시뮬레이션을 행한 결과를 나타낸다. 도 9의 (A)는 pn 접합 다이오드의 시뮬레이션에 사용한 구조(이하, a 구조라고 칭함)의 단면도이고, 도 9의 (B)는 전자 전류 밀도의 분포도이다.
도 9의 (A)와 같이 pn 접합 다이오드의 시뮬레이션의 구조는, 불순물 농도 5×1014cm-3의 50㎛ 두께의 실리콘 기판에 표면으로부터 0.2㎛의 깊이까지 n형 영역 (502)(불순물 농도 1×1017cm-3)을 형성하고, 그 n형 영역(502)과 4㎛의 거리에 걸쳐 접합을 형성하도록 3×1018cm-3의 p+형 영역(501)을 표면으로부터 0.02㎛의 깊이까지 형성한다. 그리고, 캐소드 전극(504) 및 애노드 전극(503)을 형성한 것이다. 이 구조에 의한 깊이 1㎛의 머신 모델 시뮬레이션 결과, 다이오드는 0.45A에서 파괴에 이르는 것을 알 수 있었다.
도 9의 (B)는 TLP 시뮬레이션에서 0.45A 인가하였을 때의 전자 전류 밀도 분포의 단면도로서, pn 접합 부근에 전자 전류가 집중하고 있는 것을 알 수 있다. 즉, 제1 전류 경로 I1이 넓어지지 않고, 깊이 1㎛당 전압이 0.45A에서, 전류의 고밀도 부분의 온도가 실리콘 용융 온도의 8할로 되어, 정전 파괴하게 된다.
통상적으로, pn 접합 다이오드는, p+형 영역(501)과 n형 영역(502)의 pn 접합면을 수직으로 통과하는 전류만으로 설계되어 있으며, 다이오드 주변에는 특별히 스페이스를 확보하지 않고, 또한 다이오드 주변은 절연 영역이 배치되지 않는다. 이 때문에, 보호 소자(200)의 제2 전류 경로 I2에 상당하는 전류 경로는 거의 형성되지 않고, 형성되었다고 하여도 시뮬레이션 결과에 영향을 미치는 것은 아니다.
또한, 이 보호 다이오드의 캐소드-애노드 사이에 2.4V를 인가하였을 때의 용량치는 2.73fF이었다. 보호 다이오드의 경우에는 피보호 소자의 2 단자 사이에 각각 캐소드, 애노드를 접속하기 때문에, 이 용량치가 그대로 기생 용량의 값으로 된다.
또한, 도 10은 도 22에서 INPad 주변에 배치된 n+/i/n+형 보호 소자를 시뮬 레이션하였을 때의 구조를 나타낸다. 도 22에 도시하는 종래의 보호 소자(360)는, 보호 효과를 높이기 위해 대향면의 거리를 길게 하고 있다. 이 구조와 본 실시예의 보호 소자를 비교하기 위해, 도 10의 구조에서 계산을 행하였다.
우선, 도 10의 (A)는 패드 아래쪽의 n+형 영역(510a)과, n+형 영역의 저항(510b)을 긴 거리에서 대향시키는 것에 의한 n+/i/n+의 가장 단순한 구조를 나타낸다. 이 구조는 2차원 구조이기 때문에, 임의의 일정한 폭을 절취함으로써 그것을 1 단위로 하여 시뮬레이션하면 된다. 즉, 도 10의 (B)와 같은 응용 패턴에서는, 각 형상의 사이즈가 몇 단위분에 상당하는지를 견적하고, 그 단위 수에 상기의 1 단위분의 값을 곱하여 계산한다.
시뮬레이션은 도 22의 패드 아래쪽의 n+형 영역(350)과 저항 R에 각각 상당하는 2개의 n+형 영역(510(510a, 510b))을 4㎛의 이격 거리 w12로 대향 배치하고, 한쪽의 n+형 영역(510b)의 폭 w13을 저항 R과 마찬가지의 3㎛로 하여 계산하였다. 그리고, 이 패턴의 폭(w11=1㎛)분을 상기의 1 단위로 하여 시뮬레이션하였다. 이 1 단위의 구조를 b 구조라고 칭한다.
도 10의 패턴의 계산치는 대향면의 거리에 비례하기 때문에, 1 단위로서의 b 구조의 계산 결과로부터, 도 22의 INPad부에 상당하는 c 구조(도 10의 (B))의 계산치가 곱셈에 의해 얻어진다. 즉, 도 10의 (B)의 경우의 대향면의 거리는 80㎛로, 1 단위의 80배의 계산으로 된다.
상기의 계산은 제1 전류 경로 I1의 계산이다. 도 10의 (B)는 제1 전류 경로 I1만으로, 계산치가 그 전류치로 된다. b 구조의 전류치는 1.24A로 계산되고, c 구조의 전류치는 그 80배인 99.2A이다.
또한, b 구조의 캐소드-애노드 사이에 2.4V를 인가하였을 때의 용량치는 0.10fF로 계산되고, c 구조의 경우에는 그 80배인 8.0fF이다. b 구조, c 구조의 경우에는 피보호 소자의 2 단자 사이에 각각 캐소드, 애노드를 접속하기 때문에, 이 용량치가 그대로 기생 용량의 값으로 된다.
도 11은 본 실시예의 보호 소자(200)와, 상기의 a 구조로부터 c 구조의 보호 소자의 시뮬레이션 결과를 정리한 표로서, 각각 정전 파괴 시에 흐르는 전류치와, 피보호 소자에 기생하여 피보호 소자의 성능을 열화시키는 원인으로 되는 용량치를 비교하고 있다.
정전 파괴 보호 소자의 성능 지표는 "전류치/용량치"로 나타낼 수 있다. 이는, 얼마나 낮은 기생 용량치에서, 얼마나 큰 전류를 흘릴 수 있는지를 나타낸다. 이 지표가 큰 쪽이 보호 소자의 성능으로서 높게 된다. 지표를 각 구조에서 비교하면, a 구조에서는 0.165로 매우 작고, b 구조, c 구조에서는 12.4이다.
이들 값에 대해 본 실시예의 보호 소자(200)의 성능 지표는 90.0으로서, 보호 소자로서 매우 높은 성능인 것이 분명하다.
또한, c 구조에서는 실제의 디바이스(도 22)의 정전 파괴 전압의 실측치가 1800V이었다. 이 형상을 머신 모델로 시뮬레이션하면, 도시하는 바와 같이, 전류치는 99.2A이다. 이들 2개의 수치는 비례한다고 생각되어, 1800/99.2=18.1(V/A)이 정전 파괴 전압 실측치와 머신 모델 시뮬레이션 전류치의 비례 계수로 된다. 이 비례 계수는 요구되는 정전 파괴 전압으로부터 보호 소자를 설계할 때에 이용하지 만, 이것에 대해서는 후술한다.
도 12 내지 도 16을 참조하여, 본 발명의 제2 실시예를 설명한다. 제2 실시예는, 화합물 반도체의 SPDT(Single Pole Double Throw) 스위치 회로 장치에 제1 실시예의 보호 소자(200)를 접속한 예이고, 도 12는 회로 개요도, 도 13은 도 12의 회로를 1 칩에 집적화한 스위치 회로 장치이다.
도 12와 같이, 제2 실시예의 스위치 회로 장치는 기본적인 SPDT 스위치 회로 장치로서, FET1과 FET2의 소스 전극(혹은 드레인 전극)이 공통 입력 단자 IN에 접속되고, FET1 및 FET2의 게이트 전극이 각각 저항 R1, R2를 통해 제1 및 제2 제어 단자 Ctl1, Ctl2에 접속되고, FET1 및 FET2의 드레인 전극(혹은 소스 전극)이 제1 및 제2 출력 단자 OUT1, OUT2에 접속된 것이다.
제1 및 제2 제어 단자 Ctl1, Ctl2에 인가되는 제어 신호는 상보 신호로서, H 레벨의 신호가 인가된 측의 FET가 ON하여, 공통 입력 단자 IN에 인가된 입력 신호를 어느 한쪽의 출력 단자에 전달하도록 되어 있다. 저항 R1, R2는 교류 접지로 되는 제어 단자 Ctl1, Ctl2의 직류 전위에 대해 게이트 전극을 통해 고주파 신호가 누출하는 것을 방지하는 목적으로 배치되어 있다.
그리고, 출력 단자 OUT1에 신호를 통과시킬 때에는, 제어 단자 Ctl1에 예를 들면 3V, 제어 단자 Ctl2에 0V를 인가하고, 반대로, 출력 단자 OUT2에 신호를 통과시킬 때에는, 제어 단자 Ctl2에 3V, 제어 단자 Ctl1에 0V의 바이어스 신호를 인가하고 있다.
도 13과 같이, 기판에 스위치를 행하는 FET1 및 FET2를 중앙부에 배치한다. 또한, 본 실시예에서는 기본 디바이스가 HEMT인 경우를 예로 설명한다. 기판의 주변에서 FET1 및 FET2의 주위에는 복수의 패드 P가 배치된다. 패드 P는, 구체적으로는 공통 입력 단자 IN, 제1 및 제2 출력 단자 OUT1, OUT2, 제1 및 제2 제어 단자 Ctl1, Ctl2에 대응하는 패드 IC, O1, O2, C1, C2이다. 각 FET의 게이트 전극에 저항 R1, R2가 접속된다. 또한, 점선으로 나타낸 제2층째 금속층은 각 FET의 게이트 전극(17) 형성 시에 동시에 형성되는 게이트 금속층(Pt/Mo)(20)이다. 실선으로 나타낸 제3층째 금속층은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au)(25)이다. 제1층째 금속층은 기판에 오믹으로 접합하는 오믹 금속층(AuGe/Ni/Au)으로서, 각 FET의 소스 전극, 드레인 전극 및 각 저항 양단의 취출 전극을 형성하지만, 도면에서는, 패드 금속층과 겹치기 때문에 도시되어 있지 않다.
FET1의 게이트 전극(17)과 제어 단자 패드 C1은 저항 R1에 의해 접속되고, FET2의 게이트 전극(17)과 제어 단자 패드 C2는 저항 R2에 의해 접속되어 있다.
칩 중심을 향해 신장하는 빗살 형상의 9개의 패드 금속층(25)이 출력 단자 패드 O1에 접속되는 드레인 전극(16)(혹은 소스 전극)이고, 그 아래에 오믹 금속층으로 형성되는 드레인 전극(혹은 소스 전극)이 있다. 또한, 칩 중심으로부터 외측으로 신장하는 빗살 형상의 9개의 패드 금속층(25)이 공통 입력 단자 패드 IC에 접속되는 소스 전극(15)(혹은 드레인 전극)이고, 그 아래에 오믹 금속층으로 형성되는 소스 전극(혹은 드레인 전극)이 있다.
이 양 전극은 동작 영역(12)에 빗살을 맞물리게 한 형상으로 배치되고, 그 사이에 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 17개의 빗살 형상으로 배치된다.
기판(30)에는 일점 쇄선과 같이 동작 영역(12)이 형성된다. 동작 영역(12) 내에는 소스 영역 및 드레인 영역이 형성되어 있고, 각각 소스 전극(15), 드레인 전극(16)과 접속하고 있다. 또한, 게이트 전극(17)은 소스 영역 및 드레인 영역 사이의 동작 영역(12) 표면과 쇼트키 접합을 형성하고 있다.
FET1의 게이트 전극(17)은 동작 영역(12) 밖에서 게이트 배선(120)에 의해 각 빗살이 다발 지워져, 저항 R1을 통해 제어 단자 패드 C1에 접속한다. FET2의 게이트 전극(17)도 마찬가지로 게이트 배선(120)에 의해 각 빗살이 다발 지워져, 저항 R2를 통해 제어 단자 패드 C2에 접속한다. 저항 R1, R2는 각각 고농도 불순물 영역에 의해 형성된다.
각 패드 P는 패드 금속층(25)에 의해 형성되고, 각 패드 P의 아래쪽에는 아이솔레이션 향상을 위해 패드 P와 직류적으로 접속하는 주변 고농도 불순물 영역(150)(이점 쇄선으로 나타냄)이 배치된다. 그리고, 주변 고농도 불순물 영역(150)은 각 패드 P와 직접 접속하고, 패드 P 아래의 전체면(또는, 패드 P 주변)에 패드 P보다 비어져 나와 형성된다. 또한, 패드 P로부터 5㎛ 이하 정도 이격하여 그 주변에 형성되어, 기판을 통해 직류적으로 접속하여도 된다. 5㎛ 이하 정도의 이격 거리이면, 패드 P와 주변 고농도 불순물 영역(150)은 충분히 직류적으로 접속하고 있다고 할 수 있다.
또한, 마찬가지의 이유에서, 게이트 배선(120)의 주변에는, 게이트 배선(120)과 직류적으로 접속하는 주변 고농도 불순물 영역(150)이 배치되어 있고, 게 이트 배선(120)은 게이트 전극(17)과 마찬가지로 기판과 쇼트키 접합을 형성하고 있다. 이 경우도, 게이트 배선(120)의 아래 전체면(또는, 게이트 배선(120) 아래 주변)에 게이트 배선(120)보다 비어져 나오거나, 게이트 배선(120)으로부터 5㎛ 이하 정도 이격하여 주변에 형성된다.
각 패드 P의 아래쪽에는 보호 소자(200)가 형성되고, 보호 소자(200)의 제1 n+형 영역(201)이 각 패드 P와 전기적으로 접속한다. 기판 바닥부로 되는 칩 이면에는, 적어도 제1 n+형 영역(201)에 대향하는 영역에 제2 n+형 영역(202)이 형성된다. 또한, 제2 n+형 영역(202)에는 GND 전위가 인가된다.
이에 따라, 스위치 회로 장치의 공통 입력 단자 IN, 제어 단자 Ctl1, Ctl2, 출력 단자 OUT1, OUT2에 각각 보호 소자(200)를 접속할 수 있다.
도 14의 단면도를 참조하여 동작 영역(12) 및 보호 소자(200)에 대해 설명한다. 도 14의 (A)는 도 13의 e-e선 단면도로서, HEMT의 기판 구조를 나타낸다. 또한, 모든 전극 패드 P는 마찬가지의 구성이다.
HEMT의 기판(30)은 반절연성 GaAs 기판(31) 상에 언도프 버퍼층(32)을 적층하여 형성한다. 버퍼층(32)은 복수의 층으로 형성되는 경우가 많다. 그리고, 버퍼층(32) 상에는 전자 공급층으로 되는 n+ AlGaAs층(33), 채널(전자 주행)층으로 되는 언도프 InGaAs층(35), 전자 공급층으로 되는 n+ AlGaAs층(33)을 순차적으로 적층한다. 또한, 전자 공급층(33)과 채널층(35) 사이에는 스페이서층(34)이 배치된다.
전자 공급층(33) 상에는 장벽층으로 되는 언도프 AlGaAs층(36)을 적층하여 소정의 내압과 핀치 오프 전압을 확보하고, 또한 캡층으로 되는 n+ GaAs층(37)을 최상층에 적층한다. 캡층(37)에는 패드, 소스 전극, 드레인 전극(또는, 저항의 취출 전극) 등의 금속층이 접속하고, 불순물 농도를 고농도(1∼5×1018cm-3 정도)로 함으로써 소스 저항, 드레인 저항을 저감하여, 저항성을 향상시키고 있다.
HEMT는 전자 공급층인 n+ AlGaAs층(33)의 도너 불순물로부터 발생한 전자가, 채널층(35)측으로 이동하여, 전류 패스로 되는 채널이 형성된다. 그 결과, 전자와 도너 이온은, 헤테로 접합 계면을 경계로서 공간적으로 분리되게 된다. 전자는 채널층(35)을 주행하지만, 채널층(35)에는 전자 이동도 저하의 원인으로 되는 도너 이온이 존재하지 않기 때문에, 쿨롬 산란의 영향이 매우 적어, 고전자 이동도를 가질 수 있다.
또한, 본 명세서에서 HEMT의 고농도 불순물 영역이란, 절연화 영역(50)에 의해 분리되어, 고농도의 캡층(후술)이 비활성화되어 있지 않은 영역을 말한다. 절연화 영역(50)은 전기적으로 완전한 절연이 아니라, 도시하는 바와 같이, 불순물 B+를 이온 주입함으로써 에피택셜층에 캐리어의 트랩 준위를 형성하여, 절연화한 영역이다. 예를 들면, 동작 영역(12)은, 도면의 일점 쇄선의 영역을 절연화 영역(50)에 의해 분리하여 형성된다. 절연화 영역(50)에도 에피택셜층으로서 불순물은 존재하고 있지만, B+ 주입에 의해 비활성화되어 있다. 또한, 보호 소자(200)의 절연 영역(203)은 버퍼층(32)과, 반절연성 GaAs 기판(101)에 의해 형성된다. 따라서, 이 경우, 제2 전류 경로 I2는 버퍼층(32)보다 아래쪽의 제2 측면 S2로부터 제2 n+형 영역(202) 사이에 형성된다.
즉, HEMT는 기판에 선택적으로 형성된 절연화 영역(50)으로 기판을 분리함으로써, 필요한 패턴을 형성하고 있다. 따라서, 소스 영역(37s), 드레인 영역(37d), 주변 고농도 불순물 영역(150) 및 저항의 구조는, HEMT의 에피택셜층 구조와 동일하고, 캡층(37)(불순물 농도 1∼5×10l8cm-3 정도)을 포함하고 있기 때문에, 기능적으로는 고농도 불순물 영역이라고 할 수 있다.
동작 영역(12)의, 소스 영역(37s) 또는 드레인 영역(37d)으로 되는 기판의 캡층(37)에 오믹 금속층으로 형성되는 소스 전극(45), 드레인 전극(46)이 접속한다. 그리고, 그 상층에는 패드 금속층(25)에 의해 소스 전극(15), 드레인 전극(16)이 형성된다.
또한, 동작 영역(12)의 일부, 즉 소스 영역(37s) 및 드레인 영역(37d) 사이의 캡층(37)을 에칭하여, 노출한 언도프 AlGaAs층(36)에 게이트 금속층(20)으로 형성되는 게이트 전극(17)을 배치한다.
각 패드 P의 아래쪽에는 트렌치(201T)가 형성되고, 트렌치(201T) 주위를 따라 제1 n+형 영역(201)이 형성된다. 즉, 금속층(201M)은 각 패드 P로서, 트렌치(201T) 내에는 패드 금속층(25)이 매설되어, 제1 n+형 영역(201)과 패드를 접속하고 있다.
또한, 여기서는, 도시하는 바와 같이, 측벽 및 저면이 완만한 곡선 형상의 트렌치(201T)를 채용하였다. 도 1의 (B)∼(D)와 같이, 이방성 에칭으로 형성한 스 트레이트한 트렌치(201T)는, 제1 n+형 영역(201)을 이온 주입으로 형성하는 경우, 경사 이온 주입이 필요하게 된다.
한편, 도 14와 같이 트렌치(201T)의 내벽의 형상에 약간의 경사를 형성함으로써, 웨이퍼에 대해 수직 방향의 이온 주입에 의해서도 제1 n+형 영역을 형성할 수 있다.
또한, 기판 바닥부로 되는 칩 이면에는, 예를 들면 전체면에 제2 n+형 영역(202)이 형성되어, 제1 n+형 영역(201)의 제1 측면 S1과 4㎛의 이격 거리로 대향 배치된다. 또한, 칩 이면에는 제2 n+형 영역(202)에 콘택트하는 금속층(202M)이 증착 등에 의해 형성되어, GND 전위가 인가된다.
이와 같이, 모든 단자에 각각 보호 소자(200)를 접속함으로써, 어느 단자에 정전기가 인가된 경우이어도, 그 정전기를 제1 전류 경로 I1 및 제2 전류 경로 I2에 의해 접지할 수 있다. 따라서, 정전기가 동작 영역(12)에 들어가기 이전에 GND 전위로 방전할 수 있다.
또한, 보호 소자(200)는 패드 P 아래쪽에 배치되기 때문에, 칩 상의 패턴에서 보호 소자(200)를 위한 스페이스가 전혀 불필요하다. 따라서, 정전기가 인가될 가능성이 있는 모든 패드 P에 보호 소자(200)를 접속해도, 칩 면적은 종래와 마찬가지의 사이즈를 유지할 수 있다.
또한, 상술한 바와 같이, FET에서 가장 정전 파괴 전압이 낮은 것은 게이트 전극(17)과 동작 영역(12)의 쇼트키 접합 부분이다. 즉, 게이트-드레인 단자 사이 또는 게이트-소스 단자 사이에 인가된 정전 에너지가, 게이트 쇼트키 접합에 도달 하였을 때, 도달한 정전 에너지가 게이트 전극과 소스 전극 사이 또는 게이트 전극과 드레인 전극 사이의 정전 파괴 전압을 상회하는 경우, 게이트 쇼트키 접합이 파괴에 이른다.
본 실시예에서는, 스위치 회로 장치의 공통 입력 단자 IN, 제어 단자 Ctl1, Ctl2, 출력 단자 OUT1, OUT2에 각각 보호 소자(200)가 접속하고 있다. 이에 따라, 공통 입력 단자 IN-제어 단자 Ctl1 사이에 인가된 정전 에너지가 FET1의 게이트 전극(17)-드레인 전극(16) 사이에 도달하기 전에, 정전 에너지를 GND 전위로 방전시킬 수 있다. 또한, 정전 에너지가 게이트 전극(17)-소스 전극(15) 사이에 도달하기 전에, GND 전위로 방전시킬 수 있다.
도 14의 (B)는 이온 주입형 GaAsFET에 의한 MMIC의 단면도이다. 도 13의 스위치 회로 장치는 GaAsFET의 MMIC이어도 된다. 즉, 평면도는 도 13과 마찬가지이고, 기판 구조가 다르게 되어 있다.
동작 영역(12)은 GaAs 기판(101)에 n형 불순물을 주입·확산하여 형성된다. 즉, n형 불순물에 의한 채널층(56)에, 고농도의 n형 불순물에 의한 소스 영역(57s) 및 드레인 영역(57d)을 형성한다. 소스 영역(57s), 드레인 영역(57d)에는 각각 오믹 금속층으로 형성되는 소스 전극(45), 드레인 전극(46)이 접속한다. 그리고, 그 상층에는 패드 금속층(25)에 의해 소스 전극(15), 드레인 전극(16)이 형성된다. 또한, 소스 영역(57s)과 드레인 영역(57d) 사이의 채널층(56) 표면에는, 게이트 금속층(20)에 의해 게이트 전극(17)이 형성된다.
GaAs MMIC의 경우에는, 패드 P의 아래쪽 전체면(또는, 주변)에, 불순물을 이 온 주입 또는 확산한 주변 고농도 불순물 영역(150)이 형성된다.
도 15, 도 16은 도 13의 스위치 회로 장치의 다른 실시예를 나타낸다. 도 15는 평면도이고, 도 16은 f-f선 단면도이다. 또한, 도 16은 GaAsFET에 의한 MMIC의 경우를 나타낸다. 기판이 HEMT 구조인 경우에는 도 14의 (A)와 마찬가지의 기판 구조로 된다.
보호 소자(200)는, 도시하는 바와 같이, 패드 P에 접속하는 금속층(201M)의 아래쪽에 접속하여도 된다. 금속층(201M)은 제1 n+형 영역(201)에 중첩하는 정도의 면적이 있으면 충분하고, 패드 주위의 스페이스를 이용하여 보호 소자(200)를 접속할 수 있다.
본 실시예에서는 보호 소자(200)의 대향면의 폭 w1이 미소하기 때문에 약간의 기생 용량만을 갖는다. 한편으로, 제2 전류 경로가 거대한 정전기 전류를 흘리는 능력을 갖기 때문에 매우 큰 정전 파괴 보호 효과를 갖는 것이다.
특히, HEMT의 경우에는, GaAsFET와 비교하여 기본 디바이스의 인서션 로스가 작기 때문에, 칩 내의 고주파 신호 경로에서 고주파 신호가 조금이라도 누설되는 개소가 있으면, 스위치 회로 장치로서의 인서션 로스의 증가가 현저하게 된다. 또한, 절연화 영역(203)도 전기적으로 완전한 절연이 아니기 때문에, 절연화 영역(203) 내에 공핍층이 신장하여, 공핍층의 변화에 의해 신호가 누설된다.
그러나, 본 실시예에 따르면, 보호 소자(200)의 대향면의 면적을 미소하게 함으로써 이 부분에서의 용량 성분을 작게 할 수 있다. 따라서, 고주파 신호의 누설을 방지할 수 있어, 인서션 로스의 증가 없이, 정전 파괴를 방지할 수 있다.
또한, 도면에서는 패드 금속층(25)만의 1층 구조를 나타내었지만, 각 패드 P는 기판 상에 게이트 금속층(20), 패드 금속층(25)을 이 순서로 적층한 2층 구조이어도 되고, 패드 금속층(25) 상에 금 도금을 더 실시한 2층 구조이어도 된다.
휴대 전화 등의 무선 통신 시장에서는 정전 파괴 전압치로서 머신 모델에서 100V 이상 보증한다는 뉴스가 있다. 그러나, 종래에서는 정전 파괴 전압치 100V 이상의 보증이 가능한 pHEMT 스위치를 실현할 수 없었다. 이 때문에, 예를 들면 pHEMT 스위치 집적 회로 장치가 정전 파괴하지 않도록 공통 입력 단자 IN, 출력 단자 OUT에 인덕터를 외부 부착하는 등 하여 대응하고 있었다.
그러나, 인덕터를 외부 부착함으로써 정합이 어긋나게 되어 이하의 문제가 있었다. 즉, 인서션 로스가 증대한다, 실장 면적이 증대한다, 인덕터는 용량, 저항에 비해 비교적 고가이기 때문에 코스트 업으로 된다 등이다.
스위치 집적 회로 장치는 출하 시에 정전 파괴 전압을 측정, 선별할 수 없기 문에, 설계 보증으로 정전 파괴 전압치 100V의 시장 니즈에 부응할 수밖에 방법은 없지만, 100V를 보증하기 위해서는 실력으로서 800V 정도 필요하다.
여기서, 상술한 바와 같이, 도 10의 (B)의 c 구조에서, 정전 파괴 전압 실측치와 머신 모델 시뮬레이션 전류치의 비례 계수로 되는 전류치의 비례 계수가 18.1(V/A)이었다. 즉, 정전 파괴 전압 800V를 보증하기 위해서는 800/18.1(비례 계수)=44.2A의 머신 모델 시뮬레이션 전류치의 실력이 있는 보호 소자가 요구된다. 일반적으로, 보호 소자는 사이즈를 크게 하면 보호 효과가 증대하여, 44.2A의 머신 모델 시뮬레이션 전류치를 얻는 것은 간단하다.
그러나, 단순히 보호 소자의 사이즈를 크게 한 것만으로는 보호 소자가 갖는 기생 용량에 의해, 인서션 로스가 열화하는 경우가 있다. 보호 소자의 접속에 의해, 인서션 로스가 낮은 것을 특징으로 하는 pHEMT 스위치의 인서션 로스를 증가시키게 되는 것은 문제이다.
구체적으로는, pHEMT 스위치의 오프 용량은 90fF 정도로서, 이 용량치에 대해 예를 들면 1fF 정도 이하로 네글리저블한 기생 용량을 갖는 보호 소자가 아니면, 보호 소자의 접속에 의해 인서션 로스의 증대를 초래하게 된다. 예를 들면 도 22에 도시하는 패턴으로 pHEMT 스위치를 형성하였을 때 인서션 로스가 본래의 pHEMT 스위치의 인서션 로스에 비해 2㎓의 경우에 0.15㏈이나 증대하게 되었다.
도 22의 패턴에서는 공통 입력 단자 패드 INPad-제어 단자 패드 Ctl-1 Pad 사이 또는 공통 입력 단자 패드 INPad-제어 단자 패드 Ctl-2 Pad 사이에 c 구조의 보호 소자가 접속되어 있다.
그리고, c 구조의 보호 소자의 용량치가 8.0fF나 있다(도 11 참조). 이와 같이, 용량치가 pHEMT 스위치의 오프 용량 90fF에 대해 무시할 수 없는 레벨로 되면, 인서션 로스가 증대하게 된다.
즉, 전류치/용량치로서는, 44(A)/1(fF)=44 이상의 보호 소자가 요구되게 된다. 본 실시예의 보호 소자(200)라면 이 성능 지표가 90으로, 충분히 이 요구를 만족할 수 있다.
또한, 본 실시예의 보호 소자(200)의 전류치는 114.3A로 44.2A에 비해 충분히 크고, 기생 용량치도 1.27fF로 거의 1fF 정도 이하로 되어 있어, 전류치, 용량 치 모두 상기 요구를 만족할 수 있다.
또한, 보호 소자(200)는 리버스 타입의 스위치 회로 장치에도 접속할 수 있어, 마찬가지의 효과를 얻을 수 있다. 리버스 타입이란, 제어 단자 Ctl1을 FET2의 게이트 전극에 접속하고, 제어 단자 Ctl2를 FET1의 게이트 전극에 접속하여, 출력 단자 OUT1에 신호를 통과시킬 때에는, 제어 단자 Ctl2에 예를 들면 3V, 제어 단자 Ctl1에 0V를 인가하고, 반대로, 출력 단자 OUT2에 신호를 통과시킬 때에는, 제어 단자 Ctl1에 3V, 제어 단자 Ctl2에 0V의 바이어스 신호를 인가하는 스위치 회로 장치이다.
이상, 절연 영역(203)이 HEMT의 버퍼층을 포함하는 기판 구조 또는 GaAs 반절연성 기판의 경우를 예로 설명하였으나, 본 실시예는 실리콘 기판에도 적용할 수 있다. 그 경우, 절연 영역(203)은 기판에 불순물을 주입 또는 확산하여 절연화한 영역을 형성한다. 또한, 절연 영역은 폴리실리콘이어도 된다.
도 17 및 도 18에는 본 발명의 제3 실시예를 설명한다. 보호 소자(200)는, MOSFET 등을 기본 소자로 하여 로직 회로를 구성한 집적 회로 장치(이하, LSI라고 칭함)에 접속할 수도 있다.
도 17은 평면도이다. 제3 실시예의 반도체 장치는, 동일 기판 상에 로직 회로 소자와 보호 소자를 집적화한 것으로서, 구체적으로는 중앙부에 배치된 로직 회로 영역(103)과, 로직 회로 영역(103)의 외주부에 형성된 보호 소자 영역(102)을 갖는 구성으로 되어 있다.
로직 회로 영역(103)은 반도체 장치의 중앙부 부근에 배치되고, 예를 들면 n 채널형 MOSFET 및 p 채널형 MOSFET로 구성된 CMOS 로직 회로이다. CMOS 로직 회로는 원하는 동작을 행하도록 여러 가지 패턴으로 구성되어 있고, 여기서의 도시는 생략한다.
또한, 로직 회로 영역(103)의 외측을 둘러싸는 보호 소자 영역(102)에는, 로직 회로에 접속되는 신호의 입출력 단자 패드 IO가 복수 배치되어 있다. 입출력 단자 패드 IO의 아래쪽에는 보호 소자(200)가 배치되고, 제1 n+형 영역(201)이 입출력 단자 패드 IO와 접속한다. 보호 소자(200)의 제2 n+형 영역(202)은 기판 이면에 형성되고, GND 전위가 인가된다.
도 18은 도 17의 g-g선 단면도이다.
원하는 로직 회로 영역(103)은 p형 기판(161)에 형성된다. 보호 소자 영역(102)은 p형 기판을 트렌치 에칭하여 언도프 폴리실리콘(162)을 매립한 영역으로, 입출력 단자 패드 IO와 보호 소자(200)가 배치된다.
입출력 단자 패드 IO 아래쪽(또는, 주변)에는 주변 고농도 불순물 영역(150)이 형성된다. 또한, 트렌치(201T)를 형성하고, 트렌치(201T) 주위를 따라 제1 n+형 영역(201)을 배치한다. 금속층(201M)은 입출력 단자 패드 IO를 형성하지만, 동시에 그 금속층(201M)을 트렌치(201T) 내에 매설하여, 제1 n+형 영역(201)과 접속한다.
기판(161)의 바닥부에는, 제2 n+형 영역(202)이 4㎛의 이격 거리로 제1 n+형 영역(201)과 대향 배치된다. 기판 이면에 금속층(202M)을 콘택트하여 GND 전위를 인가함으로써, 로직 회로(의 입출력 단자)에 침입하는 정전기를 방전할 수 있다.
CMOS 로직 회로를 구성하는 n 채널형 MOSFET이나 p 채널형 MOSFET는, 성능의 향상에 수반하여 게이트 산화막이 보다 얇게 되고, 게이트 길이가 보다 짧게 되어, 정전 파괴에 약한 구조로 되어 있다. 따라서, 로직 회로 영역의 주위에 보호 소자 영역을 배치함으로써, 정전기가 로직 회로 영역에 침입하기 전에 정전기를 방전할 수 있다.
종래에는, ggnM0S(gate grounded nM0S)와 ggpM0S(gate grounded pM0S)를 접속한 CMOS 버퍼 회로형 보호 회로를 배치한 보호 소자 영역이 로직 회로 영역과 비교하여 매우 커서 문제였다. 그러나, 본 실시예에 따르면, 입출력 단자 패드 아래쪽에 보호 소자(200)를 접속함으로써 큰 정전기 전류를 흘릴 수 있다. 따라서, 보호 소자 영역의 면적은, 입출력 단자 패드 IO의 배치에 필요한 면적을 확보하면 되어, 대폭 저감할 수 있다. 또한, 기생 용량이 작기 때문에 로직 회로 소자의 계산 처리 스피드를 떨어뜨리는 일 없이 확실하게 정전기로부터 피보호 소자(LSI)를 보호할 수 있다.
또한, 상술한 바와 같이, 로직 회로 소자, 보호 소자를 1 칩에 집적화한 실리콘 LSI의 경우, 절연 영역(203)을 기판 내에 형성하는 것이 어려운 경우가 많다. 이와 같은 경우는, 고저항 폴리실리콘을 보호 소자 영역(102)에 형성하여 절연 영역(203)으로 하고, 그 안에 n+/i/n+ 구조의 보호 소자(200)를 형성하면 된다.
도시는 생략하지만 상기의 칩(160)은, 주변에 형성된 패드를 피복하도록 실리콘 질화막, 실리콘 산화막, 폴리이미드계 절연막 등의 패시베이션 피막이 형성되고, 패드 IO의 상부는 본딩 접속을 위해 개구되어 있다.
그리고, 예를 들면 칩(160)은 리드 프레임의 아일랜드에 접착재에 의해 다이 본드되며, 칩(160) 표면의 전원 단자 패드 및 접지 단자 패드(모두 도시 생략), 입출력 단자 패드 IO는 금선 등의 본딩 와이어의 일단이 볼 본딩으로 와이어 본딩되어 있고, 본딩 와이어의 타단은 대응하는 외부 도출용 리드의 선단부에 스티치 본딩으로 와이어 본딩된다.
도 19 및 도 20에는 제4 실시예를 나타낸다. 도 20은 도 19의 h-h선 단면도이다. 제4 실시예는 LSI에 칩 온 칩으로 보호 소자(200)가 집적화된 칩(180)을 배치한 구조이다.
도 19는 사시도로서, 도시하는 바와 같이, 반도체 장치는 로직 회로 소자와 보호 소자를 개별의 칩으로서 형성하고, 프레임 등에 적층 실장한 구조이다.
구체적으로는, 도시하는 바와 같이, 하층 칩(170)이 로직 회로가 집적화된 칩이고, 상층 칩(180)이 보호 소자(200)가 집적화된 칩(180)이다. 하층 칩은 아일랜드(190) 상에 고착되고, 하층 칩(170) 상에 상층 칩(180)이 배치되어 있다. 로직 회로 소자는 도 17과 마찬가지의 CMOS 로직 회로로서, 칩 주변에 접지 단자에 접속하는 GND 배선(112) 및 접지 단자 패드 GN이 형성된다. 또한, GND 배선(112)의 내측에 전원 단자 패드 V, 입출력 단자 패드 IO가 배치되고, 각 패드 또는 GND 배선(112)은 로직 회로에 접속한다. 또한, 도시는 생략하지만 상층 칩(180)의 중첩 부분에 전원 배선도 배치되어 있다.
칩(170, 180)은 주변에 형성된 패드를 피복하도록 실리콘 질화막, 실리콘 산화막, 폴리이미드계 절연막 등의 패시베이션 피막이 형성되고, 패드의 상부는 본딩 접속을 위해 개구되어 있다.
입출력 단자 패드 IO, 접지 단자 패드 GN, 전원 단자 패드 V는, 각각 패드 근방에 배치되어 대응하는 리드(191)에 본딩 와이어(192) 등에 의해 접속된다.
도 20과 같이, 보호 소자(200)는 상층 칩(180)의 언도프 기판(163)에 트렌치(201T)를 형성하여, 제1 n+형 영역(201)이 배치된다. 금속층(201M)은 입출력 단자에 접속하는 전극 패드이고, 트렌치(201T) 내에는 전극 패드(201M)를 구성하는 금속층이 매립되어, 제1 n+형 영역(201)과 콘택트한다.
상층 칩(180)의 바닥부 전체면에는 제2 n+형 영역(202)이 배치되어, 이면의 금속층(202M)과 콘택트한다. 또한, 상층 칩(180)의 주위에는, GND 단자에 접속하는 GND 패드(201P) 및 GND 배선(201W)이 형성된다. GND 패드(201P) 또는 GND 배선(201W) 중 적어도 일부는 이면의 금속층(202M)과 콘택트한다. 이와 같이, GND 패드(201P) 또는 GND 배선(201W)을 GND 전위가 인가되는 금속층(202M)과 접속함으로써, GND 배선(201W)의 저저항화가 도모된다. 또한, 이 경우, GND 패드(201P) 또는 GND 배선(201W)을 쇼트시키는 트렌치(250) 주위에도, 고농도의 불순물 영역(251)을 배치한다.
또한, 보호 소자(200)의 전극 패드(201M) 및 GND 패드(201P)도, 하층의 로직 회로 소자와 마찬가지로, 본딩 와이어(192) 등에 의해 각각의 패드 근방에 배치되는 리드(191)에 접속된다. 이에 따라, 하층 칩(170)의 접지 단자 패드 GN, 입출력 단자 패드 IO와 보호 소자의 대응하는 단자에 접속하는 전극 패드(201P, 201M)가 전기적으로 접속된다.
즉, 전극 패드(201M)는 입출력 단자 패드 IO에 접속하여, 입출력 신호가 인가되는 리드(191)에 접속한다. 또한, GND 패드(201P)는 GND 단자에 접속하여, GND 전위가 인가된다. 이에 따라, 로직 회로 소자에 침입하는 정전기를 방지할 수 있다.
적층 실장 구조이면, 상층의 칩은 보호 소자만의 칩으로 할 수 있어, 로직 회로에 필요한 기판 스펙이나 프로세스를 일체 고려할 필요가 없다. 따라서, 보호 소자에 필요한 절연 영역을 용이하게 얻을 수 있다. 칩 온 칩이기 때문에 보호 소자와 대응하는 피보호 소자의 패드끼리 근접하여 배치할 수 있어, 효율적인 레이아웃이 가능하게 된다. 또한, 칩 면적 및 칩의 실장 면적을 저감할 수 있기 때문에, 외형 사이즈를 소형화할 수 있다.
이상으로 상세히 설명한 바와 같이, 본 발명에 따르면 이하의 수많은 효과를 얻을 수 있다.
첫째, 보호 소자는 한쪽의 단자가 기판의 깊이 방향으로 기둥 형상으로 형성된 제1 n+형 영역이고, 다른 한쪽의 단자는 기판 바닥부에 형성된 제2 n+형 영역이다. 그리고, 제2 n+형 영역에 GND 전위를 인가함으로써, 이들의 주위에 형성한 절연 영역에 제1 전류 경로 및 제2 전류 경로를 형성하여 정전기 전류를 접지 전위로 보낼 수 있다. 제1 n+형 영역을 기둥 형상으로 하고, 제2 n+형 영역을 그것에 수직으로 되는 판 형상으로 함으로써, 제2 전류 경로는 제1 전류 경로의 2배 이상의 전류를 흘릴 수 있어, 절대적인 보호 효과를 얻을 수 있다. 또한, 제1 n+형 영역 의 제1 측면은 미소하여 제2 n+형 영역과의 대향 면적이 작다. 따라서, 이 부분의 기생 용량은 매우 작게 되어, 고주파 신호가 누설되는 일은 없다. 또한, 제2 n+ 영역과의 거리가 점차 크게 되어 가는 제2 측면과 제2 n+ 영역 사이의 기생 용량을 합한 토탈 기생 용량도 작기 때문에, 고주파 신호가 누설되는 일은 없다. 따라서, HEMT와 같은 오프 용량이 매우 작은 디바이스를 기본 디바이스로 하는, 스위치 회로 장치에 사용하는 경우에서도, 보호 소자의 접속에 의한 인서션 로스의 열화를 방지할 수 있다.
또한, 트렌치 주위를 따라 제1 n+형 영역을 형성하여 트랜치 내에 도전 재료를 매설하고, 피보호 소자의 단자에 접속한다. 이에 따라, 정전기는 제1 n+형 영역의 전체에 걸쳐 고르게 흘러, 보호 효과의 증대를 도모할 수 있다.
둘째, 스위치 회로 장치의 정전기가 인가될 가능성이 있는 복수의 단자에 각각 보호 소자를 접속함으로써, 직접적으로 혹은 간접적으로 정전기가 인가되는 정전기에 약한 접합을 보호할 수 있다.
세째, 스위치 회로 장치의, 쇼트키 접합 또는 pn 접합으로 되는 2 단자에, 각각 보호 소자를 접속함으로써, 정전 파괴에 약한 접합을 정전기로부터 보호할 수 있다.
네째, 보호 소자의 제1 n+형 영역은, 패드 또는 패드에 접속하는 금속층의 아래쪽에서, 기판 깊이 방향으로 기둥 형상으로 형성되고, 제2 n+형 영역은 기판 바닥부에 판 형상으로 형성된다. 이 때문에, 보호 소자를 접속함에 따른 점유 면적의 증가를 억제할 수 있다. 종래의 n+/i/n+형 보호 소자에서는 보호 효과를 높 이기 위해 대향하는 n+형 영역의 거리를 길게 하는 등, 칩 내의 보호 소자의 점유 면적을 필요로 하고 있었지만, 본 실시예에 따르면 보호 소자 접속을 위한 스페이스를 거의 필요로 하지 않는 이점을 갖는다.
다섯째, CMOS 로직 회로 등의 LSI에 종래의 CMOS 버퍼 회로형 보호 회로 대신에 본 보호 소자를 접속함으로써, 로직 회로의 보호 소자의 점유 면적을 대폭 축소할 수 있어, LSI의 소형화, 저코스트화를 실현할 수 있다.
예를 들면, 로직 회로 소자와 보호 소자 영역을 1 칩에 집적화하는 경우에는, 로직 회로 소자 영역의 외주에 배치하는 입출력 단자 패드를 이용하여, 보호 소자를 접속할 수 있기 때문에, 로직 회로만의 칩과 동등한 칩 사이즈로 보호 소자를 접속할 수 있다.
또한, 보호 소자를 하나의 칩으로 형성하여 로직 회로 소자 상에 적층 실장할 수 있으므로, 기존의 로직 회로 소자의 패턴을 변경하지 않고 보호 소자를 접속할 수 있으면서, 보호 효과를 증대시킬 수 있다.

Claims (29)

  1. 기판의 깊이 방향으로 기둥 형상으로 형성되고 상기 기판의 수평 방향에 거의 평행한 제1 측면과, 상기 기판의 수직 방향에 거의 평행한 제2 측면을 갖는 제1 고농도 불순물 영역과,
    상기 기판의 바닥부에 형성되고 일부가 상기 제1 고농도 불순물 영역의 상기 제1 측면과 대향하는 제2 고농도 불순물 영역과,
    상기 제1 및 제2 고농도 불순물 영역의 주위에 배치된 절연 영역
    을 구비하고,
    상기 제1 고농도 불순물 영역을 피보호 소자의 하나의 단자에 접속하고, 상기 제2 고농도 불순물 영역에 접지 전위를 인가하여, 상기 제1 측면으로부터 상기 제2 고농도 불순물 영역을 향하는 상기 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로로 되는 제1 전류 경로와, 상기 제2 측면으로부터 상기 제2 고농도 불순물 영역을 향하는 상기 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로로 되는 제2 전류 경로에 의해 상기 피보호 소자의 상기 하나의 단자에 인가되는 정전 에너지를 감쇠시키는 것을 특징으로 하는 보호 소자.
  2. 기판의 깊이 방향으로 형성된 트렌치와,
    적어도 상기 트렌치의 주위에 형성되고, 그 트랜치 바닥부를 따른 제1 측면과 그 트랜치 측벽을 따른 제2 측면을 갖는 제1 고농도 불순물 영역과,
    상기 기판의 바닥부에 형성되고 일부가 상기 제1 고농도 불순물 영역의 상기 제1 측면과 대향하는 제2 고농도 불순물 영역과,
    상기 제1 및 제2 고농도 불순물 영역의 주위에 배치된 절연 영역
    을 구비하고,
    상기 제1 고농도 불순물 영역을 피보호 소자의 하나의 단자에 접속하고, 상기 제2 고농도 불순물 영역에 접지 전위를 인가하여, 상기 제1 측면으로부터 상기 제2 고농도 불순물 영역을 향하는 상기 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로로 되는 제1 전류 경로와, 상기 제2 측면으로부터 상기 제2 고농도 불순물 영역을 향하는 상기 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로로 되는 제2 전류 경로에 의해 상기 피보호 소자의 상기 하나의 단자에 인가되는 정전 에너지를 감쇠시키는 것을 특징으로 하는 보호 소자.
  3. 제1항 또는 제2항에 있어서,
    복수의 상기 제1 고농도 불순물 영역을 상기 피보호 소자의 복수의 단자에 각각 접속하는 것을 특징으로 하는 보호 소자.
  4. 제2항에 있어서,
    상기 트렌치 내에 도전 재료를 매설하는 것을 특징으로 하는 보호 소자.
  5. 제1항 또는 제2항에 있어서,
    상기 제2 고농도 불순물 영역은 적어도 상기 제1 측면의 50배 이상의 크기로 형성하는 것을 특징으로 하는 보호 소자.
  6. 제1항 또는 제2항에 있어서,
    상기 제2 전류 경로의 전류치는 상기 제1 전류 경로의 전류치의 2배 이상인 것을 특징으로 하는 보호 소자.
  7. 제1항 또는 제2항에 있어서,
    상기 제2 전류 경로는 상기 제2 측면으로부터 10㎛ 이상의 폭을 확보하여 형성되는 것을 특징으로 하는 보호 소자.
  8. 기판 상의 동작 영역에 접속하는 소스 전극, 게이트 전극 및 드레인 전극을 갖는 적어도 하나의 FET와, 상기 FET의 소스 전극 또는 드레인 전극에 접속하는 적어도 하나의 입력 단자와, 상기 FET의 드레인 전극 또는 소스 전극에 접속하는 적어도 하나의 출력 단자와, 상기 FET에 DC 전위를 인가하는 제어 단자를 갖는 스위치 회로 소자와,
    상기 기판의 깊이 방향으로 기둥 형상으로 형성되고 상기 기판의 수평 방향에 거의 평행한 제1 측면과, 상기 기판의 수직 방향에 거의 평행한 제2 측면을 갖는 제1 고농도 불순물 영역과, 상기 기판의 바닥부에 형성되고 일부가 상기 제1 고농도 불순물 영역의 상기 제1 측면과 대향하는 제2 고농도 불순물 영역과, 상기 제 1 및 제2 고농도 불순물 영역의 주위에 배치된 절연 영역을 갖는 보호 소자
    를 구비하고,
    상기 제1 고농도 불순물 영역을 상기 스위치 회로 소자의 하나의 단자에 접속하고, 상기 제2 고농도 불순물 영역에 접지 전위를 인가하여, 상기 제1 측면으로부터 상기 제2 고농도 불순물 영역을 향하는 상기 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로로 되는 제1 전류 경로와, 상기 제2 측면으로부터 상기 제2 고농도 불순물 영역을 향하는 상기 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로로 되는 제2 전류 경로에 의해 상기 스위치 회로 소자의 상기 하나의 단자에 인가되는 정전 에너지를 감쇠시키는 것을 특징으로 하는 반도체 장치.
  9. 기판 상의 동작 영역에 접속하는 소스 전극, 게이트 전극 및 드레인 전극을 형성한 제1 및 제2 FET를 형성하고, 양 FET에 공통의 소스 전극 혹은 드레인 전극에 접속하는 단자를 공통 입력 단자로 하고, 양 FET의 드레인 전극 혹은 소스 전극에 접속하는 단자를 각각 제1 및 제2 출력 단자로 하고, 양 FET의 게이트 전극 중 어느 하나에 접속하는 단자를 각각 제1 및 제2 제어 단자로 하고, 상기 양 제어 단자에 제어 신호를 인가하여, 상기 양 제어 단자와 상기 게이트 전극을 접속하는 접속 수단인 저항을 통해 어느 한쪽의 FET를 도통시켜 상기 공통 입력 단자와 상기 제1 및 제2 출력 단자 중 어느 한쪽과 신호 경로를 형성하는 스위치 회로 소자와,
    상기 기판의 깊이 방향으로 기둥 형상으로 형성되고 상기 기판의 수평 방향에 거의 평행한 제1 측면과, 상기 기판의 수직 방향에 거의 평행한 제2 측면을 갖 는 제1 고농도 불순물 영역과, 상기 기판의 바닥부에 형성되고 일부가 상기 제1 고농도 불순물 영역의 상기 제1 측면과 대향하는 제2 고농도 불순물 영역과, 상기 제1 및 제2 고농도 불순물 영역의 주위에 배치된 절연 영역을 갖는 보호 소자
    를 구비하고,
    상기 제1 고농도 불순물 영역을 상기 스위치 회로 소자의 하나의 단자에 접속하고, 상기 제2 고농도 불순물 영역에 접지 전위를 인가하여, 상기 제1 측면으로부터 상기 제2 고농도 불순물 영역을 향하는 상기 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로로 되는 제1 전류 경로와, 상기 제2 측면으로부터 상기 제2 고농도 불순물 영역을 향하는 상기 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로로 되는 제2 전류 경로에 의해 상기 스위치 회로 소자의 상기 하나의 단자에 인가되는 정전 에너지를 감쇠시키는 것을 특징으로 하는 반도체 장치.
  10. 기판 상의 동작 영역에 접속하는 소스 전극, 게이트 전극 및 드레인 전극을 형성한 제1 및 제2 FET를 형성하고, 양 FET에 공통의 소스 전극 혹은 드레인 전극에 접속하는 단자를 공통 입력 단자로 하고, 양 FET의 드레인 전극 혹은 소스 전극에 접속하는 단자를 각각 제1 및 제2 출력 단자로 하고, 양 FET의 게이트 전극 중 어느 하나에 접속하는 단자를 각각 제1 및 제2 제어 단자로 하고, 상기 양 제어 단자에 제어 신호를 인가하여, 상기 양 제어 단자와 상기 게이트 전극을 접속하는 접속 수단인 저항을 통해 어느 한쪽의 FET를 도통시켜 상기 공통 입력 단자와 상기 제1 및 제2 출력 단자 중 어느 한쪽과 신호 경로를 형성하는 스위치 회로 소자와,
    기판의 깊이 방향으로 형성된 트렌치와, 적어도 상기 트렌치 주위에 형성되고, 그 트랜치 바닥부를 따른 제1 측면과 그 트랜치 측벽을 따른 제2 측면을 갖는 제1 고농도 불순물 영역과, 상기 기판의 바닥부에 형성되고 일부가 상기 제1 고농도 불순물 영역의 상기 제1 측면과 대향하는 제2 고농도 불순물 영역과, 상기 제1 및 제2 고농도 불순물 영역의 주위에 배치된 절연 영역을 갖는 보호 소자
    를 구비하고,
    상기 제1 고농도 불순물 영역을 상기 스위치 회로 소자의 하나의 단자에 접속하고, 상기 제2 고농도 불순물 영역에 접지 전위를 인가하여, 상기 제1 측면으로부터 상기 제2 고농도 불순물 영역을 향하는 상기 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로로 되는 제1 전류 경로와, 상기 제2 측면으로부터 상기 제2 고농도 불순물 영역을 향하는 상기 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로로 되는 제2 전류 경로에 의해 상기 스위치 회로 소자의 상기 하나의 단자에 인가되는 정전 에너지를 감쇠시키는 것을 특징으로 하는 반도체 장치.
  11. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 보호 소자를 복수 형성하고, 상기 스위치 회로 소자의 복수의 단자에 각각 상기 제1 고농도 불순물 영역을 접속하는 것을 특징으로 하는 반도체 장치.
  12. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 보호 소자를 복수 형성하고, 상기 스위치 회로 소자 중 적어도 하나의 상기 제어 단자와 상기 공통 입력 단자에 각각 상기 제1 고농도 불순물 영역을 접속하는 것을 특징으로 하는 반도체 장치.
  13. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 제1 고농도 불순물 영역은 상기 스위치 회로 소자의 각 단자에 접속하는 전극 패드와 접속하는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 제1 고농도 불순물 영역은 상기 전극 패드 아래쪽에 형성되는 것을 특징으로 하는 반도체 장치.
  15. 제10항에 있어서,
    상기 트렌치 내에 도전 재료를 매설하는 것을 특징으로 하는 반도체 장치.
  16. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 제2 고농도 불순물 영역은 적어도 상기 제1 측면의 50배 이상의 크기로 형성하는 것을 특징으로 하는 반도체 장치.
  17. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 제2 전류 경로의 전류치는 상기 제1 전류 경로의 전류치의 2배 이상인 것을 특징으로 하는 반도체 장치.
  18. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 제2 전류 경로는 상기 제2 측면으로부터 10㎛ 이상의 폭을 확보하여 형성되는 것을 특징으로 하는 반도체 장치.
  19. 복수의 입출력 단자, 전원 단자 및 접지 단자를 갖는 집적 회로 소자와,
    기판의 깊이 방향으로 기둥 형상으로 형성되고 상기 기판의 수평 방향에 거의 평행한 제1 측면과, 상기 기판의 수직 방향에 거의 평행한 제2 측면을 갖는 제1 고농도 불순물 영역과, 상기 기판의 바닥부에 형성되고 일부가 상기 제1 고농도 불순물 영역의 상기 제1 측면과 대향하는 제2 고농도 불순물 영역과, 상기 제1 및 제2 고농도 불순물 영역의 주위에 배치된 절연 영역을 갖는 보호 소자
    를 구비하고,
    상기 제1 고농도 불순물 영역을 상기 집적 회로 소자의 입출력 단자에 접속하고, 상기 제2 고농도 불순물 영역을 상기 접지 단자에 접속하여, 상기 제1 측면으로부터 상기 제2 고농도 불순물 영역을 향하는 상기 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로로 되는 제1 전류 경로와, 상기 제2 측면으로부터 상기 제2 고농도 불순물 영역을 향하는 상기 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로로 되는 제2 전류 경로에 의해 상기 집적 회로 소자의 상기 입출력 단자에 인가되는 정전 에너지를 감쇠시키는 것을 특징으로 하는 반도체 장치.
  20. 복수의 입출력 단자, 전원 단자 및 접지 단자를 갖는 집적 회로 소자와,
    기판의 깊이 방향으로 형성된 트렌치와, 적어도 상기 트렌치 주위에 형성되고, 그 트랜치 바닥부를 따른 제1 측면과 그 트랜치 측벽을 따른 제2 측면을 갖는 제1 고농도 불순물 영역과, 상기 기판의 바닥부에 형성되고 일부가 상기 제1 고농도 불순물 영역의 상기 제1 측면과 대향하는 제2 고농도 불순물 영역과, 상기 제1 및 제2 고농도 불순물 영역의 주위에 배치된 절연 영역을 갖는 보호 소자
    를 구비하고,
    상기 제1 고농도 불순물 영역을 상기 집적 회로 소자의 입출력 단자에 접속하고, 상기 제2 고농도 불순물 영역을 상기 접지 단자에 접속하여, 상기 제1 측면으로부터 상기 제2 고농도 불순물 영역을 향하는 상기 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로로 되는 제1 전류 경로와, 상기 제2 측면으로부터 상기 제2 고농도 불순물 영역을 향하는 상기 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로로 되는 제2 전류 경로에 의해 상기 집적 회로 소자의 상기 입출력 단자에 인가되는 정전 에너지를 감쇠시키는 것을 특징으로 하는 반도체 장치.
  21. 제19항 또는 제20항에 있어서,
    상기 집적 회로 소자는 CMOS 로직 회로 소자인 것을 특징으로 하는 반도체 장치.
  22. 제19항 또는 제20항에 있어서,
    상기 집적 회로 소자와 상기 보호 소자를 동일 기판 상에 집적화하는 것을 특징으로 하는 반도체 장치.
  23. 제19항 또는 제20항에 있어서,
    상기 집적 회로 소자 상에 상기 보호 소자를 배치한 것을 특징으로 하는 반도체 장치.
  24. 제19항 또는 제20항에 있어서,
    상기 제1 고농도 불순물 영역은 상기 집적 회로 소자의 상기 입출력 단자에 접속하는 전극 패드와 접속하는 것을 특징으로 하는 반도체 장치.
  25. 제24항에 있어서,
    상기 제1 고농도 불순물 영역은 상기 전극 패드 아래쪽에 형성되는 것을 특징으로 하는 반도체 장치.
  26. 제20항에 있어서,
    상기 트렌치 내에 도전 재료를 매설하는 것을 특징으로 하는 반도체 장치.
  27. 제19항 또는 제20항에 있어서,
    상기 제2 고농도 불순물 영역은 적어도 상기 제1 측면의 50배 이상의 크기로 형성하는 것을 특징으로 하는 반도체 장치.
  28. 제19항 또는 제20항에 있어서,
    상기 제2 전류 경로의 전류치는 상기 제1 전류 경로의 전류치의 2배 이상인 것을 특징으로 하는 반도체 장치.
  29. 제19항 또는 제20항에 있어서,
    상기 제2 전류 경로는 상기 제2 측면으로부터 10㎛ 이상의 폭을 확보하여 형성되는 것을 특징으로 하는 반도체 장치.
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