JP5532636B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置並びにその製造方法及び光半導体装置に関し、特に、専用の回路パタンや電極を設けることなく、静電気破壊を防止できる半導体装置並びにその製造方法及び、静電気破壊を防止する光半導体装置に関するものである。
従来、半導体装置においては、静電気破壊を防止するために、静電気をアースに流す保護回路を設ける。そして、保護回路には、ダイオードやキャパシタや抵抗が用いられていた。ところが、これらダイオード等を用いた保護回路を使用すると、その寄生容量によって、電気特性が劣化することがあった。そこで、この問題の対策として、寄生容量を低減するために特別の回路パタンや電極から構成された保護回路が用いられていた(例えば、特許文献1、2参照)。
特開2007−48900号公報 特開昭62−39077号公報
上述のダイオード等から構成された保護回路や、寄生容量を低減するために特別の回路パタンや電極から構成された保護回路を使用する場合、半導体装置に保護回路専用の回路パタンや電極を設ける必要があった。このため、半導体装置の構造が制限されていた。
また、従来のフォトダイオードやレーザダイオードなどの光半導体装置では、静電気が電極に印加された場合、静電気による電流が、それらの受光部や電流狭窄部に集中して流れることにより、静電気破壊するという問題が生じていた。
本発明は上述した課題を解決するためになされ、保護回路専用の回路パタンや電極を設けることなく、静電気破壊を防止できる半導体装置並びにその製造方法を提供することを目的とする。また、静電気破壊を防止できる光半導体装置を提供することを目的とする。
第1の発明に係る半導体装置は、半導体基板と、前記半導体基板上に設けられ、不純物が拡散された半導体層と、前記半導体層に設けられた電気回路と、前記半導体層上に設けられ、前記電気回路に接続された電極と、前記半導体層上に設けられ、接地又は一定電圧に維持された第1の定電圧導体と、を備え、前記電極及び前記第1の定電圧導体は前記半導体層にそれぞれオーミック接触し、前記半導体層は、トラップが導入されたトラップ導入領域を前記電極と前記第1の定電圧導体との間に有し、前記トラップ導入領域は、第1の閾値電圧より大きい電圧が前記電極と前記第1の定電圧導体との間に印加された場合に、前記電極と前記第1の定電圧導体との間において前記トラップ導入領域を介して放電が生じるようなトラップ密度を有し、前記第1の閾値電圧は、前記電気回路の通常動作において前記電極と前記第1の定電圧導体との間に印加される電圧より大きく、静電気によって前記電極と前記第1の定電圧導体との間に印加される電圧より小さく、前記半導体層上に設けられ、接地又は一定電圧に維持された第2の定電圧導体と、前記電極と前記第1の定電圧導体との間、及び前記電極と前記第2の定電圧導体との間にそれぞれ設けられた、第1及び第2の抵抗パタンと、更に備え、前記トラップ導入領域は、前記電極と前記第2の定電圧導体との間にも存在し、前記トラップ導入領域は、第2の閾値電圧より大きい電圧が前記電極と前記第2の定電圧導体との間に印加された場合に、前記電極と前記第2の定電圧導体との間において前記トラップ導入領域を介して放電が生じるようなトラップ密度を有し、前記第2の閾値電圧は、前記電気回路の通常動作において前記電極と前記第2の定電圧導体との間に印加される電圧より大きく、静電気によって前記電極と前記第2の定電圧導体との間に印加される電圧より小さく、前記第2の閾値電圧は、前記第1の閾値電圧より大きく、前記第1の抵抗パタンは、前記電極と前記第1の定電圧導体との間において前記トラップ導入領域を介して放電が生じた場合に焼き切れ、前記第2の抵抗パタンは、前記電極と前記第2の定電圧導体との間において前記トラップ導入領域を介して放電が生じた場合に焼き切れることを特徴とするものである。
第2の発明に係る半導体装置は、半導体基板と、前記半導体基板上に設けられ、不純物が拡散された半導体層と、前記半導体層に設けられた電気回路と、前記半導体層上に設けられ、前記電気回路に接続された電極と、前記半導体層上に設けられ、接地又は一定電圧に維持された第1の定電圧導体と、を備え、前記電極及び前記第1の定電圧導体は前記半導体層にそれぞれオーミック接触し、前記半導体層は、トラップが導入されたトラップ導入領域を前記電極と前記第1の定電圧導体との間に有し、前記トラップ導入領域は、第1の閾値電圧より大きい電圧が前記電極と前記第1の定電圧導体との間に印加された場合に、前記電極と前記第1の定電圧導体との間において前記トラップ導入領域を介して放電が生じるようなトラップ密度を有し、前記第1の閾値電圧は、前記電気回路の通常動作において前記電極と前記第1の定電圧導体との間に印加される電圧より大きく、静電気によって前記電極と前記第1の定電圧導体との間に印加される電圧より小さく、前記第1の定電圧導体が、前記電気回路を囲うガードリングであることを特徴とするものである。
第3の発明に係る半導体装置は、半導体基板と、前記半導体基板上に設けられた電気回路と、前記半導体基板上に設けられ、前記電気回路に接続された電極と、前記半導体基板上に設けられ、接地又は一定電圧に維持された第1の定電圧導体と、を備え、前記半導体基板は、第1の閾値電圧より大きい電圧が前記電極と前記第1の定電圧導体との間に印加された場合に、前記電極と前記第1の定電圧導体との間において前記半導体基板を介して放電が生じるようなトラップ密度を有し、前記第1の閾値電圧は、前記電気回路の通常動作において前記電極と前記第1の定電圧導体との間に印加される電圧より大きく、静電気によって前記電極と前記第1の定電圧導体との間に印加される電圧より小さく、前記第1の定電圧導体が、前記電気回路を囲うガードリングであることを特徴とするものである。
本発明により、保護回路専用の回路パタンや電極を設けることなく、半導体装置の静電気破壊を防止できる。また、本発明により、光半導体装置の静電気破壊を防止できる。
実施の形態1に係る半導体装置の上面図である。 図1のA−A´における断面図である。 実施の形態1に係る半導体装置に設けられた高周波回路の等価回路図である。 実施の形態1に係る高周波信号用電極とグランド電極の間の電圧・電流特性を示す図である。 実施の形態2に係る半導体装置の断面図である。 実施の形態3に係る半導体装置の断面図である。 実施の形態4に係る半導体装置の上面図である。 実施の形態5に係る半導体装置の上面図である。 実施の形態6に係る光半導体装置の断面図である。 第1の比較例に係る光半導体装置の断面図である。 実施の形態7に係る光半導体装置の断面図である。 実施の形態8に係る光半導体装置の断面図である。 第2の比較例に係る光半導体装置の断面図である。
実施の形態1.
以下、実施の形態1に係る半導体装置について説明する。図1は、実施の形態1に係る半導体装置の上面図である。図2は、図1のA−A´における断面図である。図3は、実施の形態1に係る半導体装置に設けられた高周波回路の等価回路図である。
図1及び図2に示すように、半導体基板10上に、n型半導体層(半導体層)12が設けられている。n型半導体層12に、高周波回路(電気回路)14が設けられている。半導体基板10の下面に、接地されたグランド導体16が設けられている。n型半導体層12上に、高周波信号用電極(電極)18及びグランド電極(第1の定電圧導体)20が設けられている。高周波信号用電極18はn型半導体層12にオーミック接触し、高周波回路14に接続されている。グランド電極20もn型半導体層12にオーミック接触している。グランド電極20は半導体基板10を貫通する基板貫通導体22を介してグランド導体16に接続され、接地されている。
図3に示すように、高周波回路14は入力端子24及び出力端子26を備える。上述の高周波信号用電極18は入力端子24及び出力端子26に対応する。入力端子24はキャパシタ28を介してFET30に接続されている。そして、高周波回路14は、グランド電極20又は他のビアを介して接地されている。
また、図2に示すように、n型半導体層12は、トラップが導入されたトラップ導入領域32を高周波信号用電極18とグランド電極20との間に有する。トラップ導入領域32は、閾値電圧より大きい電圧が高周波信号用電極18とグランド電極20の間に印加された場合に、両電極間においてトラップ導入領域32を介して放電が生じるようなトラップ密度を有する。そして、閾値電圧は、高周波回路14の通常動作において高周波信号用電極18とグランド電極20の間に印加される電圧より大きく、静電気によって高周波信号用電極18とグランド電極20の間に印加される電圧より小さい。
ここで、トラップ導入領域32の形成方法について説明する。トラップ導入領域32は、n型半導体層12に対して、イオン注入、アニール、電子線照射、荷電粒子照射、中性子照射、ガンマ線照射、及び放射光照射の少なくとも一つを実行することによって形成する。また、n型半導体層12を成長させる際にもトラップが導入されている。このため、トラップ導入領域32のトラップ密度は、n型半導体層12の成長温度の条件、n型半導体層12の成長雰囲気の条件、イオン注入の条件、アニールの条件、電子線照射の条件、荷電粒子照射の条件、中性子照射の条件、ガンマ線照射の条件、及び放射光照射の条件の少なくとも一つの条件を調整することによって調整することができる。
以下、課題の解決原理を説明する。
Applied Physics Express 1 (2008)011103の「Effects of Traps Formed by Threading Dislocations on Off-State Breakdown Characteristics in GaN Buffer Layer in AlGaN/GaN Heterostructure Field-Effect Transistors」に紹介されているように、半導体層上に設けられた2つの電極、及び両電極間の半導体層にトラップが導入された領域を想定した場合、両電極間においてトラップが導入された領域を介して流れる電流が急激に増大するときの両電極間の閾値電圧は下記式で表せることが知られている。
Figure 0005532636
数1において、VTFLは閾値電圧、eは電子電荷、Nはトラップが導入された領域のトラップ密度、εは誘電率、dは2つの電極間の距離である。閾値電圧はトラップ密度に比例する。つまり、トラップ密度を調整することによって、閾値電圧を調整することができる。
上述したように、トラップ導入領域32は、閾値電圧より大きい電圧が高周波信号用電極18とグランド電極20の間に印加された場合に、両電極間においてトラップ導入領域32を介して放電が生じるようなトラップ密度を有する。そして、トラップ密度は、閾値電圧が高周波回路14の通常動作において両電極間に印加される電圧より大きくなるように、そして、静電気によって両電極間に印加される電圧より小さくなるように調整されている。
図4は、実施の形態1に係る高周波信号用電極とグランド電極の間の電圧・電流特性を示す図である。静電気による電圧が両電極間に印加される場合、静電気による電圧は閾値電圧(VTFL)より大きいため、両電極間の電圧・電流特性はb−b´で示す特性となる。従って、両電極間においてトラップ導入領域32を介して流れる電流が急激に増大し、放電が生じる。これにより、静電気による電流がグランドに流れる。これにより、静電気による電流が高周波回路14側に流れるのは抑制される。この結果、高周波回路14の静電気破壊を防止できる。
一方、高周波回路14の通常動作の電圧が両電極間に印加される場合、電圧は閾値電圧(VTFL)より小さいため、両電極間の電圧・電流特性はa−a´で示す特性となる。両電極間においてはほとんど電流が流れない。更に、保護回路を設けないから寄生容量が生じることはなく、高周波特性が劣化する問題も生じない。
以上のように、半導体装置においては、保護回路専用の回路パタンや電極を設けることなく、また、高周波回路14の高周波特性を劣化させることなく、静電気破壊を防止できる。
なお、本実施形態においては、半導体装置として、GaAs等の化合物半導体から構成される高周波半導体デバイスを想定しているが、半導体装置はこれに限定されない。半導体装置として、低周波で動作するMOSFETを適用しても同様の効果が得られる。
また、半導体装置においては、半導体基板10上にはn型半導体層12の代わりにp型半導体層を設けてもよい。p型半導体層を設けたとしても、高周波信号用電極18及びグランド電極20はp型半導体層にそれぞれオーミック接触することができる。
また、半導体装置においては、トラップ導入領域32のトラップ密度のみによって閾値電圧を調整しているが、閾値電圧の調整方法はこれに限らない。数1に示すように、閾値電圧は2つの電極間の距離の2乗に比例するので、高周波信号用電極18とグランド電極20の間の距離を調整することによっても調整できる。
また、n型半導体層12の不純物がトラップ導入領域32に残留した残留不純物の濃度によっても、閾値電圧は影響を受ける。このため、その残留不純物の濃度を調整することよって、閾値電圧を調整できる。更に、トラップ導入領域32に不純物を拡散し、トラップ導入領域32のバンドギャップを調整することによっても、閾値電圧を調整できる。
実施の形態2.
以下、実施の形態2に係る半導体装置について説明する。図5は、実施の形態2に係る半導体装置の断面図である。
半導体基板10上に、高周波回路14(図5には、図示せず)が設けられている。半導体基板10の下面に、接地されたグランド導体16が設けられている。半導体基板10の上面から下面まで貫通する基板貫通導体(第1の定電圧導体)22が設けられている。基板貫通導体22は、グランド導体16に接続され、接地されている。半導体基板10上に、高周波信号用電極18及びグランド電極(第1の定電圧導体)20が設けられている。高周波信号用電極18は、高周波回路14に接続されている。グランド電極20は、基板貫通導体22を介しグランド導体16に接続され、接地されている。
また、半導体基板10は、高周波信号用電極18、グランド電極20、及び基板貫通導体22の隣接領域にそれぞれ、n型不純物が拡散されたn型不純物拡散領域34を有している。これらの電極及び導体は、n型不純物拡散領域34にそれぞれオーミック接触している。
半導体基板10は、閾値電圧より大きい電圧が、高周波信号用電極18とグランド電極20の間に印加された場合に、両電極間において半導体基板10を介して放電が生じるようなトラップ密度を有する。閾値電圧は、高周波回路14の通常動作において両電極間に印加される電圧より大きく、静電気によって両電極間に印加される電圧より小さい。
従って、静電気による電圧が両電極間に印加される場合、図5において実線の矢印で示すように、両電極間において半導体基板10を介して流れる電流が急激に増大し、放電が生じる。このため、静電気による電流がグランドに流れる。これにより、静電気による電流が高周波回路14側に流れるのは抑制される。この結果、高周波回路14の静電気破壊を防止できる。
一方、高周波回路14の通常動作において、電圧が両電極間に印加される場合、両電極間においてはほとんど電流が流れない。更に、保護回路を設けないから寄生容量が生じることはなく、高周波特性が劣化する問題も生じない。
以上のように、半導体装置においては、保護回路専用の回路パタンや電極を設けることなく、また、高周波回路14の高周波特性を劣化させることなく、静電気破壊を防止できる。
以下、本実施形態の変形例を説明する。
変形例に係る半導体装置においては、本実施形態とは異なり、半導体基板10は、閾値電圧より大きい電圧が、高周波信号用電極18と基板貫通導体22の間に印加された場合に、高周波信号用電極18と基板貫通導体22の間において半導体基板10を介して放電が生じるようなトラップ密度を有する。そして、閾値電圧は、高周波回路14の通常動作において高周波信号用電極18と基板貫通導体22の間に印加される電圧より大きく、静電気によって高周波信号用電極18と基板貫通導体22の間に印加される電圧より小さい。
従って、静電気による電圧が高周波信号用電極18と基板貫通導体22の間に印加される場合、図5において破線の矢印で示すように、高周波信号用電極18と基板貫通導体22の間において半導体基板10を介して流れる電流が急激に増大し、放電が生じる。このため、静電気による電流がグランドに流れる。これにより、静電気による電流が高周波回路14側に流れるのは抑制される。この結果、高周波回路14の静電気破壊を防止できる。
一方、高周波回路14の通常動作において、電圧が高周波信号用電極18と基板貫通導体22の間に印加される場合、高周波信号用電極18と基板貫通導体22の間においてはほとんど電流が流れない。更に、保護回路を設けないから寄生容量が生じることはなく、高周波特性が劣化する問題も生じない。
以上のように、変形例においても、保護回路専用の回路パタンや電極を設けることなく、また、高周波回路14の高周波特性を劣化させることなく、静電気破壊を防止できる。
なお、本実施形態において、半導体基板10は、電極及び導体の隣接領域にそれぞれn型不純物拡散領域34を有している。本実施形態においては、半導体基板10は、n型不純物拡散領域34の代わりにp型不純物拡散領域を有するものでも構わない。電極及び導体は、p型不純物拡散領域にもそれぞれオーミック接触することができる。
また、半導体基板10は、n型不純物拡散領域34又はp型不純物拡散領域を有しなくても構わない。この場合、電極及び導体は、それぞれオーミック接触することなく、半導体基板10にそれぞれショットキー接触する。この場合にも、同様の効果が得られる。なお、閾値電圧は、電極及び導体がオーミック接触するか、ショットキー接触するかによって影響を受ける。このため、どちらを選択するかによって、閾値電圧を調整できる。
実施の形態3.
以下、実施の形態3に係る半導体装置について実施の形態2と異なる点のみを説明する。図6は、実施の形態3に係る半導体装置の断面図である。
半導体基板10の下面において、高周波信号用電極18と対向する位置に設けられた窪み内側に下面電極(第1の定電圧導体)36が設けられている。下面電極36はグランド導体16に接続され、接地されている。また、半導体基板10は、下面電極36の隣接領域にn型不純物が拡散されたn型不純物拡散領域34を有している。下面電極36は、n型不純物拡散領域34にオーミック接触している。
半導体基板10は、閾値電圧より大きい電圧が、高周波信号用電極18と下面電極36の間に印加された場合に、両電極間において半導体基板10を介して放電が生じるようなトラップ密度を有する。閾値電圧は、高周波回路14の通常動作において両電極間に印加される電圧より大きく、静電気によって両電極間に印加される電圧より小さい。
従って、静電気による電圧が高周波信号用電極18と下面電極36の間に印加される場合、図6において実線の矢印で示すように、両電極間において半導体基板10を介して流れる電流が急激に増大し、放電が生じる。このため、静電気による電流がグランドに流れる。これにより、静電気による電流が高周波回路14側に流れるのは抑制される。この結果、高周波回路14の静電気破壊を防止できる。
一方、高周波回路14の通常動作において、電圧が高周波信号用電極18と下面電極36の間に印加される場合、両電極間においてはほとんど電流が流れない。更に、保護回路を設けないから寄生容量が生じることはなく、高周波特性が劣化する問題も生じない。
以上のように、半導体装置においては、保護回路専用の回路パタンを設けることなく、また、高周波回路14の高周波特性を劣化させることなく、静電気破壊を防止できる。
実施の形態4.
以下、実施の形態4に係る半導体装置について説明する。図7は、実施の形態4に係る半導体装置の上面図である。
半導体基板10(図7には、図示せず)上に、n型半導体層(半導体層)12が設けられている。n型半導体層12に、高周波回路(電気回路)14が設けられている。半導体基板10の下面に、接地されたグランド導体16(図7には、図示せず)が設けられている。n型半導体層12上に、高周波信号用電極(電極)18、第1のグランド電極(第1の定電圧導体)20、第2のグランド電極(第2の定電圧導体)38、及び第3のグランド電極40が設けられている。これらの電極は、n型半導体層12にそれぞれオーミック接触している。高周波信号用電極18は高周波回路14に接続されている。第1のグランド電極20、第2のグランド電極38、及び第3のグランド電極40はグランド導体16に接続され、接地されている。
高周波信号用電極18は、半導体装置の長手方向と同一方向に長く伸びている。そして、高周波信号用電極18と第1のグランド電極20との間の距離d1、高周波信号用電極18と第2のグランド電極38との間の距離d2、及び高周波信号用電極18と第3のグランド電極40との間の距離d3は、d1、d2、d3の順に大きくなる。また、高周波信号用電極18と第1〜第3のグランド電極との間には、第1の抵抗パタン42、第2の抵抗パタン44、及び第3の抵抗パタン46がそれぞれ設けられている。
n型半導体層12は、トラップが導入されたトラップ導入領域32を高周波信号用電極18と第1のグランド電極20との間に有する。トラップ導入領域32は、第1の閾値電圧より大きい電圧が両電極間に印加された場合に、両電極間においてトラップ導入領域32を介して放電が生じるようなトラップ密度を有する。第1の閾値電圧は、高周波回路14の通常動作において両電極間に印加される電圧より大きく、静電気によって両電極間に印加される電圧より小さい。
また、トラップ導入領域32は、高周波信号用電極18と第2のグランド電極38との間にも存在する。そして、トラップ導入領域32は、第2の閾値電圧より大きい電圧が高周波信号用電極18と第2のグランド電極38の間に印加された場合に、両電極間においてトラップ導入領域32を介して放電が生じるようなトラップ密度を有する。第2の閾値電圧は、高周波回路14の通常動作において両電極間に印加される電圧より大きく、静電気によって両電極間に印加される電圧より小さい。
更に、トラップ導入領域32は、高周波信号用電極18と第3のグランド電極40との間にも存在する。そして、トラップ導入領域32は、第3の閾値電圧より大きい電圧が両電極間に印加された場合に、両電極間においてトラップ導入領域32を介して放電が生じるようなトラップ密度を有する。第3の閾値電圧は、高周波回路14の通常動作において両電極間に印加される電圧より大きく、静電気によって両電極間に印加される電圧より小さい。
数1に示したように、トラップ導入領域32を介して放電が生じる閾値電圧は、2つの電極間の距離(d)の2乗に比例する。上述したように、高周波信号用電極18と第1〜第3のグランド電極との距離d1〜d3は、d1、d2、d3の順に大きくなる。このため、高周波信号用電極18と第1〜第3のグランド電極との間の閾値電圧は、第1の閾値電圧、第2の閾値電圧、第3の閾値電圧の順に大きくなる。
そして、第1の抵抗パタン42は、高周波信号用電極18と第1のグランド電極20の間においてトラップ導入領域32を介して放電が生じた場合に焼き切れる。第2の抵抗パタン44は、高周波信号用電極18と第2のグランド電極38の間において、同様に放電が生じた場合に焼き切れる。第3の抵抗パタン46は、高周波信号用電極18と第3のグランド電極40の間において、同様に放電が生じた場合に焼き切れる。
従って、本実施形態においては、第1の抵抗パタン42が焼切れたかを確認することによって、高周波信号用電極18に静電気による電圧が印加されたかどうかをモニタできる。また、第1〜第3の抵抗パタン46が焼き切れたかどうかをそれぞれ確認することによって、静電気によって高周波信号用電極18に印加された電圧の大きさをモニタできる。
以下、本実施形態の変形例について本実施形態と異なる点のみを説明する。
変形例に係る半導体装置においては、n型半導体層12及びトラップ導入領域32は設けられていない。高周波信号用電極18及び第1〜第3のグランド電極は、半導体基板10上に設けられている。また、半導体基板10は、高周波信号用電極18及び第1〜第3のグランド電極の隣接領域にそれぞれ、n型不純物が拡散されたn型不純物拡散領域34を有している。高周波信号用電極18及び第1〜第3のグランド電極は、n型不純物拡散領域34にそれぞれオーミック接触している。
そして、半導体基板10にトラップが導入されている。高周波信号用電極18と第1のグランド電極20との間に第1の閾値電圧より大きい電圧を印加した場合には、高周波信号用電極18と第1のグランド電極20との間において半導体基板10を介して放電が生じる。高周波信号用電極18と第2のグランド電極38との間に第2の閾値電圧より大きい電圧を印加した場合には、高周波信号用電極18と第2のグランド電極38との間において半導体基板10を介して放電が生じる。高周波信号用電極18と第3のグランド電極40との間に第3の閾値電圧より大きい電圧を印加した場合には、高周波信号用電極18と第3のグランド電極40との間において半導体基板10を介して放電が生じる。
第1〜第3の抵抗パタンは、高周波信号用電極18と第1〜第3のグランド電極との間において半導体基板10を介してそれぞれ放電が生じた場合に、それぞれ焼き切れる。
従って、本実施形態と同様に、高周波信号用電極18に静電気による電圧が印加されたかどうかをモニタできる。また、静電気によって高周波信号用電極18に印加された電圧の大きさをモニタできる。
実施の形態5.
以下、実施の形態5に係る半導体装置について実施の形態1とは異なる点のみを説明する。図8は、実施の形態5に係る半導体装置の上面図である。
半導体基板10上に、高周波回路14を囲うガードリング48が設けられている。n型半導体層12が有するトラップ導入領域32は、高周波信号用電極18とガードリング48との間にも存在する。そして、トラップ導入領域32は、閾値電圧より大きい電圧が高周波信号用電極18とガードリング48の間に印加された場合に、高周波信号用電極18とガードリング48の間においてトラップ導入領域32を介して放電が生じるようなトラップ密度を有する。そして、閾値電圧は、高周波回路14の通常動作において高周波信号用電極18とガードリング48の間に印加される電圧より大きく、静電気によって高周波信号用電極18とガードリング48の間に印加される電圧より小さい。
従って、静電気による電圧が高周波信号用電極18とガードリング48の間に印加される場合、高周波信号用電極18とガードリング48の間においてトラップ導入領域32を介して流れる電流が急激に増大し、放電が生じる。このため、静電気による電流がグランドに流れる。これにより、静電気による電流が高周波回路14側に流れるのは抑制される。この結果、高周波回路14の静電気破壊を防止できる。
一方、高周波回路14の通常動作において、電圧が高周波信号用電極18とガードリング48の間に印加される場合、高周波信号用電極18とガードリング48の間においてはほとんど電流が流れない。更に、保護回路を設けないから寄生容量が生じることはなく、高周波特性が劣化する問題も生じない。
以上のように、半導体装置においては、保護回路専用の回路パタンや電極を設けることなく、また、高周波回路14の高周波特性を劣化させることなく、静電気破壊を防止できる。
以下、本実施形態の変形例について本実施形態と異なる点のみを説明する。
変形例に係る半導体装置においては、本実施形態とは異なり、n型半導体層12及びトラップ導入領域32は設けられていない。ガードリング48は、半導体基板10上に設けられている。半導体基板10にはトラップが導入されている。高周波信号用電極18とガードリング48の間に、上述の閾値電圧より大きい電圧を印加した場合には、半導体基板10を介して放電が生じる。
従って、変形例においては、本実施形態と同様に、保護回路専用の回路パタンや電極を設けることなく、また、高周波回路14の高周波特性を劣化させることなく、静電気破壊を防止できる。
なお、本実施形態においては、ガードリング48は接地されているが、一定電圧に維持されていてもよい。この場合も、同様の効果が得られる。
また、ガードリング48はメタルから構成されたものでも、導電性エピ層から構成されたものでも構わない。どちらでも、上述の効果が得られる。
実施の形態6.
以下、実施の形態6に係る光半導体装置について説明する。図9は、実施の形態6に係る光半導体装置の断面図である。
実施の形態6に係る光半導体装置はフォトダイオードである。n-InP基板50上にn-InGaAs層52が設けられている。n-InGaAs層52上に、第1のn-InP層54が設けられている。第1のn-InP層54上に、トラップが導入されたi-InP層(トラップ導入層)56が設けられている。i-InP層56上に、第2のn-InP層58が設けられている。第1のn-InP層54、i-InP層56及び、第2のn-InP層58の一部には、p型の不純物が拡散されたp-不純物拡散領域(第2導電型不純物拡散領域)60が設けられている。第1のn-InP層54のp-不純物拡散領域60及び、その領域に隣接する第1のn-InP層54は、フォトダイオードの受光部62に対応する部分である。そして、第2のn-InP層58上には、正電極64が設けられている。正電極64はp-不純物拡散領域60に接続され、第2のn-InP層58を介してi-InP層56に接続されている。正電極64は第2のn-InP層58にオーミック接触している。n-InP基板50には負電極66が接続されている。
i-InP層56は、閾値電圧より大きい電圧が正電極64と第1のn-InP層54との間に印加された場合に、正電極64と第1のn-InP層54との間においてi-InP層56を介して放電が生じるようなトラップ密度を有する。閾値電圧は、フォトダイオードの通常動作において正電極64と第1のn-InP層54との間に印加される電圧より大きく、静電気によって正電極64と第1のn-InP層54との間に印加される電圧より小さい。
以下、実施の形態6の効果を第1の比較例と比較しながら説明する。図10は、第1の比較例に係る光半導体装置の断面図である。
第1の比較例に係る光半導体装置おいては、i-InP層56及び第2のn-InP層58は設けられていない。正電極64と、第1のn-InP層54のp-不純物拡散領域60以外の部分との間に、SiN絶縁層68が設けられている。従って、静電気による電圧が正電極64と第1のn-InP層54との間に印加された場合、静電気による電流が受光部62に集中して流れる。これにより、光半導体装置が静電気破壊する。
一方、実施の形態1においては、正電極64が、i-InP層56にも接続されている。そして、静電気による電圧が正電極64と第1のn-InP層54との間に印加された場合、正電極64と第1のn-InP層54との間においてi-InP層56を介して流れる電流が急激に増大し、放電が生じる。一方、フォトダイオードの通常動作において、電圧が正電極64と第1のn-InP層54との間に印加される場合、電流が正電極64と第1のn-InP層54との間においてi-InP層56を介して流れることはない。
これにより、静電気による電流が受光部62に集中して流れるのは抑制され、光半導体装置が静電気破壊するのを防止できる。
なお、光半導体装置の外周領域70のi-InP層56においては、表面準位が生成し、又はバンド準位が変化する。これにより、光半導体装置の外周領域70のi-InP層56の閾値電圧が低下する。これを防止するために、i-InP層56のトラップ密度は、正電極64の近傍よりも外周領域70の方が高くなっている。
また、数1に示すように、閾値電圧は2つの電極間の距離の2乗に比例するので、i-InP層56の厚さを調整することによって、調整することができる。
また、i-InP層56上には、第2のn-InP層58が設けられていなくてもよい。第2のn-InP層58が設けられていない場合、正電極64がi-InP層56にショットキー接触する。この場合にも、同様の効果が得られる。
また、本実施形態の光半導体装置は、n型であるn-InP基板50が用いられているが、p型の半導体基板を用い、導電型を逆にしたものの場合も、同様の効果が得られる。
更に、本実施形態においては、光半導体装置がフォトダイオードではなくアバランシェフォトダイオードの場合にも、同様の効果が得られる。
実施の形態7.
以下、実施の形態7に係る光半導体装置について、実施の形態6とは異なる点のみ説明する。図11は、実施の形態7に係る光半導体装置の断面図である。
i-InP層56及び第2のn-InP層58が、受光部62に対応する第1のn-InP層54のp-不純物拡散領域60上において、設けられていない。正電極64は、第1のn-InP層54に直接接続されている。
以上のように、受光部62上に、余分なi-InP層56及び第2のn-InP層58が設けられていないため、光半導体装置の受光感度を向上できる。
実施の形態8.
以下、実施の形態8に係る光半導体装置について説明する。図12は、実施の形態8に係る光半導体装置の断面図である。
実施の形態7に係る光半導体装置はレーザダイオードである。n-GaAs基板72上に、n-AlGaAsクラッド層74が設けられている。n-AlGaAsクラッド層74上に、AlGaAs活性層76が設けられている。AlGaAs活性層76上に、p-AlGaAsクラッド層78が設けられている。p-AlGaAsクラッド層78上に、第1のp-GaAs層80が設けられている。第1のp-GaAs層80上に、トラップが導入されたi-GaAs層(トラップ導入層)82が設けられている。i-GaAs層82上に、第2のp-GaAs層84が設けられている。i-GaAs層82及び第2のp-GaAs層84は中央に開口86を有する。開口86は、レーザダイオードの電流狭窄部88に対応する部分である。そして、正電極90が、開口86において第1のp-GaAs層80に接続されている。また、正電極90は、i-GaAs層82に第2のp-GaAs層84を介して接続されている。更に、正電極90は第2のp-GaAs層84にオーミック接触している。n-GaAs基板72に負電極92が接続されている。
i-GaAs層82は、閾値電圧より大きい電圧が正電極90と第1のp-GaAs層80に印加された場合に、正電極90と第1のp-GaAs層80との間においてi-GaAs層82を介して放電が生じるようなトラップ密度を有する。閾値電圧は、レーザダイオードの通常動作において、正電極90と第1のp-GaAs層80との間に印加される電圧より大きく、静電気によって正電極90と第1のp-GaAs層80との間に印加される電圧より小さい。
以下、実施の形態8の効果を第2の比較例と比較しながら説明する。図13は、第2の比較例に係る光半導体装置の断面図である。
第2の比較例においては、第1のp-GaAs層80上に、上述のi-GaAs層82及び第2のp-GaAs層84ではなく、SiO2絶縁層94が設けられている。従って、静電気による電圧が、正電極90と第1のp-GaAs層80との間に印加された場合、静電気による電流は、電流狭窄部88に集中して流れる。これにより、光半導体装置が静電気破壊する。
一方、実施の形態1においては、正電極90が、電流狭窄部88よりも外周側でi-GaAs層82に接続されている。そして、静電気による電圧が正電極90と第1のp-GaAs層80との間に印加された場合、正電極90と第1のp-GaAs層80との間においてi-GaAs層82を介して流れる電流が急激に増大し、放電が生じる。一方、レーザダイオードの通常動作において、電圧が正電極90と第1のp-GaAs層80との間に印加される場合、電流が正電極90と第1のp-GaAs層80との間においてi-GaAs層82を介して流れることはない。
これにより、静電気による電流が電流狭窄部88に集中して流れるのは抑制され、光半導体装置が静電気破壊するのを防止できる。
なお、i-GaAs層82上には、第2のp-GaAs層84が設けられていなくてもよい。第2のp-GaAs層84が設けられていない場合、正電極90がi-GaAs層82にショットキー接触する。この場合にも、同様の効果が得られる。
また、本実施形態の光半導体装置は、n型であるn-GaAs基板72が用いられているが、p型の半導体基板を用い、導電型を逆にしたものの場合も、同様の効果が得られる。
また、数1に示すように、閾値電圧は2つの電極間の距離の2乗に比例するので、i-GaAs層82の厚さを調整することによって、調整することができる。
10 半導体基板
12 n型半導体層(半導体層)
14 高周波回路(電気回路
16 グランド導体
18 高周波信号用電極(電極)
20 グランド電極(第1の定電圧導体)
22 基板貫通導体
32 トラップ導入領域
34 n型不純物拡散領域
36 下面電極(第1の定電圧導体)
38 第2のグランド電極(第2の定電圧導体)
40 第3のグランド電極
42 第1の抵抗パタン
44 第2の抵抗パタン
46 第3の抵抗パタン
48 ガードリング
50 n-InP基板
52 n-InGaAs層
54 第1のn-InP層
56 i-InP層(トラップ導入層)
58 第2のn-InP層
60 p-不純物拡散領域(第2導電型不純物拡散領域)
62 受光部
64,90 正電極
66,92 負電極
70 外周領域
72 n-GaAs基板
74 n-AlGaAsクラッド層
76 AlGaAs活性層
78 p-AlGaAsクラッド層
80 第1のp-GaAs層
82 i-GaAs層(トラップ導入層)
84 第2のp-GaAs層
86 開口
88 電流狭窄部

Claims (4)

  1. 半導体基板と、
    前記半導体基板上に設けられ、不純物が拡散された半導体層と、
    前記半導体層に設けられた電気回路と、
    前記半導体層上に設けられ、前記電気回路に接続された電極と、
    前記半導体層上に設けられ、接地又は一定電圧に維持された第1の定電圧導体と、
    を備え、
    前記電極及び前記第1の定電圧導体は前記半導体層にそれぞれオーミック接触し、
    前記半導体層は、トラップが導入されたトラップ導入領域を前記電極と前記第1の定電圧導体との間に有し、
    前記トラップ導入領域は、第1の閾値電圧より大きい電圧が前記電極と前記第1の定電圧導体との間に印加された場合に、前記電極と前記第1の定電圧導体との間において前記トラップ導入領域を介して放電が生じるようなトラップ密度を有し、
    前記第1の閾値電圧は、前記電気回路の通常動作において前記電極と前記第1の定電圧導体との間に印加される電圧より大きく、静電気によって前記電極と前記第1の定電圧導体との間に印加される電圧より小さく、
    前記半導体層上に設けられ、接地又は一定電圧に維持された第2の定電圧導体と、
    前記電極と前記第1の定電圧導体との間、及び前記電極と前記第2の定電圧導体との間にそれぞれ設けられた、第1及び第2の抵抗パタンと、
    を更に備え、
    前記トラップ導入領域は、前記電極と前記第2の定電圧導体との間にも存在し、
    前記トラップ導入領域は、第2の閾値電圧より大きい電圧が前記電極と前記第2の定電圧導体との間に印加された場合に、前記電極と前記第2の定電圧導体との間において前記トラップ導入領域を介して放電が生じるようなトラップ密度を有し、
    前記第2の閾値電圧は、前記電気回路の通常動作において前記電極と前記第2の定電圧導体との間に印加される電圧より大きく、静電気によって前記電極と前記第2の定電圧導体との間に印加される電圧より小さく、
    前記第2の閾値電圧は、前記第1の閾値電圧より大きく、
    前記第1の抵抗パタンは、前記電極と前記第1の定電圧導体との間において前記トラップ導入領域を介して放電が生じた場合に焼き切れ、
    前記第2の抵抗パタンは、前記電極と前記第2の定電圧導体との間において前記トラップ導入領域を介して放電が生じた場合に焼き切れることを特徴とする半導体装置。
  2. 半導体基板と、
    前記半導体基板上に設けられ、不純物が拡散された半導体層と、
    前記半導体層に設けられた電気回路と、
    前記半導体層上に設けられ、前記電気回路に接続された電極と、
    前記半導体層上に設けられ、接地又は一定電圧に維持された第1の定電圧導体と、
    を備え、
    前記電極及び前記第1の定電圧導体は前記半導体層にそれぞれオーミック接触し、
    前記半導体層は、トラップが導入されたトラップ導入領域を前記電極と前記第1の定電圧導体との間に有し、
    前記トラップ導入領域は、第1の閾値電圧より大きい電圧が前記電極と前記第1の定電圧導体との間に印加された場合に、前記電極と前記第1の定電圧導体との間において前記トラップ導入領域を介して放電が生じるようなトラップ密度を有し、
    前記第1の閾値電圧は、前記電気回路の通常動作において前記電極と前記第1の定電圧導体との間に印加される電圧より大きく、静電気によって前記電極と前記第1の定電圧導体との間に印加される電圧より小さく、
    前記第1の定電圧導体が、前記電気回路を囲うガードリングであることを特徴とする半導体装置。
  3. 半導体基板と、
    前記半導体基板上に設けられた電気回路と、
    前記半導体基板上に設けられ、前記電気回路に接続された電極と、
    前記半導体基板上に設けられ、接地又は一定電圧に維持された第1の定電圧導体と、
    を備え、
    前記半導体基板は、第1の閾値電圧より大きい電圧が前記電極と前記第1の定電圧導体との間に印加された場合に、前記電極と前記第1の定電圧導体との間において前記半導体基板を介して放電が生じるようなトラップ密度を有し、
    前記第1の閾値電圧は、前記電気回路の通常動作において前記電極と前記第1の定電圧導体との間に印加される電圧より大きく、静電気によって前記電極と前記第1の定電圧導体との間に印加される電圧より小さく、
    前記第1の定電圧導体が、前記電気回路を囲うガードリングであることを特徴とする半導体装置。
  4. 前記半導体基板は、不純物が拡散された第1及び第2の不純物拡散領域を有し、
    前記電極及び前記第1の定電圧導体は、前記第1及び第2の不純物拡散領域にそれぞれオーミック接触していることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
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US8232625B2 (en) * 2009-03-26 2012-07-31 International Business Machines Corporation ESD network circuit with a through wafer via structure and a method of manufacture
JP6161189B2 (ja) * 2013-02-19 2017-07-12 アルプス電気株式会社 静電容量式入力装置
JP5836346B2 (ja) * 2013-10-04 2015-12-24 有限会社 ナプラ 配線基板及び電子デバイス

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6412565A (en) * 1987-07-06 1989-01-17 Nec Corp Semiconductor integrated circuit
JP2723936B2 (ja) * 1988-12-16 1998-03-09 株式会社日立製作所 半導体素子
JPH02253651A (ja) * 1989-03-28 1990-10-12 Nec Corp 半導体集積回路の入力保護回路
JPH0621503A (ja) * 1992-07-06 1994-01-28 Nippon Telegr & Teleph Corp <Ntt> 半導体光検出装置とその製造方法
JPH08162480A (ja) * 1994-12-03 1996-06-21 Sony Corp 保護ダイオード内蔵型電界効果トランジスタ
JP2001015851A (ja) * 1999-07-01 2001-01-19 Sony Corp 半導体レーザ素子及びその作製方法
JP2006120979A (ja) * 2004-10-25 2006-05-11 Sanyo Electric Co Ltd 保護素子およびそれを用いた半導体装置
JP2006310512A (ja) * 2005-04-28 2006-11-09 Sanyo Electric Co Ltd 化合物半導体スイッチ回路装置
JP4326500B2 (ja) * 2005-05-12 2009-09-09 Okiセミコンダクタ株式会社 半導体装置
JP2007115896A (ja) * 2005-10-20 2007-05-10 Sanyo Electric Co Ltd 化合物半導体装置

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