JP4326500B2 - 半導体装置 - Google Patents
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Description
上述したように、保護回路から電流を放出する場合には、電流は必ず基板を通して電源側又はグラウンド側へ放出される。ところが、MOSトランジスタなどで保護回路を構成する場合、この保護回路と基板の内部とにより寄生バイポーラトランジスタを構成し、この寄生バイポーラトランジスタがオンして、基板の内部の電位が上昇する。さらに、内部回路と基板の内部とにより寄生バイポーラトランジスタを構成し、基板の内部の電位が上昇することにより、この寄生バイポーラトランジスタがオンしてしまい、一部の電流は基板の内部から内部回路に到達して内部回路誤動作の原因になっていた。
(a) サージ電圧が印加された場合
パッド1cに正又は負のサージ電圧が印加されると、保護回路1bのPMOS又はNMOSのダイオードがオンして電源側又はグラウンド側にサージ電流が放出されるとともに、その保護回路1bを介して基板1の内部に一部のサージ電流が流れる。
パッド1cにサージ電圧が印加されない場合は、PMOS及びNMOSが共にオフし、内部回路2aは、半田バンプ3及び保護回路1bの負荷抵抗を通して、パッド1cと電気的に接続されて、通常動作を行う。
P型シリコン基板などの基板1上に、通常のMOSプロセスなどにより、保護回路1b、アルミニウム配線などの配線パターン1d、半田バンプ3用の図示しないパッド、及びワイヤボンディング用のパッド1cを形成した後、その基板1のダイシングを行う。
サージ電圧がパッド1cに印加された場合には、保護回路1bを通して電源側又はグラウンド側に電流を放出し、サージ電圧の印加に伴って発生する電流は、基板1の中を流れ、電源側又はグラウンド側に吸収される。このため、内部回路2aが形成された基板2には電流が流れ込まないため、その内部回路2aの誤動作が発生しない。
パッド14に正又は負のサージ電圧が印加されると、保護回路13のPMOS又はNMOSのダイオードがオンして、電源側又はグラウンド側にサージ電流が放出される。また、一部(電源側又はグラウンド側に流れる電流の10-4程度)のサージ電流は、保護回路13を通して、基板11の内部に流れる。
P型シリコン基板などの厚みが300μm程度の基板11上に、通常のMOSプロセスなどにより、内部回路12、保護回路13、配線パターン15、及びパッド14を形成する。
サージ電圧がパッド14に印加された場合には、保護回路13を通じて電源側又はグラウンド側に電流を放出し、基板11のバルクに流れる一部のサージ電流は、絶縁体層16により阻止される。このため、内部回路12にサージ電流が流れ込まないため、該内部回路12の誤動作が発生しない。
パッド24に正又は負のサージ電圧が印加されると、保護回路23のPMOS又はNMOSのダイオードがオンして、電源側又はグラウンド側にサージ電流が放出される。又、一部(電源側又はグラウンド側に流れる電流の10-4程度)のサージ電流は、保護回路23を通して、基板21の内部に流れる。
P型シリコン基板などの厚みが300μm程度の基板21上に、通常のMOSプロセスなどにより、内部回路22、保護回路23、配線パターン25、及びパッド24を形成する。
サージ電圧がパッド24に印加された場合には、保護回路23を通して電源側又はグラウンド側に電流を放出し、基板21の内部に流れる一部のサージ電流を、電極27に吸収する。このため、内部回路22にサージ電流が流れ込まないため、該内部回路22の誤動作が発生しない。
パッド24に正又は負のサージ電圧が印加されると、保護回路23のPMOS又はNMOSのダイオードがオンして、電源側又はグラウンド側にサージ電流が放出される。又、一部(電源側又はグラウンド側に流れる電流の10-4程度)のサージによるキャリア電流は、保護回路23を通して、基板21の内部に流れる。
P型シリコン基板などの厚みが300μm程度の基板21上に、通常のMOSプロセスなどにより、内部回路22、保護回路23、配線パターン25、及びパッド24を形成する。
サージ電圧がパッド24に印加された場合には、保護回路23を通して電源側又はグラウンド側に電流を放出し、基板21の内部に流れる一部のサージ電流を、再結合中心層36に吸収する。このため、内部回路22にサージ電流が流れ込まないため、該内部回路22の誤動作が発生しない。
1b,13,23 保護回路
1c,14,24 パッド
2a,12,22 内部回路
3 半田バンプ
36 再結合中心層
Claims (3)
- 基板上に形成された複数のパッドと、
前記各パッドに接続され、該パッドに印加されるサージ電圧によるサージ電流を前記基板を通して外部に、一部を前記基板の内部に放出する複数の保護回路と、
入力端子又は出力端子が前記各パッドと電気的に接続された内部回路とを備えた半導体装置において、
前記保護回路と前記内部回路との間に、前記保護回路の下層から前記基板の裏面の方向に前記一部の前記サージ電流の電流パスに基づいて設定される一定の距離離間する位置の深さよりも前記基板の裏面から表面方向にかけて深く掘った溝の内部に絶縁体層を設けたことを特徴とする半導体装置。 - 基板上に形成された複数のパッドと、
前記各パッドに接続され、該パッドに印加されるサージ電圧によるサージ電流を前記基板を通して外部に、一部を前記基板の内部に放出する複数の保護回路と、
入力端子又は出力端子が前記各パッドと電気的に接続された内部回路とを備えた半導体装置において、
前記保護回路の直下に、前記保護回路の下層から前記基板の深さ方向に前記一部の前記サージ電流が流れる電流パスに基づいて設定される一定の距離離間する位置の深さよりも前記基板の裏面から表面方向にかけて深く掘った溝の内部と該内部と電気的に接続するように前記基板の裏面とに電極を設けたことを特徴とする半導体装置。 - 基板上に形成された複数のパッドと、
前記各パッドに接続され、該パッドに印加されるサージ電圧によるサージ電流を前記基板を通して外部に、一部を前記基板の内部に放出する複数の保護回路と、
入力端子又は出力端子が前記各パッドと電気的に接続された内部回路とを備えた半導体装置において、
前記保護回路の直下に、前記保護回路の下層から前記基板の深さ方向に前記一部の前記サージ電流が流れる電流パスに基づいて設定される一定の距離離間する位置よりも前記基板の裏面から表面方向にかけて深く掘った溝の表面に再結合中心層を設けたことを特徴とする半導体装置。
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