JP2012243930A - 半導体装置、半導体パッケージ、および半導体装置の製造方法 - Google Patents

半導体装置、半導体パッケージ、および半導体装置の製造方法 Download PDF

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Abstract

【課題】信頼性の高い半導体装置を提供する。
【解決手段】Ｎ型基板１０と、Ｎ型基板１０の一面側に設けられたＰ型ウェル４０と、Ｐ型ウェル４０に設けられたＰ型高濃度不純物領域４２と、Ｐ型ウェル４０に設けられたＮ型のソース・ドレイン領域を有するＭＯＳトランジスタ２０と、Ｎ型基板１０の一面側に設けられ、かつ一方がＰ型高濃度不純物領域４２と電気的に接続し、他方が接地されているソース・ドレイン領域を有するＭＯＳトランジスタ３０と、を備える。
【選択図】図１

Description

本発明は、半導体装置、半導体パッケージ、および半導体装置の製造方法に関する。
半導体装置については、その信頼性の向上が求められる。しかしながら、半導体素子に異常電圧が印加された場合には、半導体素子が破壊され、半導体装置の信頼性は低下してしまうことがある。例えば特許文献１〜３には、素子耐圧を向上させるための技術が記載されている。
特許文献１に記載の技術は、ストレス加速試験により電圧が印加された場合に、ウェルと拡散層との間における電位差が発生することを防ぐというものである。特許文献２に記載の技術は、二つのトランジスタのうちの一方におけるバックゲートをフローティング状態とするというものである。特許文献３には、第１のベース拡散層および第１のベース拡散層よりも表面濃度が低い第２のベース拡散層を有するバイポーラトランジスタが開示されている。また、特許文献４には、三重ウェルを有するフラッシュメモリが開示されており、より低い電圧で動作させることを目的とするものである。
特開２００８−２６２９４１号公報 特開２０１０−１５３４４４号公報 特開平１０−２８９９１１号公報 特開２００２−１６１５７号公報
回路内の半導体素子は、半導体装置にかかる大きなサージ電圧により破壊されてしまうことがある。例えば、縦型トランジスタを有する半導体装置においては、半導体装置の裏面電極に大きなサージ電圧が印加される場合がある。縦型トランジスタを有する半導体装置においては、半導体基板と半導体素子間に寄生バイポーラトランジスタが存在する。この寄生バイポーラトランジスタのコレクタとエミッタ間の耐圧（以下ＢＶＣＥＯ）が半導体装置の裏面電極へ印加されたサージ電圧よりも低い場合、サージ電圧が印加されることより寄生バイポーラトランジスタが動作してしまうことがある。寄生バイポーラトランジスタが動作した場合、半導体素子に異常電圧が印加され、半導体素子が破壊されてしまうおそれがある。これを防止するため、半導体装置には、一定以上のサージ対量を満たすことが求められる。
本発明によれば、第１導電型の基板と、
前記基板の一面側に設けられた前記第１導電型とは異なる第２導電型のウェルと、
前記ウェルに設けられた前記第２導電型の第１高濃度不純物領域と、
前記ウェルに設けられた前記第１導電型の第１ソース・ドレイン領域を有する第１ＭＯＳトランジスタと、
前記基板の前記一面側に設けられ、かつ一方が前記第１高濃度不純物領域と電気的に接続し、他方が接地されている第２ソース・ドレイン領域を有する第２ＭＯＳトランジスタと、
を備える半導体装置が提供される。
本発明によれば、基板の一面側に設けられた第２ＭＯＳトランジスタが有する第２ソース・ドレイン領域のうち、一方がウェル内に設けられた第２導電型の第１高濃度不純物領域と電気的に接続し、他方が接地されている。基板の一面とは反対の他面側から大きなサージ電圧が印加された場合、第２ＭＯＳトランジスタのチャネルは反転する。このため、ウェルは、第１高濃度不純物領域および第２ＭＯＳトランジスタを介して接地されることとなる。これにより、基板と第１ＭＯＳトランジスタとの間で寄生バイポーラトランジスタが動作することが抑制される。従って、半導体装置のサージ対量を向上することができ、信頼性の高い半導体装置を提供することが可能となる。
本発明によれば、リードフレームまたは配線基板と、前記リードフレームまたは前記配線基板上に搭載される第１半導体装置と、前記第１半導体装置と前記リードフレームまたは前記配線基板とを接続する接続部材と、前記接続部材を埋め込む樹脂部材と、を備え、前記第１半導体装置は、第１導電型の基板と、前記基板の一面側に設けられた前記第１導電型とは異なる第２導電型のウェルと、前記ウェルに設けられた前記第２導電型の第１高濃度不純物領域と、前記ウェルに設けられた前記第１導電型の第１ソース・ドレイン領域を有する第１ＭＯＳトランジスタと、前記基板の前記一面側に設けられ、かつ一方が前記第１高濃度不純物領域と電気的に接続し、他方が接地されている第２ソース・ドレイン領域を有する第２ＭＯＳトランジスタと、を備える半導体装置パッケージが提供される。
本発明によれば、第１導電型の基板と、前記基板の一面側に設けられた前記第１導電型とは異なる第２導電型のウェルと、前記ウェルに設けられた前記第２導電型の第１高濃度不純物領域と、前記ウェルに設けられた前記第１導電型の第１ソース・ドレイン領域を有する第１ＭＯＳトランジスタと、前記基板の前記一面側に設けられ、かつ一方が前記第１高濃度不純物領域と電気的に接続し、他方が接地されている第２ソース・ドレイン領域を有する第２ＭＯＳトランジスタと、を備える半導体装置の製造方法であって、前記基板に不純物を注入して前記ウェルを形成する工程と、前記第１ＭＯＳトランジスタのゲート電極および前記第２ＭＯＳトランジスタのゲート電極を形成する工程と、前記基板に不純物を注入することにより、前記第１ソース・ドレイン領域、前記第２ソース・ドレイン領域、および前記第１高濃度不純物領域を形成する工程と、を備える半導体装置の製造方法が提供される。
本発明によれば、信頼性の高い半導体装置を提供することができる。
第１の実施形態に係る半導体装置を示す断面図である。 制御トランジスタおよび出力トランジスタからなる回路パターンの一例を示す回路図である。 制御トランジスタおよび出力トランジスタからなる回路パターンの一例を示す回路図である。 図１に示す半導体装置の一部を示す平面図である。 図１に示す半導体装置の一部を示す平面図である。 図１に示す半導体装置を搭載した半導体パッケージを示す断面図である。 図１に示す半導体装置の変形例を示す断面図である。 図７に示す半導体装置を搭載した半導体パッケージを示す断面図である。 図１に示す半導体装置の製造方法を示す断面図である。 図１に示す半導体装置の製造方法を示す断面図である。 図１に示す半導体装置の製造方法を示す断面図である。 比較例に係る半導体装置を示す断面図である。 第２の実施形態に係る半導体装置を示す断面図である。 図１３に示す半導体装置の一部を示す回路図である。 第３の実施形態に係る半導体装置を示す断面図である。 ＭＯＳトランジスタが高圧素子である場合を示す断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１は、第１の実施形態に係る半導体装置１００を示す断面図である。本実施形態に係る半導体装置１００は、Ｎ型基板１０と、Ｐ型ウェル４０と、Ｐ型高濃度不純物領域４２と、ＭＯＳトランジスタ２０と、ＭＯＳトランジスタ３０と、を備えている。半導体装置１００は、例えば自動車に搭載され、自動車電装用ＩＰＤとして使用される。また、半導体装置１００は、自動二輪車や遊技機に搭載されていてもよい。
Ｐ型ウェル４０は、Ｎ型基板１０の一面側に設けられている。Ｐ型高濃度不純物領域４２は、Ｐ型ウェル４０に設けられている。ＭＯＳトランジスタ２０は、Ｐ型ウェル４０に設けられている。また、ＭＯＳトランジスタ２０は、Ｎ型のソース・ドレイン領域を有するＮ型ＭＯＳトランジスタである。ＭＯＳトランジスタ３０は、Ｎ型基板１０の一面側に設けられている。また、ＭＯＳトランジスタ３０は、一方がＰ型高濃度不純物領域４２と電気的に接続し、他方が接地されているソース・ドレイン領域を有する。以下、半導体装置１００の構成について詳細に説明する。
図１に示すように、半導体装置１００におけるＮ型基板１０は、Ｎ型半導体基板５２およびＮ型エピタキシャル層５０からなる。Ｎ型エピタキシャル層５０は、Ｎ型半導体基板５２上に形成される。Ｐ型ウェル４０は、Ｎ型エピタキシャル層５０に設けられており、Ｎ型基板１０の一面側において外部に露出している。
Ｎ型半導体基板５２およびＮ型エピタキシャル層５０は、例えばＳｉにより構成される。Ｎ型エピタキシャル層５０は、Ｎ型半導体基板５２に対し、低濃度の不純物濃度を有する。
半導体装置１００は、縦型トランジスタ６０を備えている。縦型トランジスタ６０は、半導体装置１００において、例えば電力の出力を制御するパワーＭＯＳトランジスタである。図１に示すように、縦型トランジスタ６０は、例えばＮ型基板１０に設けられる。縦型トランジスタ６０は、ゲート電極６２、ゲート絶縁膜６８、Ｎ型高濃度不純物領域６４およびＰ型高濃度不純物領域６６を有する。ゲート電極６２は、例えばポリシリコンにより構成される。また、ゲート絶縁膜６８は、例えばＳｉＯ２により構成される。
Ｎ型エピタキシャル層５０には、Ｐ型ベース領域４８が設けられている。Ｐ型ベース領域４８の不純物濃度は、例えばＰ型ウェル４０の不純物濃度よりも高く設計される。Ｎ型エピタキシャル層５０には、Ｐ型ベース領域４８を貫通するように溝が設けられる。ゲート絶縁膜６８は、当該溝の内面上に設けられている。また、ゲート電極６２は、当該溝を埋め込むように、ゲート絶縁膜６８上に設けられる。Ｎ型高濃度不純物領域６４およびＰ型高濃度不純物領域６６は、Ｎ型エピタキシャル層５０に設けられたＰベース領域４８内に設けられている。また、Ｎ型高濃度不純物領域６４およびＰ型高濃度不純物領域６６は、ゲート絶縁膜６８と接するように配置される。
縦型トランジスタ６０は、Ｎ型高濃度不純物領域６４をソース領域、Ｎ型エピタキシャル層５０およびＮ型半導体基板５２をドレイン領域としたＭＯＳトランジスタを構成する。このとき、半導体装置１００の裏面側、すなわちＮ型半導体基板５２は、Ｎ型基板１０の裏面に設けられた裏面電極（図示せず）を介して例えばＶｂｂと接続する。
ＭＯＳトランジスタ２０は、半導体装置１００において、例えば制御回路を構成している。また、ＭＯＳトランジスタ２０は、ゲート電極２２、ゲート絶縁膜２８、Ｎ型のソース領域２４およびＮ型のドレイン領域２６からなる。ソース領域２４およびドレイン領域２６は、Ｐ型ウェル４０に設けられている。また、ドレイン領域２６は、Ｐ型高濃度不純物領域４２と電気的に接続している。ゲート絶縁膜２８は、Ｐ型ウェル４０上に設けられており、平面視でソース領域２４とドレイン領域２６との間に位置する。ゲート電極２２は、ゲート絶縁膜２８上に設けられている。ゲート絶縁膜２８は、例えばＳｉＯ２により構成される。また、ゲート電極２２は、例えばポリシリコンにより構成される。
上述したように、Ｎ型半導体基板５２は、Ｎ型基板１０の裏面に設けられた裏面電極（図示せず）を介してＶｂｂに接続されている。このため、ＭＯＳトランジスタ２０において、ソース領域２４またはドレイン領域２６と、Ｐ型ウェル４０と、Ｎ型エピタキシャル層５０およびＮ型半導体基板５２と、からなるＮＰＮ型の寄生バイポーラトランジスタが発生することとなる。この場合、ソース領域２４またはドレイン領域２６がエミッタを、Ｐ型ウェル４０がベースを、Ｎ型エピタキシャル層５０およびＮ型基板５２がコレクタを構成することとなる。
図２および図３は、制御トランジスタおよび出力トランジスタからなる回路パターンの一例を示す回路図であり、それぞれＭＯＳトランジスタ２０および縦型トランジスタ６０からなる回路パターンの一例を示している。なお、図２および図３は、ＭＯＳトランジスタ２０および縦型トランジスタ６０の機能を説明するための図である。このため、図２および図３に示す回路パターンにおいて、本実施形態におけるＭＯＳトランジスタ３０を示していない。
図２に示す回路は、縦型トランジスタ６０をオフするための回路である。図２に示すように、ＭＯＳトランジスタ２０のドレインは、縦型トランジスタ６０のゲート電極と接続している。
図２中のＭＯＳトランジスタ９０は、Ｐｃｈトランジスタである。このため、ＭＯＳトランジスタ９０のゲートにＬ（ロウ）レベルの電位が与えられることにより、ＭＯＳトランジスタ９０はオンする。これにより、ＭＯＳトランジスタ２０のゲートにはＶｂｂ電位が与えられ、ＮｃｈであるＭＯＳトランジスタ２０はオンする。その結果、電流Ｉが流れ、ＰＲＥＧＡＴＥの電位が下がり、縦型トランジスタ６０がオフされることとなる。
図２に示す回路においては、例えばＭＯＳトランジスタ２０のドレインに接続した寄生バイポーラトランジスタが発生する。寄生バイポーラトランジスタのコレクタは、Ｖｂｂと接続している。このため、サージ電圧の印加により寄生バイポーラトランジスタが動作した場合、図２中におけるＰＲＥＧＡＴＥの電位がＶｂｂ電位につり上がる。その結果、縦型トランジスタ６０のゲートおよびドレインに異常電圧が印加されてしまう。縦型トランジスタ６０に印加される異常電圧は、縦型トランジスタ６０の破壊を引き起こすおそれがある。
図３に示す回路パターンでは、縦型トランジスタ６０からなる出力ＭＯＳトランジスタのＯＵＴに、ＭＯＳトランジスタ２０のドレインが接続している。また、縦型トランジスタ６０のゲート電極に回路が繋がっている。
図３に示す回路においても、例えばＭＯＳトランジスタ２０のドレインに接続した寄生バイポーラトランジスタが発生する。サージ電圧の印加により寄生バイポーラトランジスタが動作した場合には、図３中における負荷に大電流が流れてしまう。この大電流により、ＭＯＳトランジスタ２０の破壊が引き起こされるおそれがある。
図１に示すように、ＭＯＳトランジスタ３０は、ゲート電極３２、ゲート絶縁膜３８、ソース領域３４およびドレイン領域３６からなる。ソース領域３４は接地している。ドレイン領域３６は、Ｐ型高濃度不純物領域４２と電気的に接続している。
ＭＯＳトランジスタ３０は、Ｐ型ウェル４０に設けられている。また、ＭＯＳトランジスタ３０が有するドレイン領域３６は、ＭＯＳトランジスタ２０が有するソース領域２４と一体として設けられる。すなわち、ドレイン領域３６は、ソース領域２４と同様のＮ型を有することとなる。このように、本実施形態におけるＭＯＳトランジスタ３０は、Ｎ型のソース領域３４およびＮ型のドレイン領域３６を有するＮ型ＭＯＳトランジスタである。
ソース領域３４およびドレイン領域３６は、Ｐ型ウェル４０に設けられている。ゲート絶縁膜３８は、Ｐ型ウェル４０上に設けられており、平面視でソース領域３４とドレイン領域３６との間に位置する。ゲート電極３２は、ゲート絶縁膜３８上に設けられている。ゲート絶縁膜３８は、例えばＳｉＯ２により構成される。また、ゲート電極３２は、例えばポリシリコンにより構成される。
本実施形態において、ゲート電極３２は、接地している。これにより、後述するように、Ｖｂｂにサージ電圧が印加された場合に、ＭＯＳトランジスタ３０のチャネルが反転することとなる。また、ゲート電極３２は、例えば浮遊電位であってもよい。
図４および図５は、図１に示す半導体装置１００の一部を示す平面図である。図４および図５では、ＭＯＳトランジスタ２０およびＭＯＳトランジスタ３０の平面構造を示している。
本実施形態に係る半導体装置１００では、図４に示すように、Ｐ型高濃度不純物領域４２とドレイン領域３６は互いに離間している。この場合、ドレイン領域３６は、後述するように、Ｎ型エピタキシャル層５０上に設けられた配線を介して、Ｐ型高濃度不純物領域４２と接続することとなる。
また、半導体装置１００は、図５に示す構造を有していてもよい。図５に示す構造では、Ｐ型ウェル４０に設けられたＰ型高濃度不純物領域４４を有している。Ｐ型高濃度不純物領域４４は、Ｐ型高濃度不純物領域４２に接するように、かつドレイン領域３６に接するように設けられている。図５に示すように、高濃度の拡散層同士を直接接合させた場合、Ｐ型高濃度不純物領域とＮ型高濃度不純物領域との間において接合リーク電流が発生する。従って、図５に示す構造によれば、Ｐ型高濃度不純物領域４２とドレイン領域３６は、電気的に接続することとなる。
図６は、図１に示す半導体装置１００を搭載した半導体パッケージ２００を示す断面図である。半導体パッケージ２００は、リードフレーム９６と、半導体装置１００と、接続部材９２と、樹脂部材９４と、を備えている。半導体装置１００は、はんだ９８を介してリードフレーム９６上に搭載される。なお、半導体装置１００は、例えばインタポーザ等の配線基板上に搭載されていてもよい。また、接続部材９２は、例えばボンディングワイヤであり、半導体装置１００とリードフレーム９６とを接続する。樹脂部材９４はモールド樹脂であり、半導体装置１００および接続部材９２を埋め込む。
図７は、図１に示す半導体装置１００の変形例を示す断面図である。図７に示す半導体装置１００の変形例において、半導体装置１００は、ＭＯＳトランジスタ２０およびＭＯＳトランジスタ３０を有する半導体装置１１１と、縦型トランジスタ６０を有する半導体装置１１２からなる。このとき、半導体装置１１１は、Ｎ型半導体基板５２およびＮ型エピタキシャル層５０からなるＮ型基板１０を有する。また、半導体装置１１２は、Ｎ型半導体基板５２およびＮ型エピタキシャル層５０とは別個に設けられた、Ｎ型半導体基板５６およびＮ型半導体基板５６上に設けられたＮ型エピタキシャル層５６からなるＮ型基板１２を有する。Ｎ型エピタキシャル層５４は、Ｎ型半導体基板５６に対し、低濃度の不純物濃度を有する。
本変形例において、ＭＯＳトランジスタ２０およびＭＯＳトランジスタ３０は、Ｎ型半導体基板５２上に形成されたＮ型エピタキシャル層５０に設けられる。また、縦型トランジスタ６０は、Ｎ型基板１２に設けられる。
本変形例によれば、Ｎ型エピタキシャル層５４はＮ型エピタキシャル層５０と別個に設けられるため、Ｎ型エピタキシャル層５４の膜厚を、Ｎ型エピタキシャル層５０よりも薄く形成することができる。これにより、不純物濃度が低いＮ型エピタキシャル層５４による抵抗を低減し、縦型トランジスタ６０のオン抵抗の低減を図ることができる。
図８は、図７に示す半導体装置１００を搭載した半導体パッケージ２００を示す断面図である。図８に示すように、半導体装置１００を構成する半導体装置１１１と半導体装置１１２は、例えば互いに離間してリードフレーム９６上に搭載される。また、半導体装置１１１と半導体装置１１２は、いずれもはんだ９８を介してリードフレーム９６上に搭載される。なお、半導体装置１１１および半導体装置１１２は、インタポーザ等の配線基板上に搭載されていてもよい。
半導体装置１１２は縦型トランジスタ６０を有するため、Ｎ型半導体基板５６は裏面電極（図示せず）を介してＶｂｂと接続する。また、図８に示すように、半導体装置１１１と半導体装置１１２は、同一のリードフレーム９６上に搭載され、いずれも裏面電極（図示せず）を介してリードフレーム９６と接続する。従って、Ｎ型半導体基板５２についても、裏面電極（図示せず）を介してＶｂｂと接続されることとなる。このため、本変形例においても、ソース領域２４またはドレイン領域２６と、Ｐ型ウェル４０と、Ｎ型エピタキシャル層５０およびＮ型半導体基板５２と、からなるＮＰＮ型の寄生バイポーラトランジスタが発生することとなる。このとき、半導体装置１１２の裏面と半導体装置１１１の裏面は、例えば同電位となる。
次に、本実施形態に係る半導体装置１００の製造方法を説明する。図９〜図１１は、図１に示す半導体装置１００の製造方法を示す断面図である。
まず、図９（ａ）に示すように、Ｎ型半導体基板５２上に設けられたＮ型エピタキシャル層５０に、素子分離膜７０を形成する。素子分離膜７０は、例えばＬＯＣＯＳ法によって形成される。次いで、図９（ｂ）に示すように、Ｎ型エピタキシャル層５０にＰ型ウェル４０を形成する。Ｐ型ウェル４０は、Ｎ型エピタキシャル層５０のうちＭＯＳトランジスタ２０およびＭＯＳトランジスタ３０を形成する部分へ選択的に不純物を注入することにより形成される。
次いで、Ｎ型エピタキシャル層５０のうち、縦型トランジスタ６０を形成する部分の一部に溝を形成する。次いで、Ｎ型エピタキシャル層５０を熱酸化することにより、Ｎ型エピタキシャル層５０上および溝の内面上に酸化膜７４を形成する。次いで、ＣＶＤ法等を用いて、酸化膜７４上に導電膜７２を堆積することにより、図９（ｃ）に示す構造が得られる。
次いで、フォトリソグラフィ法を用いて、導電膜７２上にエッチングマスクを形成する。次いで、当該エッチングマスクを用いたエッチングにより、酸化膜７４および導電膜７２を選択的に除去する。これにより、Ｐ型ウェル４０上に、ＭＯＳトランジスタ２０を構成するゲート電極２２およびゲート絶縁膜２８、ＭＯＳトランジスタ３０を構成するゲート電極３２およびゲート絶縁膜３８が形成される。また、Ｐ型ウェル４０とは素子分離膜７０によって分離された領域上に、縦型トランジスタ６０を構成するゲート電極６２およびゲート絶縁膜６８が形成される。これにより、図１０（ａ）に示す構造が得られる。
次いで、図１０（ｂ）に示すように、Ｎ型エピタキシャル層５０に、Ｐ型ベース領域４８を形成する。Ｐ型ベース領域４８は、Ｎ型エピタキシャル層５０のうち縦型トランジスタ６０を形成する部分へ選択的に不純物を注入することにより形成される。
次いで、フォトリソグラフィ法を用いて、Ｎ型エピタキシャル層５０上に、マスクを形成する。そして、このマスクを用いて不純物注入することにより、ソース領域２４（ドレイン領域３６）、ドレイン領域２６、ソース領域３４、Ｐ型高濃度不純物領域４２、Ｎ型高濃度不純物領域６４およびＰ型高濃度不純物領域６６を形成する。これにより、図１０（ｃ）に示す構造が得られる。
次いで、Ｎ型エピタキシャル層５０上および素子分離膜７０上に、層間絶縁膜８７を堆積する。次いで、エッチング等により、層間絶縁膜８７にスルーホール８２を形成する。そして、スルーホール８２内に金属材料を埋め込む。次いで、層間絶縁膜８７上およびスルーホール８２上に、配線８０を形成する。配線８０は、例えばめっき法を用いて堆積されたＡｌ膜をエッチングして形成される。これにより、図１１（ａ）に示す構造が得られる。
これらの、スルーホールおよび配線を形成する工程を繰り返すことにより、Ｎ型基板１０上に多層配線層を形成する。これにより、半導体装置１００が形成されることとなる。
なお、ドレイン領域３６とＰ型高濃度不純物領域４２は、図１１（ｂ）に示すように、例えば配線８０より上層に形成される配線８４を介して互いに接続される。また、スルーホール８２および配線８０のみを介して互いに接続されるよう、配線８０を設計してもよい（図示せず）。
また、ドレイン領域３６とＰ型高濃度不純物領域４２は、例えば図１０（ｃ）に示されるソース領域２４（ドレイン領域３６）、ドレイン領域２６、ソース領域３４、Ｐ型高濃度不純物領域４２を形成する工程において、ドレイン領域３６がＰ型高濃度不純物領域４２と接するように形成されることで、互いに接続されてもよい。
次に、本実施形態の作用および効果を説明する。図１２は、比較例に係る半導体装置１０６を示す断面図である。比較例に係る半導体装置１０６は、ＭＯＳトランジスタ３０を設けていない点を除いて、本実施形態に係る半導体装置１００と同様の構成を有する。
縦型トランジスタを有する半導体装置においては、半導体装置の裏面電極へ大きなサージ電圧が印加される場合がある。例えば自動車電装用ＩＰＤにおいては、バッテリーがはずれたとき等に、半導体装置の裏面電極にサージ電圧が発生することがある。
縦型トランジスタを有する半導体装置においては、基板と半導体素子との間に寄生バイポーラトランジスタが存在する。この寄生バイポーラトランジスタのＢＶＣＥＯが、半導体装置の裏面電極へ印加されたサージ電圧よりも低い場合、サージ電圧が印加されることにより寄生バイポーラトランジスタが動作してしまうことがある。寄生バイポーラトランジスタが動作した場合、半導体素子に異常電圧が印加され、半導体素子が破壊されてしまうおそれがあった。
比較例においては、ソース領域２４またはドレイン領域２６と、Ｐ型ウェル４０と、Ｎ型エピタキシャル層５０およびＮ型半導体基板５２と、からなるＮＰＮ型の寄生バイポーラトランジスタが存在する。Ｐ型ウェル４０がＯＰＥＮである場合に、半導体装置の裏面電極へサージ電圧が印加されると、当該寄生バイポーラトランジスタが動作してしまう。
図１６は、ＭＯＳトランジスタ２０が高圧素子である場合を示す断面図である。ＭＯＳトランジスタ２０が高圧素子である場合、図１６に示すように、ドレイン領域２６は、Ｎ型高濃度不純物領域（Ｎ＋）をＮ型低濃度不純物領域（Ｎ−）で覆うことにより構成される。この場合、ドレイン領域２６とＮ型半導体基板５２との距離は短くなる。このため、サージ電圧が印加された場合において、ドレイン領域２６等からなる寄生バイポーラはさらに動作しやすくなる。
このため、サージ電圧による半導体素子の破壊を抑制するためには、寄生バイポーラトランジスタのベースをＯＰＥＮにしたときのＢＶＣＥＯが一定以上であることが求められる。自動車ＩＰＤに用いられる場合には、例えば半導体装置の裏面電極が接続するＶｂｂにｄＶ／ｄｔ＝２２Ｖ／μｓのサージが入る事を想定して、４０Ｖ以上のサージ対量を満たすことが好ましい。
例えば特許文献３記載の下記式によれば、ＢＶＣＥＯを向上させるためには、寄生バイポーラトランジスタの電流増幅率βを低くする、若しくは寄生バイポーラトランジスタのコレクタとベース間の耐圧（以下ＢＶＣＢＯ）を向上することが挙げられる。
Figure 2012243930
 （ｎ＝４、βは寄生バイポーラトランジスタの電流増幅率）
寄生バイポーラトランジスタの電流増幅率βを低減するためにＰ型ウェル４０の不純物濃度を上昇させた場合、ＭＯＳトランジスタ２０のドレインオフセットによる電界緩和が不十分となり、ＭＯＳトランジスタ２０におけるドレインとソース間の耐圧（ＢＶＤＳ）が確保できない。
一方で、ＢＶＣＢＯの向上を図るには、Ｐ型ウェル４０を深く形成することや、Ｎ型エピタキシャル層５０の濃度を低減させること、図１２におけるＰ型ウェル４０とＮ型半導体基板５２との間隔ａを大きくすることが考えられる。しかし、いずれによっても、同一基板上に設けられた縦型トランジスタ６０のオン抵抗の増大を招くこととなる。例えば、図１２における間隔ａを大きくした場合には、縦型トランジスタ６０におけるゲート電極６２とＮ型半導体基板５２との距離ｂも増大してしまい、縦型トランジスタ６０のオン抵抗は増大する。
これに対し、本実施形態に係る半導体装置１００によれば、Ｎ型半導体基板５２上に形成されたＮ型エピタキシャル層５０に設けられたＭＯＳトランジスタ３０が有するソース・ドレイン領域のうち、一方がＰ型ウェル４０に設けられたＰ型高濃度不純物領域４２と電気的に接続し、他方が接地されている。
Ｎ型半導体基板５２に大きなサージ電圧が印加された場合、ＭＯＳトランジスタ３０のチャネルは反転する。これは、サージ電圧の印加により、Ｐ型ウェル４０がマイナス電位となることに起因していると推測される。Ｐ型ウェル４０は、ドレイン領域３６と電気的に接続している。このため、ＯＰＥＮ状態にあるＰ型ウェル４０の電位は、半導体装置にサージ電位が印加された場合にのみ、ドレイン領域３６およびソース領域３４を介して接地電位となる。すなわち、寄生バイポーラトランジスタのコレクタとエミッタ間の耐圧（ＢＶＣＥＯ）は向上されることとなる。これにより、Ｎ型基板１０と、ＭＯＳトランジスタ２０との間で寄生バイポーラトランジスタが動作することが抑制される。従って、半導体装置のサージ対量を向上することができ、信頼性の高い半導体装置を提供することができる。
また、本実施形態に係る半導体装置１００によれば、サージ対量を向上するために、Ｐ型ウェル４０とＮ型半導体基板５２との間隔ａを大きくする必要がない。このため、ゲート電極６２とＮ型半導体基板５２との間隔ｂが大きくなることを抑制することができる。また、Ｎ型エピタキシャル層５０の不純物濃度を低減する必要がない。
従って、縦型トランジスタ６０のオン抵抗の増大を抑制することができる。
図１３は、第２の実施形態に係る半導体装置１０２を示す断面図であり、第１の実施形態に係る図１に対応している。また、図１４は、図１３に示す半導体装置１０２の一部を示す回路図である。本実施形態に係る半導体装置１０２は、クランプダイオードを設けている点を除いて、第１の実施形態に係る半導体装置１００と同様の構成を有する。
図１３に示すように、半導体装置１０２は、Ｐ型高濃度不純物領域４６を有している。Ｐ型高濃度不純物領域４６は、Ｎ型エピタキシャル層５０のうちＰ型ウェル４０の外側に設けられている。Ｐ型高濃度不純物領域４６は、Ｎ型エピタキシャル層５０との間においてクランプダイオードを構成する。
クランプダイオードの耐圧は、例えばドレイン領域２６またはソース領域２４と、Ｐ型ウェル４０と、Ｎ型エピタキシャル層５０およびＮ型基板５２と、からなる寄生バイポーラトランジスタのＢＶＣＥＯよりも小さい値とすることができる。これにより、後述するように、サージ電圧が印加された場合に、寄生バイポーラトランジスタよりも先にクランプダイオードが動作することとなる。クランプダイオードの耐圧は、例えば３０Ｖ以下とすることができる。
なお、クランプダイオードの耐圧は、Ｐ型高濃度不純物領域４６やＮ型エピタキシャル層５０の不純物濃度を変更することにより、適宜変更が可能である。
ＭＯＳトランジスタ３０のゲート電極３２は、Ｐ型高濃度不純物領域４６と電気的に接続している。ゲート電極３２とＰ型高濃度不純物領域４６は、例えばＮ型エピタキシャル層５０上に設けられた配線を介して互いに接続される。これにより、図１４に示すように、ＭＯＳトランジスタ３０のゲート電極３２が、クランプダイオードと接続することとなる。
ＭＯＳトランジスタ３０のゲート電極３２は、接地していることが好ましい。本実施形態では、図１３および図１４に示すように、ゲート電極３２は、一定の負荷を介して接地している。
本実施形態に係る半導体装置１０２によれば、Ｎ型半導体基板５２にサージ電圧が印加された場合に、Ｐ型高濃度不純物領域４６とＮ型エピタキシャル層５０との間に形成されたクランプダイオードが動作する。これにより、Ｐ型高濃度不純物領域４２と接続するゲート電極３２には、クランプダイオードを介して正電圧が印加される。これにより、ＭＯＳトランジスタ３０のチャネルを確実に反転させることができる。従って、信頼性の高い半導体装置を実現することができる。
また、本実施形態においても、第１の実施形態と同様の効果を得ることができる。
図１５は、第３の実施形態に係る半導体装置１０４を示す断面図であり、第１の実施形態に係る図１に対応している。本実施形態に係る半導体装置１０４において、ＭＯＳトランジスタ３０は、Ｐ型ウェル４０の外側に設けられている。また、ＭＯＳトランジスタ３０は、Ｐ型のソース・ドレイン領域を有する。これらの点を除いて、本実施形態に係る半導体装置１０４は、第１の実施形態に係る半導体装置１００と同様の構成を有する。
ＭＯＳトランジスタ３０は、Ｐ型のソース・ドレイン領域を有するＰ型ＭＯＳトランジスタである。図１５に示すように、本実施形態におけるＭＯＳトランジスタ３０のドレイン領域３６は、ソース領域２４と一体として設けられておらず、互いに離間している。
ＭＯＳトランジスタ３０のゲート電極３２は、例えば接地していることが好ましい。
本実施形態に係る半導体装置１０４によれば、Ｎ型半導体基板５２にサージ電圧が印加された場合に、ＭＯＳトランジスタ３０のバックゲートに正電圧が印加される。このため、ＭＯＳトランジスタ３０のチャネルが反転することとなる。これにより、Ｐ型高濃度不純物領域４２は、ＭＯＳトランジスタ３０を介して接地される。従って、本実施形態においても、第１の実施形態と同様の効果を得ることができる。
また、ＭＯＳトランジスタ２０のＰ型高濃度不純物領域４２およびソース領域２４には、一定のＶＳＢＧ電位が印加される場合がある。実施形態１においては、ＭＯＳトランジスタ３０はＮ型のソース・ドレイン領域を有する。また、ＭＯＳトランジスタ３０は、Ｐ型ウェル４０に設けられている。このため、例えば０．７Ｖ以上のＶＳＢＧ電位が印加された場合、ソース領域３４とＰ型ウェル４０からなるＰＮダイオードの順バイアスとなり、ＭＯＳトランジスタ３０のソース領域３４に電流が流れ込んでしまう。すなわち、ＶＳＢＧ電位が一定以下に限られてしまうこととなる。
本実施形態によれば、ＭＯＳトランジスタ３０は、Ｐ型ウェル４０の外側に形成されている。このため、ＶＳＢＧ電位の印加に起因してＭＯＳトランジスタ３０のソース領域３４に電流が流れ込むことが抑制される。従って、ＶＳＢＧ電位が一定以下に限られてしまうことを抑制しつつ、信頼性の高い半導体装置を提供することができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
１０ Ｎ型基板
１２ Ｎ型基板
２０ ＭＯＳトランジスタ
２２ ゲート電極
２４ ソース領域
２６ ドレイン領域
２８ ゲート絶縁膜
３０ ＭＯＳトランジスタ
３２ ゲート電極
３４ ソース領域
３６ ドレイン領域
３８ ゲート絶縁膜
４０ Ｐ型ウェル
４２ Ｐ型高濃度不純物領域
４４ Ｐ型高濃度不純物領域
４６ Ｐ型高濃度不純物領域
４８ Ｐ型ベース領域
５０ Ｎ型エピタキシャル層
５２ Ｎ型半導体基板
５４ Ｎ型エピタキシャル層
５６ Ｎ型半導体基板
６０ 縦型トランジスタ
６２ ゲート電極
６４ Ｎ型高濃度不純物領域
６６ Ｐ型高濃度不純物領域
６８ ゲート絶縁膜
７０ 素子分離膜
７２ 導電膜
７４ 酸化膜
８０ 配線
８２ スルーホール
８４ 配線
８７ 層間絶縁膜
９０ ＭＯＳトランジスタ
９２ 接続部材
９４ 樹脂部材
９６ リードフレーム
９８ はんだ
１００ 半導体装置
１０２ 半導体装置
１０４ 半導体装置
１０６ 半導体装置
１１１ 半導体装置
１１２ 半導体装置
２００ 半導体パッケージ

Claims (27)

  1. 第１導電型の基板と、
    前記基板の一面側に設けられた前記第１導電型とは異なる第２導電型のウェルと、
    前記ウェルに設けられた前記第２導電型の第１高濃度不純物領域と、
    前記ウェルに設けられた前記第１導電型の第１ソース・ドレイン領域を有する第１ＭＯＳトランジスタと、
    前記基板の前記一面側に設けられ、かつ一方が前記第１高濃度不純物領域と電気的に接続し、他方が接地されている第２ソース・ドレイン領域を有する第２ＭＯＳトランジスタと、
    を備える半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第２ＭＯＳトランジスタのゲート電極は、浮遊電位である半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第２ＭＯＳトランジスタのゲート電極は、接地している半導体装置。
  4. 請求項１ないし３いずれか１項に記載の半導体装置において、
    前記第１導電型はＮ型であり、前記第２導電型はＰ型である半導体装置。
  5. 請求項１ないし４いずれか１項に記載の半導体装置において、
    前記第１ソース・ドレイン領域のうち一方は、前記第１高濃度不純物領域と電気的に接続している半導体装置。
  6. 請求項１ないし５いずれか１項に記載の半導体装置において、
    前記第２ＭＯＳトランジスタは、前記ウェルに設けられており、
    前記第１ソース・ドレイン領域の一方は、前記第２ソース・ドレイン領域のうち前記第１高濃度不純物領域と接続している一方と一体であり、
    前記第２ソース・ドレイン領域は、前記第１導電型を有する半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記基板のうち前記ウェルの外側に設けられた、前記第２導電型の第２高濃度不純物領域を備え、
    前記第２ＭＯＳトランジスタのゲート電極は、前記第２高濃度不純物領域に接続している半導体装置。
  8. 請求項１ないし５いずれか１項に記載の半導体装置において、
    前記第２ＭＯＳトランジスタは、前記基板のうち前記ウェルの外側に設けられており、
    前記第２ソース・ドレイン領域は、前記第２導電型を有する半導体装置。
  9. 請求項１ないし８いずれか１項に記載の半導体装置において、
    前記第２ソース・ドレイン領域のうち前記第１高濃度不純物領域と接続している一方は、前記基板上に設けられた配線を介して前記第１高濃度不純物領域と接続している半導体装置。
  10. 請求項１ないし８いずれか１項に記載の半導体装置において、
    前記第２ソース・ドレイン領域のうち前記第１高濃度不純物領域と接続している一方は、前記第１高濃度不純物領域と接している半導体装置。
  11. 請求項１ないし１０いずれか１項に記載の半導体装置において、
    前記基板に設けられた縦型トランジスタを備える半導体装置。
  12. 請求項１ないし１１いずれか１項に記載の半導体装置において、
    前記半導体装置は、自動車、自動二輪車または遊技機に搭載される半導体装置。
  13. リードフレームまたは配線基板と、
    前記リードフレーム上または前記配線基板上に搭載される第１半導体装置と、
    前記第１半導体装置と前記リードフレームまたは前記配線基板とを接続する接続部材と、
    前記接続部材を埋め込む樹脂部材と、
    を備え、
    前記第１半導体装置は、
    第１導電型の基板と、
    前記基板の一面側に設けられた前記第１導電型とは異なる第２導電型のウェルと、
    前記ウェルに設けられた前記第２導電型の第１高濃度不純物領域と、
    前記ウェルに設けられた前記第１導電型の第１ソース・ドレイン領域を有する第１ＭＯＳトランジスタと、
    前記基板の前記一面側に設けられ、かつ一方が前記第１高濃度不純物領域と電気的に接続し、他方が接地されている第２ソース・ドレイン領域を有する第２ＭＯＳトランジスタと、
    を備える半導体装置パッケージ。
  14. 請求項１３に記載の半導体パッケージにおいて、
    前記基板に設けられた縦型トランジスタを備える半導体パッケージ。
  15. 請求項１３に記載の半導体パッケージにおいて、
    前記リードフレームまたはは前記配線基板上に搭載される第２半導体装置を備え、
    前記第２半導体装置は、縦型トランジスタを有する半導体パッケージ。
  16. 請求項１３ないし１５いずれか１項に記載の半導体パッケージにおいて、
    前記第２ＭＯＳトランジスタのゲート電極は、浮遊電位である半導体パッケージ。
  17. 請求項１３ないし１５いずれか１項に記載の半導体パッケージにおいて、
    前記第２ＭＯＳトランジスタのゲート電極は、接地している半導体パッケージ。
  18. 請求項１３ないし１７いずれか１項に記載の半導体パッケージにおいて、
    前記第１導電型はＮ型であり、前記第２導電型はＰ型である半導体パッケージ。
  19. 請求項１３ないし１８いずれか１項に記載の半導体パッケージにおいて、
    前記第１ソース・ドレイン領域のうち一方は、前記第１高濃度不純物領域と電気的に接続している半導体パッケージ。
  20. 請求項１３ないし１９いずれか１項に記載の半導体パッケージにおいて、
    前記第２ＭＯＳトランジスタは、前記ウェルに設けられており、
    前記第１ソース・ドレイン領域の一方は、前記第２ソース・ドレイン領域のうち前記第１高濃度不純物領域と接続している一方と一体であり、
    前記第２ソース・ドレイン領域は、前記第１導電型を有する半導体パッケージ。
  21. 請求項２０に記載の半導体パッケージにおいて、
    前記基板のうち前記ウェルの外側に設けられた前記第２導電型の第２高濃度不純物領域を備え、
    前記第２ＭＯＳトランジスタのゲート電極は、前記第２高濃度不純物領域に接続している半導体パッケージ。
  22. 請求項１３ないし１９いずれか１項に記載の半導体パッケージにおいて、
    前記第２ＭＯＳトランジスタは、前記基板のうち前記ウェルの外側に設けられており、
    前記第２ソース・ドレイン領域は、前記第２導電型を有する半導体パッケージ。
  23. 請求項１３ないし２２いずれか１項に記載の半導体パッケージにおいて、
    前記第２ソース・ドレイン領域のうち前記第１高濃度不純物領域と接続している一方は、前記基板上に設けられた配線を介して前記第１高濃度不純物領域と接続している半導体パッケージ。
  24. 請求項１３ないし２２いずれか１項に記載の半導体パッケージにおいて、
    前記第２ソース・ドレイン領域のうち前記第１高濃度不純物領域と接続している一方は、前記第１高濃度不純物領域と接している半導体パッケージ。
  25. 第１導電型の基板と、
    前記基板の一面側に設けられた前記第１導電型とは異なる第２導電型のウェルと、
    前記ウェルに設けられた前記第２導電型の第１高濃度不純物領域と、
    前記ウェルに設けられた前記第１導電型の第１ソース・ドレイン領域を有する第１ＭＯＳトランジスタと、
    前記基板の前記一面側に設けられ、かつ一方が前記第１高濃度不純物領域と電気的に接続し、他方が接地されている第２ソース・ドレイン領域を有する第２ＭＯＳトランジスタと、
    を備える半導体装置の製造方法であって、
    前記基板に不純物を注入して前記ウェルを形成する工程と、
    前記第１ＭＯＳトランジスタのゲート電極および前記第２ＭＯＳトランジスタのゲート電極を形成する工程と、
    前記基板に不純物を注入することにより、前記第１ソース・ドレイン領域、前記第２ソース・ドレイン領域、および前記第１高濃度不純物領域を形成する工程と、
    を備える半導体装置の製造方法。
  26. 請求項２５に記載の半導体装置の製造方法において、
    前記第１ソース・ドレイン領域、前記第２ソース・ドレイン領域、および前記第１高濃度不純物領域を形成する工程の後において、
    前記基板上に、前記第２ソース・ドレイン領域のうちの一方と前記第１高濃度不純物領域とを接続する配線を形成する工程を備える半導体装置の製造方法。
  27. 請求項２５に記載の半導体装置の製造方法において、
    前記第１ソース・ドレイン領域、前記第２ソース・ドレイン領域、および前記第１高濃度不純物領域を形成する工程は、前記第２ソース・ドレイン領域のうちの一方が前記第１高濃度不純物領域と接するように行われる半導体装置の製造方法。
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