JPWO2017115553A1 - 半導体装置 - Google Patents

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Abstract

半導体装置は、出力端子に接続されたｎ型半導体基板と、前記ｎ型半導体基板に形成された第１ｐ型ウェルと、前記第１ｐ型ウェルに形成されて制御端子に接続された第１ｎ型半導体領域と、前記第１ｐ型ウェルと接地端子との間に接続された電位分離部と、を有する。前記電位分離部は、前記出力端子が前記接地端子よりも高電位であるときには前記第１ｐ型ウェルと前記接地端子を同電位とし、前記出力端子が前記接地端子よりも低電位であるときには前記第１ｐ型ウェルと前記出力端子を同電位とする。

Description

本発明は、半導体装置に関する。
従来より、ｐ型半導体基板ではなく、ｎ型半導体基板を用いた半導体装置（例えば、縦型構造のＭＯＳＦＥＴ［metal-oxide-semiconductor field effect transistor］を有するローサイドスイッチＩＣ）が種々のアプリケーションで用いられている。
なお、上記に関連する従来技術の一例としては、特許文献１や特許文献２を挙げることができる。
特開２０１１−２３９２４２号公報 特開平６−１０４４４０号公報
図９は、半導体装置の従来構造（課題の理解に必要となる最小限の構成要素のみ）を模式的に示す縦断面図である。本図の半導体装置Ａは、ｎ型半導体基板Ａ１と、ｎ型半導体基板Ａ１に形成されたｐ型ウェルＡ２と、ｐ型ウェルＡ２に形成されたｎ型半導体領域Ａ３とを有する。なお、本構造の半導体装置Ａには、ｎ型半導体基板Ａ１をエミッタとし、ｐ型ウェルＡ２をベースとし、ｎ型半導体領域Ａ３をコレクタとする寄生トランジスタＱＡ（＝ｎｐｎ型バイポーラトランジスタ）が付随する。
ここでは、ｎ型半導体基板Ａ１が出力端子ＯＵＴに接続されており、ｐ型ウェルＡ２が接地端子ＧＮＤに接続されており、ｎ型半導体領域Ａ３が制御端子ＩＮに接続されている場合を考える。
この場合、出力端子ＯＵＴが接地端子ＧＮＤよりも低電位になると、寄生トランジスタＱＡのベース・エミッタ間が順バイアスとなるので、寄生トランジスタＱＡがオンし、制御端子ＩＮから寄生トランジスタＱＡを介して出力端子ＯＵＴに至る経路で電流ＩＡが流れる。その結果、制御端子ＩＮに入力される制御電圧が低下してしまうので、半導体装置Ａの動作に支障を来たすおそれがあった。
上記の理由から、ｎ型半導体基板Ａ１を用いた半導体装置Ａは、出力端子ＯＵＴが接地端子ＧＮＤよりも低電位となり得るアプリケーション（例えば出力端子ＯＵＴに誘導性負荷が外部接続されるアプリケーション）に適用することができなかった。
本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、ｎ型半導体基板が負電位となっても動作に支障を来たすことのない半導体装置を提供することを目的とする。
本明細書中に開示されている半導体装置は、出力端子に接続されたｎ型半導体基板と、前記ｎ型半導体基板に形成された第１ｐ型ウェルと、前記第１ｐ型ウェルに形成されて制御端子に接続された第１ｎ型半導体領域と、前記第１ｐ型ウェルと接地端子との間に接続された電位分離部と、を有し、前記電位分離部は、前記出力端子が前記接地端子よりも高電位であるときには前記第１ｐ型ウェルと前記接地端子を同電位とし、前記出力端子が前記接地端子よりも低電位であるときには前記第１ｐ型ウェルと前記出力端子を同電位とする構成（第１の構成）とされている。
上記第１の構成から成る半導体装置において、前記電位分離部は、前記ｎ型半導体基板に形成されて前記接地端子に接続された第２ｐ型ウェルと、前記第２ｐ型ウェルに形成された第２ｎ型半導体領域と、を有し、前記第１ｐ型ウェルと前記第２ｎ型半導体領域は、共通の抵抗を介して前記接地端子に接続されている構成（第２の構成）にするとよい。
また、本明細書中に開示されている半導体装置は、出力端子に接続されたｎ型半導体基板と、前記ｎ型半導体基板に形成された第１ｐ型ウェルと、前記第１ｐ型ウェルに形成されて制御端子に接続された第１ｎ型半導体領域と、前記第１ｐ型ウェルと接地端子との間に接続された電位分離部と、を有し、前記電位分離部は、前記ｎ型半導体基板に形成されて前記接地端子に接続された第２ｐ型ウェルと、前記第２ｐ型ウェルに形成された第２ｎ型半導体領域と、を有し、前記第１ｐ型ウェルと前記第２ｎ型半導体領域は、共通の抵抗を介して前記接地端子に接続されている構成（第３の構成）とされている。
上記第２または第３の構成から成る半導体装置は、前記抵抗を外付けするための外部端子をさらに有する構成（第４の構成）にするとよい。
上記第２〜第４いずれかの構成から成る半導体装置において、前記第２ｎ型半導体領域は、前記第２ｐ型ウェルに形成されたダミーＰＭＯＳＦＥＴのバックゲートに相当するものである構成（第５の構成）にするとよい。
上記第１〜第５いずれかの構成から成る半導体装置は、前記出力端子と前記接地端子との間に接続されており前記制御端子から入力される制御電圧に応じてオン／オフされる縦型構造の出力トランジスタと、前記制御電圧を電源として動作する制御部と、をさらに有し、前記第１ｐ型ウェルと前記第１ｎ型半導体領域は、いずれも前記制御部の構成要素である構成（第６の構成）にするとよい。
上記第６の構成から成る半導体装置において、前記制御部は、前記制御端子と前記出力トランジスタのゲートとの間に接続されたＰＭＯＳＦＥＴと、前記出力トランジスタのゲートと前記接地端子との間に接続されたＮＭＯＳＦＥＴと、を含み、前記第１ｐ型ウェルは、前記ＮＭＯＳＦＥＴのバックゲートに相当し、前記第１ｎ型半導体領域は、前記ＰＭＯＳＦＥＴのバックゲートに相当する構成（第７の構成）にするとよい。
また、本明細書中に開示されている電子機器は、上記第１〜第７いずれかの構成から成る半導体装置と、前記半導体装置の制御端子に制御電圧を供給するマイコンと、前記半導体装置の出力端子に外付けされる負荷と、を有する構成（第８の構成）とされている。
上記第８の構成から成る電子機器において、前記負荷は、誘導性負荷である構成（第９の構成）にするとよい。
上記第９の構成から成る電子機器において、前記半導体装置は、ローサイドスイッチＩＣ、スイッチング電源ＩＣ、または、モータドライバＩＣである構成（第１０の構成）にするとよい。
また、本明細書中に開示されている車両は、上記第１０の構成から成る電子機器と、前記電子機器に電力を供給するバッテリと、を有する構成（第１１の構成）とされている。
本明細書中に開示されている発明によれば、ｎ型半導体基板が負電位となっても動作に支障を来たすことのない半導体装置を提供することが可能となる。
半導体装置の基本構造を模式的に示す縦断面図 ローサイドスイッチＩＣへの適用例を示すアプリケーション図 半導体装置の第１構造例を模式的に示す縦断面図 負出力時の挙動を示す波形図 制御部と電位分離部の一具体例を示す回路図 半導体装置の第２構造例を模式的に示す縦断面図 電位分離部の一変形例を示す回路図 車両の一構成例を示す外観図 半導体装置の従来構造を模式的に示す縦断面図
＜基本構造＞
図１は、半導体装置の基本構造（発明の理解に必要となる最小限の構成要素のみ）を模式的に示す縦断面図である。本図の半導体装置１０は、出力端子ＯＵＴに接続されたｎ型半導体基板１１と、ｎ型半導体基板１１に形成されたｐ型ウェル１２と、ｐ型ウェル１２に形成されて制御端子ＩＮに接続されたｎ型半導体領域１３と、ｐ型ウェル１２と接地端子ＧＮＤとの間に接続された電位分離部１４と、を有する。
電位分離部１４は、ｎ型半導体基板１１に形成されて接地端子ＧＮＤに接続されたｐ型ウェル１４ａと、ｐ型ウェル１４ａに形成されたｎ型半導体領域１４ｂと、を有する。ｐ型ウェル１２とｎ型半導体領域１４ｂは、共通の抵抗１４ｃを介して接地端子ＧＮＤに接続されている。以下では、ｐ型ウェル１２のノード電圧をＧＮＤ＿ｒｅｆと表記する。
また、本図の半導体装置１０には、寄生トランジスタＱ１及びＱ２が付随する。寄生トランジスタＱ１は、ｎ型半導体基板１１をエミッタとし、ｐ型ウェル１２をベースとし、ｎ型半導体領域１３をコレクタとするｎｐｎ型バイポーラトランジスタである。一方、寄生トランジスタＱ２は、ｎ型半導体基板１１をエミッタとし、ｐ型ウェル１４ａをベースとし、ｎ型半導体領域１４ｂをコレクタとするｎｐｎ型バイポーラトランジスタである。
まず、出力端子ＯＵＴが接地端子ＧＮＤよりも高電位である場合を考える。この場合には、寄生トランジスタＱ２のベース・エミッタ間が逆バイアスとなるので、寄生トランジスタＱ２はオンしない。従って、接地端子ＧＮＤから抵抗１４ｃ及び寄生トランジスタＱ２を介して出力端子ＯＵＴに至る経路で電流Ｉ２が流れることはない。
その結果、ｐ型ウェル１２が接地端子ＧＮＤと同電位（ＧＮＤ＿ｒｅｆ＝ＧＮＤ）になるので、寄生トランジスタＱ１のベース・エミッタ間も逆バイアスとなる。従って、寄生トランジスタＱ１もオンしないので、制御端子ＩＮから寄生トランジスタＱ１を介して出力端子ＯＵＴに至る経路で電流Ｉ１が流れることはない。
次に、出力端子ＯＵＴが接地端子ＧＮＤよりも低電位である場合を考える。この場合、寄生トランジスタＱ２のベース・エミッタ間が順バイアスとなるので、寄生トランジスタＱ２がオンし、接地端子ＧＮＤから抵抗１４ｃ及び寄生トランジスタＱ２を介して出力端子ＯＵＴに至る経路で電流Ｉ２が流れる。
その結果、寄生トランジスタＱ２が飽和した後には、ｐ型ウェル１２が出力端子ＯＵＴと同電位（ＧＮＤ＿ｒｅｆ＝ＯＵＴ）になるので、寄生トランジスタＱ１のベース・エミッタ間には電位差が生じなくなる。従って、寄生トランジスタＱ１はオンしないので、制御端子ＩＮから寄生トランジスタＱ１を介して出力端子ＯＵＴに至る経路で電流Ｉ１が流れることはない。
つまり、電位分離部１４は、出力端子ＯＵＴが接地端子ＧＮＤよりも高電位であるときにはｐ型ウェル１２と接地端子ＧＮＤを同電位とし、出力端子ＯＵＴが接地端子ＧＮＤよりも低電位であるときにはｐ型ウェル１２と出力端子ＯＵＴを同電位とするように働く。
このように、電位分離部１４を用いてｐ型ウェル１２のノード電圧ＧＮＤ＿ｒｅｆを適宜切り替える本構造であれば、ｐ型ウェル１２が接地端子ＧＮＤに直結されていた従来構造（先出の図９を参照）と異なり、ｎ型半導体基板１１が負電位（ＯＵＴ＜ＧＮＤ）となっても、寄生トランジスタＱ１がオンしなくなる。従って、制御端子ＩＮの電圧低下を防止することができるので、半導体装置１０の正常動作を維持することが可能となる。
なお、ｐ型ウェル１２とｐ型ウェル１４ａは、相互間の導通がないように十分な距離を隔てて配置することが望ましい。或いは、ｐ型ウェル１２とｐ型ウェル１４ａとの間に、素子分離領域（コレクタウォールや絶縁トレンチなど）を配置してもよい。このような配置を行うことにより、ｎ型半導体基板１１をエミッタとし、ｐ型ウェル１４ａをベースとし、ｎ型半導体領域１３をコレクタとする寄生トランジスタが形成されることはない。すなわち、制御端子ＩＮから寄生トランジスタＱ２のコレクタに回り込むような経路で電流Ｉ２が流れることはない。
また、抵抗１４ｃの抵抗値については、寄生トランジスタＱ２の電流能力に応じて必要十分な大きさに適宜調整することが望ましい。より具体的に述べると、寄生トランジスタＱ２の電流能力が高いほど抵抗１４ｃの抵抗値を小さく設定し、寄生トランジスタＱ２の電流能力が低いほど抵抗１４ｃの抵抗値を大きく設定すればよい。ただし、抵抗１４ｃの抵抗値を大きく設定し過ぎると、ノード電圧ＧＮＤ＿ｒｅｆにノイズが重畳しやすくなる点には留意が必要である。
＜ローサイドスイッチＩＣ＞
図２は、ローサイドスイッチＩＣへの適用例を示すアプリケーション図である。本図に例示した電子機器１は、半導体装置１００と、これに外付けされるマイコンＭ１、負荷Ｚ１、及び、抵抗Ｒ１を有する。
半導体装置１００は、いわゆるローサイドスイッチＩＣとして機能するものであり、出力トランジスタ１１０と、制御部１２０と、電位分離部１３０を集積化して成る。また、半導体装置１００は、外部との電気的な接続を確立する手段として、制御端子ＩＮと、出力端子ＯＵＴ（＝負荷接続端子）と、接地端子ＧＮＤを有する。
制御端子ＩＮには、マイコンＭ１から抵抗Ｒ１（例えば数百Ω）を介して制御電圧Ｖｇ（例えば０Ｖと５Ｖとの間でパルス駆動される矩形波電圧）が入力されている。出力端子ＯＵＴと電源ラインとの間には、負荷Ｚ１が外付けされている。接地端子ＧＮＤは、接地ラインに接続されている。
出力トランジスタ１１０は、出力端子ＯＵＴと接地端子ＧＮＤの間に接続されており、制御電圧Ｖｇに応じて負荷Ｚ１と接地ラインとの間を導通／遮断するローサイドスイッチ（本図ではＮＭＯＳＦＥＴ）である。出力トランジスタ１１０のドレインは、出力端子ＯＵＴに接続されている。出力トランジスタ１１０のソースとバックゲートは、いずれも接地端子ＧＮＤに接続されている。出力トランジスタ１１０のゲートは、制御端子ＩＮ（＝制御電圧Ｖｇの印加端）に接続されている。出力トランジスタ１１０は、制御電圧Ｖｇがハイレベルであるときにオンし、制御電圧Ｖｇがローレベルであるときにオフする。
出力トランジスタ１１０には、そのオン／オフに応じたドレイン電流Ｉｄが流れる。本明細書中では、ドレイン電流Ｉｄの正負極性について、出力端子ＯＵＴから出力トランジスタ１１０を介して接地端子ＧＮＤに向けて流れる方向を正（Ｉｄ＞０）とし、逆に、接地端子ＧＮＤから出力トランジスタ１１０を介して出力端子ＯＵＴに向けて流れる方向を負（Ｉｄ＜０）として定義する。
なお、出力トランジスタ１１０のドレイン電圧Ｖｄは、正のドレイン電流Ｉｄが流れているときに正電圧（Ｖｄ＞０、すなわち、ＯＵＴ＞ＧＮＤ）となり、負のドレイン電流Ｉｄが流れているときに負電圧（Ｖｄ＜０、すなわち、ＯＵＴ＜ＧＮＤ）となる。例えば、負荷Ｚ１として誘導性負荷が外付けされている場合には、出力トランジスタ１１０に負のドレイン電流Ｉｄが流れ得るので、ドレイン電圧Ｖｄが負電圧となる可能性がある。
制御部１２０は、制御端子ＩＮと接地端子ＧＮＤとの間に接続されており、制御電圧Ｖｇを電源として動作するアナログコントローラである。すなわち、制御部１２０は、制御電圧Ｖｇがハイレベルであるとき（＝出力トランジスタ１１０のオン期間）にのみ動作して、制御電圧Ｖｇがローレベルであるときは動作を停止する。
電位分離部１３０は、制御部１２０が形成されるｐ型ウェル１２１（図３を参照）と接地端子ＧＮＤとの間に接続されており、出力端子ＯＵＴが接地端子ＧＮＤよりも高電位であるときにはｐ型ウェル１２１と接地端子ＧＮＤを同電位（ＧＮＤ＿ｒｅｆ＝ＧＮＤ）とし、出力端子ＯＵＴが接地端子ＧＮＤよりも低電位であるときにはｐ型ウェル１２１と出力端子ＯＵＴを同電位（ＧＮＤ＿ｒｅｆ＝ＯＵＴ）とする。すなわち、電位分離部１３０は、図１の電位分離部１４に相当する。
なお、本図では、図示を簡単とするために、制御端子ＩＮと出力トランジスタ１１０のゲートとの間が直結されている構成を例示したが、半導体装置１００の構成はこれに限定されるものではなく、例えば、図２で括弧を付して示したように、制御端子ＩＮと出力トランジスタ１１０との間に、制御端子ＩＮに印加される制御電圧Ｖｇが所定値に達するまでオフするスイッチ及び抵抗を設けてもよい。その場合、厳密に言うと、制御端子ＩＮとトランジスタ１１０のゲートは別ノードとなり、延いては、制御端子ＩＮに印加される制御電圧Ｖｇとトランジスタ１１０のゲート電圧も別電圧となる。
図３は、半導体装置１００の第１構造例を模式的に示す縦断面図である。本図の半導体装置１００は、ｎ型半導体基板１０１上に、出力トランジスタ１１０、制御部１２０、及び、電位分離部１３０を集積化して成る。なお、図示の便宜上、各構成要素のサイズ（厚さや幅など）は、実際と異なっている場合がある。
まず、ｎ型半導体基板１０１について説明する。ｎ型半導体基板１０１は、その土台としてｎ型基板層１０１ａを含む。ｎ型基板層１０１ａの表面には、ｎ型エピタキシャル成長層１０１ｂが全面に亘って形成されている。ｎ型基板層１０１ｂの裏面には、基板電極１０１ｃが全面に亘って形成されている。基板電極１０１ｃは、出力トランジスタ１１０のドレインとして、出力端子ＯＵＴに接続されている。なお、ｎ型半導体基板１０１は、図１のｎ型半導体基板１１に相当する。
次に、出力トランジスタ１１０について説明する。出力トランジスタ１１０の形成領域において、ｎ型半導体基板１０１には、ｐ型ウェル１１１が形成されている。ｐ型ウェル１１１には、その表面からｎ型エピタキシャル成長層１０１ｂに至るトレンチゲート１１２が形成されている。トレンチゲート１１２は、その内壁面がゲート酸化膜で被覆されており、その内部にゲートポリシリコンが充填されている。ｐ型ウェル１１１の表面近傍において、トレンチゲート１１２の周囲には、高濃度ｎ型半導体領域１１３が形成されており、さらに、高濃度ｎ型半導体領域１１３の周囲には、高濃度ｐ型半導体領域１１４が形成されている。トレンチゲート１１２は、制御端子ＩＮ（＝制御電圧Ｖｇの印加端）に接続されている。高濃度ｎ型半導体領域１１３と高濃度ｐ型半導体領域１１４は、いずれも接地端子ＧＮＤに接続されている。
上記縦型構造の出力トランジスタ１１０では、高濃度ｎ型半導体領域１１３がソースとして機能し、ｎ型半導体基板１０１がドレインとして機能し、トレンチゲート１１２がゲートとして機能し、ｐ型ウェル１１１（及びそのコンタクトに相当する高濃度ｐ型半導体領域１１４）がバックゲートとして機能する。
なお、本図では、図示の便宜上、出力トランジスタ１１０が単一のセルで形成されている例を挙げたが、出力トランジスタ１１０の構造はこれに限定されるものではなく、多数の単位セルを並列接続して一つの出力トランジスタ１１０を形成してもよい。特に、トレンチゲート型の出力トランジスタ１１０であれば、単位セルを微細化することができるので、出力トランジスタ１１０の低オン抵抗化（数十ｍΩ）を実現することが可能である。
次に、制御部１２０について説明する。制御部１２０の形成領域において、ｎ型半導体基板１０１には、ｐ型ウェル１２１が形成されている。ｐ型ウェル１２１には、低濃度ｎ型半導体領域１２２と、低濃度ｐ型半導体領域１２３と、高濃度ｐ型半導体領域１２４が形成されている。低濃度ｎ型半導体領域１２２には、高濃度ｎ型半導体領域１２５が形成されている。低濃度ｐ型半導体領域１２３には、高濃度ｎ型半導体領域１２６と、高濃度ｐ型半導体領域１２７が形成されている。高濃度ｎ型半導体領域１２５及び１２６は、いずれも制御端子ＩＮに接続されている。また、高濃度ｐ型半導体領域１２４と高濃度ｐ型半導体領域１２７は、いずれも抵抗１３５を介して接地端子ＧＮＤに接続されている。
なお、上記の構成要素１２１〜１２７は、制御部１２０を形成する複数の構成要素のうち、図１の基本構造と対応関係にある部分のみを抽出したものである。より具体的に述べると、ｐ型ウェル１２１（及びそのコンタクトに相当する高濃度ｐ型半導体領域１２４）は、図１のｐ型ウェル１２に相当する。また、低濃度ｐ型半導体領域１２３（及びそのコンタクトに相当する高濃度ｐ型半導体領域１２４）もこれに準ずる。一方、低濃度ｎ型半導体領域１２２（及びそのコンタクトに相当する高濃度ｎ型半導体領域１２５）は、図１のｎ型半導体領域１３に相当する。また、高濃度ｎ型半導体領域１２６もこれに準ずる。
このように、図１のｐ型ウェル１２とｎ型半導体領域１３は、いずれも制御部１２０の構成要素として実装されている。
次に、電位分離部１３０について説明する。電位分離部１３０の形成領域において、ｎ型半導体基板１０１には、ｐ型ウェル１３１が形成されている。ｐ型ウェル１３１には、低濃度ｎ型半導体領域１３２と、高濃度ｐ型半導体領域１３３が形成されている。低濃度ｎ型半導体領域１３２には、高濃度ｎ型半導体領域１３４が形成されている。高濃度ｐ型半導体領域１３３は、接地端子ＧＮＤに直接接続されている。一方、高濃度ｎ型半導体領域１３４は、抵抗１３５を介して接地端子ＧＮＤに接続されている。
なお、上記の構成要素１３１〜１３５は、電位分離部１３０を形成する複数の構成要素のうち、図１の基本構造と対応関係にある部分のみを抽出したものである。より具体的に述べると、ｐ型ウェル１３１（及びそのコンタクトに相当する高濃度ｐ型半導体領域１３３）は、図１のｐ型ウェル１４ａに相当する。一方、低濃度ｎ型半導体領域１３２（及びそのコンタクトに相当する高濃度ｎ型半導体領域１３４）は、図１のｎ型半導体領域１４ｂに相当する。また、抵抗１３５は、図１の抵抗１４ｃに相当する。
さらに、本図の半導体装置１００には、先述の基本構造（図１）と同じく、寄生トランジスタＱ１１及びＱ１２が付随する。寄生トランジスタＱ１１は、ｎ型半導体基板１０１をエミッタとし、ｐ型ウェル１２１をベースとし、低濃度ｎ型半導体領域１２２をコレクタとするｎｐｎ型バイポーラトランジスタである。一方、寄生トランジスタＱ１２は、ｎ型半導体基板１０１をエミッタとし、ｐ型ウェル１３１をベースとし、低濃度ｎ型半導体領域１３２をコレクタとするｎｐｎ型バイポーラトランジスタである。
まず、出力端子ＯＵＴが接地端子ＧＮＤよりも高電位である場合を考える。この場合には、寄生トランジスタＱ１２のベース・エミッタ間が逆バイアスとなるので、寄生トランジスタＱ１２はオンしない。従って、接地端子ＧＮＤから抵抗１３５及び寄生トランジスタＱ１２を介して出力端子ＯＵＴに至る経路で電流Ｉ１２が流れることはない。
その結果、ｐ型ウェル１２１が接地端子ＧＮＤと同電位（ＧＮＤ＿ｒｅｆ＝ＧＮＤ）になるので、寄生トランジスタＱ１１のベース・エミッタ間も逆バイアスとなる。従って、寄生トランジスタＱ１１もオンしないので、制御端子ＩＮから寄生トランジスタＱ１１を介して出力端子ＯＵＴに至る経路で電流Ｉ１１が流れることはない。
次に、出力端子ＯＵＴが接地端子ＧＮＤよりも低電位である場合を考える。この場合、寄生トランジスタＱ１２のベース・エミッタ間が順バイアスとなるので、寄生トランジスタＱ１２がオンし、接地端子ＧＮＤから抵抗１３５及び寄生トランジスタＱ１２を介して出力端子ＯＵＴに至る経路で電流Ｉ１２が流れる。
その結果、寄生トランジスタＱ１２の飽和後は、ｐ型ウェル１２１が出力端子ＯＵＴと同電位（ＧＮＤ＿ｒｅｆ＝ＯＵＴ）になるので、寄生トランジスタＱ１１のベース・エミッタ間には電位差が生じなくなる。従って、寄生トランジスタＱ１１はオンしないので、制御端子ＩＮから寄生トランジスタＱ１１を介して出力端子ＯＵＴに至る経路で電流Ｉ１１が流れることはない。
つまり、電位分離部１３０は、基本構造（図１）の電位分離部１４と同じく、出力端子ＯＵＴが接地端子ＧＮＤよりも高電位であるときにはｐ型ウェル１２１と接地端子ＧＮＤを同電位とし、出力端子ＯＵＴが接地端子ＧＮＤよりも低電位であるときにはｐ型ウェル１２１と出力端子ＯＵＴを同電位とするように働く。
図４は、半導体装置１００の負出力時（ＯＵＴ＜ＧＮＤ）における挙動を示す波形図であり、上から順に、制御電圧Ｖｇ、ドレイン電圧Ｖｄ、及び、ドレイン電流Ｉｄがそれぞれ描写されている。なお、制御電圧Ｖｇについて、実線は電位分離部１３０を有する場合の挙動を示しており、破線は電位分離部１３０を有しない場合の挙動を示している。
出力トランジスタ１１０に負のドレイン電流Ｉｄが流れると、ドレイン電圧Ｖｄが負電圧となる。このとき、電位分離部１３０を有しない場合には、制御端子ＩＮから寄生トランジスタＱ１１を介して出力端子ＯＵＴに至る経路で電流Ｉ１１が流れる。なお、制御端子ＩＮに接続されるマイコンＭ１は、一般に、制御電圧Ｖｇのドライブ能力（電流能力）が低い。そのため、制御端子ＩＮから寄生トランジスタＱ１１を介して電流Ｉ１１が引き込まれると、制御電圧Ｖｇが大きく低下してしまい、半導体装置１００の動作に支障を来たすおそれがある。
一方、電位分離部１３０を有する場合には、ドレイン電圧Ｖｄが負電圧となっても、寄生トランジスタＱ１１がオンすることはないので、制御端子ＩＮの電圧低下を防止することが可能となり、延いては、半導体装置１００の正常動作を維持することが可能となる。
このように、半導体装置１００であれば、出力端子ＯＵＴが接地端子ＧＮＤよりも低電位となり得るアプリケーションにも何ら支障なく適用することができるので、その汎用性（＝負荷Ｚ１を選択する際の自由度）を高めることが可能となる。
なお、寄生トランジスタＱ１１の直流電流増幅率ｈＦＥは、正の温度特性を持つので、温度Ｔａが高いほど大きい電流Ｉ１１が流れやすくなり、制御電圧Ｖｇが低下しやすくなる。これを鑑みると、高温環境下（例えばＴａ＝１６０℃）での高い動作信頼性が要求されるアプリケーション（例えば電子機器１が車載用途である場合）では、電位分離部１３０による寄生トランジスタＱ１１のオン防止機能が極めて重要になると言える。
図５は、制御部１２０と電位分離部１３０の一具体例を示す回路図である。本構成例の制御部１２０は、ＰＭＯＳＦＥＴ２１０と、ＮＭＯＳＦＥＴ２２０と、抵抗２３０及び２４０と、コンパレータ２５０と、を含む。ＰＭＯＳＦＥＴ２１０のソースとバックゲートは、いずれも制御端子ＩＮに接続されている。ＰＭＯＳＦＥＴ２１０のゲートとＮＭＯＳＦＥＴ２２０のゲートは、いずれもコンパレータ２５０の出力端（＝比較信号Ｓ１の印加端）に接続されている。ＰＭＯＳＦＥＴ２１０のドレインとＮＭＯＳＦＥＴ２２０のドレインは、いずれも出力信号Ｓ２の出力端に接続されている。ＮＭＯＳＦＥＴ２２０のソースは、接地端子ＧＮＤに直接接続されている。ＮＭＯＳＦＥＴ２２０のバックゲートは、電位分離部１３０を介して接地端子ＧＮＤに接続されている。
抵抗２３０及び２４０（各抵抗値：Ｒ２３０及びＲ２４０）は、制御端子ＩＮと接地端子ＧＮＤの間に直列接続されており、相互間の接続ノードから分圧電圧Ｖ１（＝｛Ｒ２４０／（Ｒ２３０＋Ｒ２４０）｝×Ｖｇ）を出力する。
コンパレータ２５０は、制御電圧Ｖｇを電源として動作し、非反転入力端（＋）に入力される分圧電圧Ｖ１と、反転入力端（−）に入力される所定の閾値電圧Ｖ２を比較して、比較信号Ｓ１を出力する。比較信号Ｓ１は、分圧電圧Ｖ１が閾値電圧Ｖ２よりも低いときにローレベルとなり、分圧電圧Ｖ１が閾値電圧Ｖ２よりも高いときにハイレベルとなる。
比較信号Ｓ１がハイレベルであるときには、ＰＭＯＳＦＥＴ２１０がオフしてＮＭＯＳＦＥＴ２２０がオンするので、出力信号Ｓ２がローレベル（＝ＧＮＤ）となる。一方、比較信号Ｓ１がローレベルであるときには、ＰＭＯＳＦＥＴ２１０がオンしてＮＭＯＳＦＥＴ２２０がオフするので、出力信号Ｓ２がハイレベル（＝Ｖｇ）となる。このように、ＰＭＯＳＦＥＴ２１０とＮＭＯＳＦＥＴ２２０は、比較信号Ｓ１を論理反転させて出力信号Ｓ２を生成するインバータ出力段として機能する。なお、出力信号Ｓ２は、例えば、半導体装置１００に含まれる内部回路のパワーオンリセット信号として用いることができる。
一方、本構成例の電位分離部１３０は、抵抗１３５と、ｐ型ウェル１３１に形成されたＰＭＯＳＦＥＴ１３６と、を含む。抵抗１３５の第１端と、ＰＭＯＳＦＥＴ１３６のソース、ドレイン、ゲート、及び、バックゲートは、いずれもＮＭＯＳＦＥＴ２２０のバックゲート（＝ノード電圧ＧＮＤ＿ｒｅｆの印加端）に接続されている。一方、ｐ型ウェル１３１と抵抗１３５の第２端は、いずれも接地端子ＧＮＤに接続されている。
図６は、半導体装置１００の第２構造例を模式的に示す縦断面図である。本図では、先述の第１構造例（図３）をベースとしつつ、図５の具体的な構成要素（ＰＭＯＳＦＥＴ２１０及びＮＭＯＳＦＥＴ２２０、並びに、ダミーＰＭＯＳＦＥＴ１３６）を実装したときの縦構造例が描写されている。そこで、第１構造例と同様の構成要素については、図３と同一の符号を付すことで重複した説明を割愛し、以下では、第２構造例の特徴部分について重点的な説明を行うことにする。
まず、制御部１２０について説明する。制御部１２０の形成領域において、低濃度ｎ型半導体領域１２２には、ＰＭＯＳＦＥＴ２１０が形成されている。具体的に述べると、低濃度ｎ型半導体領域１２２には、先述の高濃度ｎ型半導体領域１２５以外に、高濃度ｐ型半導体領域２１０Ｓ及び２１０Ｄが形成されている。また、高濃度ｐ型半導体領域２１０Ｓと高濃度ｐ型半導体領域２１０Ｄとの間に挟まれたチャネル領域上には、ゲート電極２１０Ｇが形成されている。
高濃度ｐ型半導体領域２１０Ｓは、ＰＭＯＳＦＥＴ２１０のソースに相当し、制御端子ＩＮに接続されている。高濃度ｐ型半導体領域２１０Ｄは、ＰＭＯＳＦＥＴ２１０のドレインに相当し、出力信号Ｓ２の印加端に接続されている。ゲート電極２１０Ｇは、比較信号Ｓ１の印加端に接続されている。低濃度ｎ型半導体領域１２２は、ＰＭＯＳＦＥＴ２１０のバックゲートに相当し、高濃度ｎ型半導体領域１２５を介して制御端子ＩＮに接続されている。
また、制御部１２０の形成領域において、低濃度ｐ型半導体領域１２３には、ＮＭＯＳＦＥＴ２２０が形成されている。より具体的に述べると、低濃度ｐ型半導体領域１２３には、先述の高濃度ｐ型半導体領域１２７以外に、高濃度ｎ型半導体領域２２０Ｄ及び２２０Ｓが形成されている。また、高濃度ｎ型半導体領域２２０Ｄと高濃度ｎ型半導体領域２２０Ｓとの間に挟まれたチャネル領域上には、ゲート電極２２０Ｇが形成されている。
高濃度ｎ型半導体領域２２０Ｄは、ＮＭＯＳＦＥＴ２２０のドレインに相当し、出力信号Ｓ２の印加端に接続されている。高濃度ｎ型半導体領域２２０Ｓは、ＮＭＯＳＦＥＴ２２０のソースに相当し、接地端子ＧＮＤに接続されている。ゲート電極２２０Ｇは、比較信号Ｓ１の印加端に接続されている。低濃度ｐ型半導体領域１２３（及びこれと同電位のｐ型ウェル１２１）は、ＮＭＯＳＦＥＴ２２０のバックゲートに相当し、高濃度ｐ型半導体領域１２７及び１２４を介してノード電圧ＧＮＤ＿ｒｅｆの印加端に接続されている。
なお、ｐ型ウェル１２１のコンタクトに相当する高濃度ｐ型半導体領域１２４は、低濃度ｎ型半導体領域１２２と低濃度ｐ型半導体領域１２３の周りを取り囲むように、ｐ型ウェル１２１の周縁部に複数設けることが望ましい。
次に、電位分離部１３０について説明する。電位分離部１３０の形成領域において、低濃度ｎ型半導体領域１３２には、ダミーＰＭＯＳＦＥＴ１３６が形成されている。より具体的に述べると、低濃度ｎ型半導体領域１３２には、先述の高濃度ｎ型半導体領域１３４以外に、高濃度ｐ型半導体領域１３６Ｓ及び１３６Ｄが形成されている。また、高濃度ｐ型半導体領域１３６Ｓと高濃度ｐ型半導体領域１３６Ｄとの間に挟まれたチャネル領域上には、ゲート電極１３６Ｇが形成されている。
高濃度ｐ型半導体領域１３６Ｓ及び１３６Ｄは、それぞれ、ダミーＰＭＯＳＦＥＴ１３６のソース及びドレインに相当する。また、低濃度ｎ型半導体領域１３２（及びそのコンタクトである高濃度ｎ型半導体領域１３４）は、ダミーＰＭＯＳＦＥＴ１３６のバックゲートに相当する。なお、高濃度ｐ型半導体領域１３６Ｓ及び１３６Ｄ、高濃度ｎ型半導体領域１３４、並びに、ゲート電極１３６Ｇは、いずれも共通の抵抗１３５を介して接地端子ＧＮＤに接続されている。すなわち、ダミーＰＭＯＳＦＥＴ１３６は、その全ての端子が短絡されているので、トランジスタとしては何ら機能しない。
このように、低濃度ｎ型半導体領域１３２としてダミーＰＭＯＳＦＥＴ１３６のバックゲートを流用する構成であれば、電位分離部１３０の実装に際して、特殊な素子形成プロセスを必要とせず、ＰＭＯＳＦＥＴの形成プロセスをそのまま利用することができる。
なお、第２構造例の半導体装置１００においても、電位分離部１３０は、第１構造例と何ら変わりなく、出力端子ＯＵＴが接地端子ＧＮＤよりも高電位であるときにはｐ型ウェル１２１と接地端子ＧＮＤを同電位とし、出力端子ＯＵＴが接地端子ＧＮＤよりも低電位であるときにはｐ型ウェル１２１と出力端子ＯＵＴを同電位とするように働く。
従って、ドレイン電圧Ｖｄが負電圧となっても、寄生トランジスタＱ１１がオンすることはないので、制御端子ＩＮの電圧低下を防止することが可能となり、延いては、半導体装置１００の正常動作を維持することが可能となる。
図７は、電位分離部１３０の一変形例を示す回路図である。本変形例の電位分離部１３０は、基本的に図５の構成と同様であるが、抵抗１３５が外付けとされている点に特徴を有する。より具体的に述べると、半導体装置１００は、抵抗１３５を外付けするための抵抗接続端子ＥＸを有しており、抵抗１３５は、抵抗接続端子ＥＸと接地端子ＧＮＤとの間に外付けされている。なお、抵抗接続端子ＥＸは、半導体装置１００の内部において、ノード電圧ＧＮＤ＿ｒｅｆの印加端に接続されている。
本変形例によれば、寄生トランジスタＱ１２の電流能力に応じて、抵抗１３５の抵抗値を必要十分な大きさに適宜調整することが容易となる。ただし、抵抗値の調整手法については、必ずしもこれに限定されるものではなく、例えば、半導体装置１００に内蔵された抵抗１３５の抵抗値をレーザトリミングなどにより適宜調整することも可能である。
＜車両＞
図８は、車両Ｘの一構成例を示す外観図である。本構成例の車両Ｘは、不図示のバッテリと、バッテリから電力の供給を受けて動作する種々の電子機器Ｘ１１〜Ｘ１８と、を搭載している。なお、本図における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。
電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。
電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。
電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。
電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。
電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。
電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。
電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。
電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。
なお、先に説明した半導体装置１０及び１００は、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
本明細書中に開示されている発明は、ｎ型半導体基板に対して負電圧が印加され得る半導体装置全般（ローサイドスイッチＩＣ、スイッチング電源ＩＣ、ないしは、モータドライバＩＣなど）に利用することが可能である。
１ 電子機器
１０ 半導体装置
１１ ｎ型半導体基板
１２ ｐ型ウェル
１３ ｎ型半導体領域
１４ 電位分離部
１４ａ ｐ型ウェル
１４ｂ ｎ型半導体領域
１４ｃ 抵抗
１００ 半導体装置
１０１ ｎ型半導体基板
１０１ａ ｎ型基板層
１０１ｂ ｎ型エピタキシャル成長層
１０１ｃ 基板電極
１１０ 出力トランジスタ
１１１ ｐ型ウェル
１１２ トレンチゲート
１１３ 高濃度ｎ型半導体領域
１１４ 高濃度ｐ型半導体領域
１２０ 制御部
１２１ ｐ型ウェル
１２２ 低濃度ｎ型半導体領域
１２３ 低濃度ｐ型半導体領域
１２４、１２７ 高濃度ｐ型半導体領域
１２５、１２６ 高濃度ｎ型半導体領域
１３０ 電位分離部
１３１ ｐ型ウェル
１３２ 低濃度ｎ型半導体領域
１３３ 高濃度ｐ型半導体領域
１３４ 高濃度ｎ型半導体領域
１３５ 抵抗
１３６ ダミーＰＭＯＳＦＥＴ
１３６Ｓ 高濃度ｐ型半導体領域（ソース）
１３６Ｄ 高濃度ｐ型半導体領域（ドレイン）
１３６Ｇ ゲート電極（ゲート）
２１０ ＰＭＯＳＦＥＴ
２１０Ｓ 高濃度ｐ型半導体領域（ソース）
２１０Ｄ 高濃度ｐ型半導体領域（ドレイン）
２１０Ｇ ゲート電極（ゲート）
２２０ ＮＭＯＳＦＥＴ
２２０Ｓ 高濃度ｎ型半導体領域（ソース）
２２０Ｄ 高濃度ｎ型半導体領域（ドレイン）
２２０Ｇ ゲート電極（ゲート）
２３０ コンパレータ
２４０、２５０ 抵抗
ＩＮ 制御端子
ＯＵＴ 出力端子（負荷接続端子）
ＧＮＤ 接地端子
ＥＸ 抵抗接続端子
Ｑ１、Ｑ２、Ｑ１１、Ｑ１２ 寄生トランジスタ
Ｍ１ マイコン
Ｒ１ 抵抗
Ｚ１ 負荷
Ｘ 車両
Ｘ１１〜Ｘ１８ 電子機器

Claims (11)

  1. 出力端子に接続されたｎ型半導体基板と、
    前記ｎ型半導体基板に形成された第１ｐ型ウェルと、
    前記第１ｐ型ウェルに形成されて制御端子に接続された第１ｎ型半導体領域と、
    前記第１ｐ型ウェルと接地端子との間に接続された電位分離部と、
    を有し、
    前記電位分離部は、前記出力端子が前記接地端子よりも高電位であるときには前記第１ｐ型ウェルと前記接地端子を同電位とし、前記出力端子が前記接地端子よりも低電位であるときには前記第１ｐ型ウェルと前記出力端子を同電位とする、
    ことを特徴とする半導体装置。
  2. 前記電位分離部は、
    前記ｎ型半導体基板に形成されて前記接地端子に接続された第２ｐ型ウェルと、
    前記第２ｐ型ウェルに形成された第２ｎ型半導体領域と、
    を有し、
    前記第１ｐ型ウェルと前記第２ｎ型半導体領域は、共通の抵抗を介して前記接地端子に接続されている、
    ことを特徴とする請求項１に記載の半導体装置。
  3. 出力端子に接続されたｎ型半導体基板と、
    前記ｎ型半導体基板に形成された第１ｐ型ウェルと、
    前記第１ｐ型ウェルに形成されて制御端子に接続された第１ｎ型半導体領域と、
    前記第１ｐ型ウェルと接地端子との間に接続された電位分離部と、
    を有し、
    前記電位分離部は、
    前記ｎ型半導体基板に形成されて前記接地端子に接続された第２ｐ型ウェルと、
    前記第２ｐ型ウェルに形成された第２ｎ型半導体領域と、
    を有し、
    前記第１ｐ型ウェルと前記第２ｎ型半導体領域は、共通の抵抗を介して前記接地端子に接続されている、
    ことを特徴とする半導体装置。
  4. 前記抵抗を外付けするための外部端子をさらに有することを特徴とする請求項２または請求項３に記載の半導体装置。
  5. 前記第２ｎ型半導体領域は、前記第２ｐ型ウェルに形成されたダミーＰＭＯＳＦＥＴのバックゲートに相当することを特徴とする請求項２〜請求項４のいずれか一項に記載の半導体装置。
  6. 前記出力端子と前記接地端子との間に接続されており前記制御端子から入力される制御電圧に応じてオン／オフされる縦型構造の出力トランジスタと、
    前記制御電圧を電源として動作する制御部と、
    をさらに有し、
    前記第１ｐ型ウェルと前記第１ｎ型半導体領域は、いずれも前記制御部の構成要素であることを特徴とする請求項１〜請求項５のいずれか一項に記載の半導体装置。
  7. 前記制御部は、
    前記制御端子と前記出力トランジスタのゲートとの間に接続されたＰＭＯＳＦＥＴと、
    前記出力トランジスタのゲートと前記接地端子との間に接続されたＮＭＯＳＦＥＴと、
    を含み、
    前記第１ｐ型ウェルは、前記ＮＭＯＳＦＥＴのバックゲートに相当し、
    前記第１ｎ型半導体領域は、前記ＰＭＯＳＦＥＴのバックゲートに相当する、
    ことを特徴とする請求項６に記載の半導体装置。
  8. 請求項１〜請求項７のいずれか一項に記載の半導体装置と、
    前記半導体装置の制御端子に制御電圧を供給するマイコンと、
    前記半導体装置の出力端子に外付けされる負荷と、
    を有することを特徴とする電子機器。
  9. 前記負荷は、誘導性負荷であることを特徴とする請求項８に記載の電子機器。
  10. 前記半導体装置は、ローサイドスイッチＩＣ、スイッチング電源ＩＣ、または、モータドライバＩＣであることを特徴とする請求項９に記載の電子機器。
  11. 請求項１０に記載の電子機器と、
    前記電子機器に電力を供給するバッテリと、
    を有することを特徴とする車両。
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