JP2009064883A - 半導体装置 - Google Patents

Abstract

【目的】チップ面積の増大を伴うことなく、高いサージ耐量を確保でき、さらにバッテリー逆接続保護もできるサージ保護素子を有する半導体装置を提供する。
【解決手段】ｐ型半導体層１の表面層にｎ型拡散領域３２、３３が形成され、その表面には絶縁膜３を介して横型ＭＯＳＦＥＴが形成される。この横型ＭＯＳＦＥＴの下に形成された絶縁膜３下にサージ保護素子である縦型ダイオード構成する拡散領域３２、３３の一部を形成することにより、チップ面積の増加を伴わずに動作面積を広げることができて高いサージ耐量を確保できる。
【選択図】 図１

Description

この発明は、同一半導体基板に複数の半導体素子を集積化し回路が形成され、サージ保護素子が形成された半導体装置に関する。

複数のパワー半導体素子や駆動回路及びサージ保護素子とが同一半導体基板上に形成された半導体装置において、外来のサージ電圧やノイズ電圧の印加およびパワー半導体素子自身の動作で発生したサージ電圧によって、パワー半導体素子や制御回路などが誤動作する場合がある。
これを防止するために、誘電体分離構造や高濃度埋め込みエピタキシャル層と高濃度分離拡散層を用いた接合分離等の分離構造の適用がなされている。自動車向け半導体装置においても、前記誘電体分離や接合分離技術を用いて素子の微細化や集積化および機能の統合化を進めパワー半導体素子や制御回路の面積縮小化を図っている。
しかし、自動車向け半導体装置ではＥＳＤ（Ｅｌｅｃｔｒｉｃ Ｓｔａｔｉｃ Ｄｉｓｃｈｒｇｅ）耐量やサージ耐量およびノイズ耐量に対して特に要求が厳しく、サージ保護素子の動作が周囲の半導体素子や制御回路に影響を及ぼさないように、サージ保護素子と、その周囲に形成される半導体素子や制御回路の間を電気的に分離しなければならない。
そのために、サージ保護素子を誘電体分離や接合分離を用いて、その分離された領域内に横型のサージ保護素子を形成することが、通常行われている。
図１２は、サージ保護素子として横型ダイオードを含んだ半導体装置の要部断面図である。

横型ダイオードは絶縁膜３、４で囲まれたｎ型半導体領域５１の表面層にｎ型カソード領域５２とｐ型アノード領域５４が形成され、それぞれの表面にカソード電極５８、アノード電極５９が形成される。また絶縁膜３、４で囲まれたｎ型半導体領域１１には集積回路が形成されるが、ここでは横型ＭＯＳＦＥＴの箇所を示した。尚、図中の１２はｎ型ドレイン領域、１３はｐ型拡散領域（ｐ型ウェル領域）、１４はｎ型ソース領域、１５はｐ型コンタクト領域、１６はゲート酸化膜、１７はゲート電極、１８はドレイン電極、１９はソース電極、２２は選択酸化膜、６１は半導体基板である。
しかし、図１２に示す横型のサージ保護素子は占有面積が大きくなりチップ面積が大きくなる。
そのため、サージ保護素子は同一半導体基板に形成せずにチップ面積を縮小化し、サージ保護素子としてダイオードや抵抗・コンデンサなどを個別に外付けして高サージ耐量を実現させる例が多い。
一方、サージ保護素子として縦型ダイオードを同一半導体基板に形成して小面積化することが行われている。この場合は、横型のサージ保護素子よりも電流密度を大きくできるので、小面積でも高いサージ電圧を吸収できサージ保護効果も大きい。以下、縦型ダイオードを横型ＭＯＳＦＥＴの保護用として用いた場合について説明する。

図１３は、保護対象となる横型ＭＯＳＦＥＴに並列に接続した縦型ダイオードの要部断面図である。半導体基板１００は高濃度のｐ型半導体層２と低濃度のｐ型半導体層１で構成される。ｐ型半導体層１にｐ型半導体層２に接するｎ型拡散領域５５を形成し、その表面にカソード電極２８を形成し、ｐ型半導体層２の裏面側にアノード電極２９を形成することでサージ保護素子である縦型ダイオードが形成される。
一方、ｐ型半導体層１の表面層にｎ型拡散領域５５と離してｎ型拡散領域５７（ｎ型ウェル領域）を形成し、その中にｎチャネル型の横型ＭＯＳＦＥＴを形成する。この横型ＭＯＳＦＥＴの構成は図１２と同じである。
縦型ダイオードの素子耐圧は横型ＭＯＳＦＥＴより低くなるように設計し、例えば、図１３で示すｎチャネル型の横型ＭＯＳＦＥＴの場合は、この横型ＭＯＳＦＥＴのドレイン電極１８が接続するカソード電極２８に正サージ電圧が印加された場合には縦型ダイオードが先にブレイクダウンするようにして横型ＭＯＳＦＥＴを保護する。
また、特許文献１によれば、ＳＯＩ基板を用いて、絶縁膜と絶縁膜上の半導体層に開口部を設け、絶縁膜下の半導体基板の表面層に拡散領域を設け、開口部に導電体を埋め込み拡散領域と電気的に接続することが開示されている。半導体基板をｐ型とし、拡散領域をｎ型とするとＥＳＤなどのサージ保護ダイオードとなる。

また、特許文献２によれば、シリコン基板に対して裏面から接続がとれないＳＯＩ型の半導体装置において、素子形成段階でシリコン基板に達する開口を形成し、これをポリシリコンで埋めて不純物をドープすることによりゲート電極と同じ高さの基板電極を得る。開口形成後に不純物をシリコン基板に導入することにより基板電極とシリコン基板とのジャンクション特性は向上し、信頼性を上げることができることが開示されている。
特開平１０−３２１８６８号公報 特開２００２−１１０９９０号公報

主に自動車用途に用いられる半導体素子は１０ｋＶ〜１５ｋＶ以上の非常に高いＥＳＤ耐量が求められる。特にＭＯＳＦＥＴなどのパワー素子においては実力耐量２５ｋＶ以上の更に高いＥＳＤ耐量が要求されることがある。このような要求に対しＥＳＤ保護素子として縦型ダイオードを用いた場合でもその占有面積が大きくなり、これによりチップ面積も大きくなる。
また、前記の縦型ダイオードは、バッテリー逆接続時に過大な順方向電流が流れて素子を破壊する場合があり対策が必要である。
また、特許文献１および特許文献２とも、絶縁分離領域で囲まれた半導体領域に集積回路などを形成し、この半導体領域の下にサージ保護素子の一部となる拡散領域を形成することは記載されていない。
この発明の目的は、前記の課題を解決して、チップ面積の増大を伴うことなく、高いサージ耐量を確保でき、さらにバッテリー逆接続保護もできるサージ保護素子を有する半導体装置を提供することである。

前記の目的を達成するために、不純物濃度が高い第１導電型の第１半導体層と、該第１半導体層上に該第１半導体層の不純物濃度より低い不純物濃度で配置される第１導電型の第２半導体層と、該第２半導体層上に配置される開口部を有する第１絶縁膜と、該第１絶縁膜上に配置される第１半導体領域と、前記開口部箇所の前記第２半導体層上に配置され前記第１半導体領域より不純物濃度が高い第２半導体領域と、前記第１半導体領域を複数に分割し、且つ、前記第２半導体領域を取り囲む第２絶縁膜と、前記開口部下の前記第２半導体層に形成され前記開口部に露出する第２導電型の第１拡散領域と、前記分割された前記第１半導体領域に形成される横型素子と、前記第１半導体層と前記第２半導体層と前記第１拡散領域および前記第２半導体領域で形成される縦型のサージ保護素子とを有する構成とする。
ここで、第１半導体層の不純物濃度としては、１．０×１０¹⁷ｃｍ^-3以上が好ましい。また、第２半導体層の不純物濃度としては、１．０×１０¹⁶ｃｍ^-3以上が好ましい。さらに、第２半導体領域は、電気の引き出しとして機能し、不純物濃度としては、１．０×１０¹⁸ｃｍ^-3以上が好ましい。さらに、第１拡散領域の不純物濃度としては、１．０×１０¹⁶ｃｍ^-3以下が好ましい。なお、第１半導体領域の導電型はp型でもn型でも構わない。

また、前記第１拡散領域が、前記第２半導体層の表面層に形成されるかもしくは前記第１半導体層に達するように形成される構成とする。
また、前記第２半導体領域を第２導電型とするとサージ保護素子が縦型ダイオードとなる。ここで、第２半導体領域の不純物濃度としては、１．０×１０¹⁸ｃｍ^-3以上が好ましい。
また、前記第１拡散領域の表面層に該第１拡散領域より不純物濃度が高い第２導電型の第２拡散領域が形成されるとよい。
また、前記第２半導体領域を第１導電型とするとサージ保護素子が縦型オープンゲートバイポーラトランジスタとなる。ここで、第２半導体領域の不純物濃度は、１．０×１０¹⁸ｃｍ^-3以上が好ましい。
また、前記第１拡散領域の表面層に該第１拡散領域より不純物濃度が高い第１導電型の第２拡散領域を形成すると縦型オープンゲートバイポーラトランジスタのコレクタ領域の抵抗を小さくできて動作抵抗が小さくなる。
また、前記第１絶縁膜下に前記第１拡散領域と横方向側が接し第１拡散領域より不純物濃度が高い第２導電型の第３拡散領域を形成すると縦型オープンゲートバイポーラトランジスタのベース領域の抵抗を小さくできて動作抵抗が小さくなる。

また、前記開口部下の前記第１拡散領域の表面層に前記第３拡散領域と離して前記第１拡散領域より不純物濃度が高い第１導電型の第４拡散領域を形成するとよい。
また、前記横型素子が集積回路を構成する横型ＭＯＳＦＥＴであり、前記サージ保護素子が縦型ｐｎダイオードもしくは縦型オープンベースバイポーラトランジスタであるとよい。

この発明によれば、各種集積回路を構成する横型ＭＯＳＦＥＴなどを取り囲む絶縁分離領域下にサージ保護素子である縦型ダイオードや縦型オープンベースｐｎｐトランジスタを構成する拡散領域の一部を形成することにより、チップ面積の増加を伴わずにその動作面積を広げることができる。動作面積が広がることで動作抵抗が小さくなり高いサージ耐量を得ることができる。その結果、高サージ電圧が印加された場合でも半導体装置の誤動作や破壊が防止され安定した動作が可能となる。
また、縦型オープンベースｐｎｐトランジスタを形成することにより、前記の効果の他に、バッテリー逆接続時に必要な耐圧を確保して、バッテリー逆接続保護ができる半導体装置を提供できる。

発明の実施の形態を以下の実施例で説明する。従来技術の図で説明した部位と同一な部位には同一な符号を付した。また、ここでは第１導電型をｐ型、第２導電型をｎ型とするが逆にしても構わない。

図１は、この発明の第１実施例の半導体装置の要部断面図である。半導体基板１００は高濃度のｐ型半導体層２と、このｐ型半導体層２上に形成された低濃度のｐ型半導体層１で構成される。半導体基板１００のｐ型半導体層１の表面層には後述のｎ型拡散領域３２、３３が形成され、このｎ型拡散領域３２、３３上には絶縁膜３を介してｎ型半導体領域１１が形成される。このｎ型半導体領域１１は絶縁膜４により２つ以上に分離（分割）される。この絶縁膜４と絶縁膜３はｎ型半導体領域１１を取り囲こむ絶縁分離のための絶縁膜である。
絶縁膜３、４で囲まれたｎ型半導体領域１１の表面層にはｎ型ドレイン領域１２とｐ型拡散領域１３（ｐ型ウェル領域）が形成され、さらにｐ型拡散領域１３の表面層にはｎ型ソース領域１４およびｐ型コンタクト領域１５が形成される。
ｎ型半導体領域１１とｎ型ソース領域１４に挟まれたｐ型拡散領域１３の表面にはゲート酸化膜１６を介してゲート電極１７が形成される。このゲート電極１７は選択酸化膜２２上に延在してフィールドプレートとなる。ｎ型ドレイン領域１２の表面にはドレイン電極１８、ｎ型ソース領域１４の表面からｐ型コンタクト領域１５の表面に亘ってソース電極１９が形成されて各種集積回路を構成する横型ＭＯＳＦＥＴとなる。

この横型ＭＯＳＦＥＴが形成されたｎ型半導体領域１１とは絶縁膜４で分離され、この絶縁膜４で囲まれた高濃度のｎ型半導体領域３１が形成され、ｎ型半導体領域３１下には絶縁膜３が形成されておらずｐ型半導体層１に形成されたｎ型拡散領域３３に直接接続する。
ｎ型半導体領域３１の形成方法について３つの方法を説明する。一つ目は、絶縁膜３に開口部２３を形成し、開口部２３をエピタキシャル層で埋めた後にｎ型半導体領域１１（半導体基板）を貼りあわせる。つぎに、開口部２３上のｎ型半導体領域１１にトレンチ溝２１を形成し、その後トレンチ溝２１の側壁に絶縁膜４を形成し内部をｎ型エピタキシャル層で埋めることでｎ型半導体領域３１を形成する。
二つ目は、図示しないがｎ型半導体領域１１を半導体基板１００を構成するｐ型半導体層１に絶縁膜３を介して貼りあわせた後、ｎ型拡散領域３３に達すトレンチ溝２１を掘り側壁を絶縁膜４で被覆し、トレンチ溝２１をｎ型エピタキシャル層で埋めることでｎ型半導体領域３１を形成する。この場合は絶縁膜３の張出しはない。エピタキシャル層はポリシリコン層でも構わない。
三つ目は、絶縁膜３に開口部２３を形成し、開口部２３をエピタキシャル層で埋めた後にｎ型半導体領域１１（半導体基板）を貼りあわせる。図２に示すように、絶縁膜４で囲まれた図１のＡ部のｎ型半導体領域１１内にｎ型拡散領域３１ａを拡散で形成することでｎ型半導体領域３１と同様の効果を持たせる。この場合はトレンチ溝２１をｎ型エピタキシャル層で埋める前者の方法に比べると製造が容易である。

ｎ型半導体領域３１（またはｎ型拡散領域３１ａ）と接触しているｐ型半導体層１の表面層にはｎ型拡散領域３２、さらにその表面層には高濃度のｎ型拡散領域３３が形成され、ｎ型半導体領域３１（またはｎ型拡散領域３１ａ）表面にはカソード電極２８、ｐ型半導体層２の裏面側にアノード電極２９を形成することでサージ保護用の縦型ｐｎ接合ダイオード（縦型ダイオード）が形成される。ｎ型拡散領域３２、３３は絶縁膜３を介してｎ型半導体領域１１を貼りあわせる前に形成しておく。
図３は、図１の等価回路である。横型ＭＯＳＦＥＴ１０１のドレイン電極と縦型ダイオード１０２のカソード電極２８は表面金属配線によって接続され、横型ＭＯＳＦＥＴ１０１のソース電極１９と縦型ダイオード１０２のアノード電極２９はＧＮＤに接続されている。ＥＳＤ等の正のサージ電圧が印加された場合、印加されたサージ電圧のエネルギーを縦型ダイオード１０２で吸収し横型ＭＯＳＦＥＴ１０１を破壊から保護する。
本実施例の場合、サージ保護素子である縦型ダイオードが横型ＭＯＳＦＥＴ下のｐ型半導体層１に幅広く形成されるので、図１３で示される縦型ダイオードよりもチップ面積を小さくしても動作抵抗を小さくできるのでサージ耐量は大きくなる。ｐ型半導体層１はダイオードの耐圧を確保するために必要であり、ｐ型半導体層２はｐ型半導体層１を支持するために必要である。

図４は、この発明の第２実施例の半導体装置の要部断面図である。第１実施例と異なるのは、ｐ型半導体層１の表面層に形成されたｎ型拡散領域３２が高濃度のｐ型半導体層２に達している点である。こうすることで、低濃度のｐ型半導体層１の抵抗成分がなくなるため、更に縦型ダイオード１０２の動作抵抗が小さくなり、第１実施例よりもさらにサージ耐量は向上する。
車載用パワーＩＣでは人為ミスによりバッテリーが逆に接続される場合がある。このとき基板電位（ここではｐ型半導体層２の電位）が高電位となり、サージ保護素子がｐｎ接合ダイオードの場合には順方向電流が流れ破壊に至る。それを防止する方法について次の実施例で説明する。

図５は、この発明の第３実施例の半導体装置の要部断面図である。第２実施例と異なるのは、ｎ型拡散領域３２の表面層にｐ型拡散領域３４を形成し、ｐ型拡散領域３４の表面と接してｐ型半導体領域３５が形成され、サージ保護素子が縦型のオープンベースｐｎｐトランジスタとなっている点である。
サージ保護素子をｐｎｐ構造とすると双方向耐圧特性を示しバッテリーを逆に接続した場合でも、バッテリー電圧より耐圧を高くすることでサージ保護素子に電流が流れることなくバッテリー逆接続保護ができて、かつＥＳＤなどのサージ保護については第１、第２実施例と同様チップ面積の増加させることなく高いサージ耐量を確保できる。
しかし、このｐｎｐ構造を図５で示すようにオープンベースｐｎｐトランジスタで形成する場合、ベース層となるｎ型拡散領域３２の全域を高濃度で形成するとバッテリー逆接続保護のために必要な耐圧を確保できない。一方、低濃度で形成すると動作抵抗が大きくなり、高サージ耐量を確保しようとするとチップ面積が大きくなる。
つぎに、双方向に耐圧特性を持つサージ保護素子において、チップ面積を大きくせずに、耐圧と高サージ耐量とを両立させることができる実施例について以下に説明する。

図６は、この発明の第４実施例の半導体装置の要部断面図である。第３実施例と主に異なるのは、横型ＭＯＳＦＥＴが形成されている箇所の下に位置している絶縁層３下にｎ型拡散領域３２より高濃度のｎ型拡散領域３６を形成した点である。以下、構造について詳細に説明する。
半導体基板１００は高濃度のｐ型半導体層２と、このｐ型半導体層２上に形成された低濃度の半導体層１で構成される。ｐ型半導体層１の表面には絶縁膜３を形成し、この絶縁膜３に開口部２３を形成し、開口部２３をエピタキシャル層で埋めた後にｎ型半導体領域１１（半導体基板）を貼りあわせる。つぎに、開口部２３上のｎ型半導体領域１１にトレンチ溝２１を形成し、その後トレンチ溝２１の側壁に絶縁膜４を形成し内部をｐ型エピタキシャル層で埋めることでｐ型半導体領域３５を形成する。
半導体基板１００のｐ型半導体層１には低濃度のｎ型拡散領域３２が形成され、絶縁膜３下にはこの低濃度のｎ型拡散領域３２と横方向で接する様に高濃度のｎ型拡散領域３６が形成され、低濃度のｎ型拡散領域３２の表面層には高濃度のｐ型拡散領域３８が形成されｐ型半導体領域３５と接している。
このように高濃度のｎ型拡散領域３６を設けることでオープンベースｐｎｐトランジスタのベース領域の抵抗を小さくできる。そのためサージ耐量を向上させることができる。

さらに、ｐ型半導体領域３５の表面には表面電極であるカソード電極２８（コレクタ電極）が形成され、ｐ型半導体層２の裏面側に裏面電極であるアノード電極２９（エミッタ電極）を形成することでサージ保護用の縦型オープンベースｐｎｐトランジスタが形成される。
図７は、サージ保護素子の入力統合ＩＣの接続例を示す図である。入力統合ＩＣは入力回路、レベルシフト回路および出力回路で構成され、入力回路にサージ保護素子が接続する。このサージ保護素子は縦型オープンベースｐｎｐトランジスタ１０３であり、等価回路では２個のダイオードのカソード同士を接続する逆直列回路で簡易的に表される。２個のダイオードはエミッタ／ベースで構成されるｐｎダイオードとベース／コレクタで構成されるｐｎダイオードである。
図８は、サージ保護素子の横型ＭＯＳＦＥＴへの接続例を示す図である。横型ＭＯＳＦＥＴ１０１と並列にサージ保護素子である縦型オープンベースｐｎｐトランジスタ１０３が並列接続する。
前記したように、サージ保護素子であるオープンベースｐｎｐトランジスタ１０３は、図７および図８に示す様なダイオードを逆向きに直列接続した等価回路で簡易的に表すことができる。またＩＣの回路部やＭＯＳＦＥＴ１０１とオープンベースｐｎｐトランジスタ１０３は図３で示すように金属配配線によって接続される。

ＥＳＤ等の正のサージ電圧が印加された場合には、図中の下側のダイオードが一定以上の電圧になるとブレイクダウンし電流を流すことでサージ電圧のエネルギー吸収し保護する。
また、バッテリーを逆接続した場合には図中上側のダイオード（逆バイアスが印加されるダイオード）がバッテリー電圧以上に設計されていることで電流を流すことなく保護できる。
本実施例の場合、サージ保護素子である縦型オープンベースｐｎｐトランジスタ１０３のベース領域が高濃度のｎ型拡散領域３６を備えているため、動作抵抗が小さくなる。そのためチップ面積を十分小さくしても高いサージ耐量を確保することができる。また、ベース領域が低濃度のｎ型拡散領域３２を備えているため、バッテリー逆接続保護のための耐圧制御を容易に行うことができる。

図９は、この発明の第５実施例の半導体装置の要部断面図である。第４実施例と異なるのはｐ型拡散領域３８と接している高濃度のｐ型拡散領域３５ａがｎ型半導体領域１１内に拡散で形成されている点である。これは、ｎ型半導体領域１１を絶縁膜４で分割し、分割されたｎ型半導体領域１１の一つに高濃度のｐ型拡散領域３５ａを拡散で形成する。また、このｐ型拡散領域３５ａを形成するｎ型半導体領域１１下には絶縁膜３を形成しない。このｐ型拡散領域３５ａの形成方法は、図２のｎ型拡散領域３１ａの形成方法と導電型が異なるだけで同じである。
この様に形成した場合でも第４実施例と同様の特性の縦型オープンベースｐｎｐトランジスタ１０３が形成できるため、バッテリー逆接続保護および高サージ耐量を確保することができる。

図１０は、この発明の第６実施例の半導体装置の要部断面図である。第４実施例と異なるのは、ｐ型半導体層１内に形成された高濃度のｎ型拡散領域３６が高濃度のｐ型半導体層２に達している点である。低濃度のｐ型半導体層１の抵抗成分がなくなるため、第４実施例よりも更にサージ保護のための動作抵抗が小さくなりサージ耐量は向上する。

図１１は、この発明の第７実施例の半導体装置の要部断面図である。第６実施例と異なるのは、ｐ型半導体層１内に形成された低濃度のｎ型拡散領域３２も高濃度のｐ型半導体層２に達している点である。低濃度のｐ型半導体層１の抵抗成分がｎ型拡散領域３２、３６の全域でなくなるため第６実施例より更にサージ保護のための動作抵抗が小さくなる。そのため、第６実施例よりもサージ耐量は向上する。

この発明の第１実施例の半導体装置の要部断面図 絶縁膜４で囲まれた図１のＡ部のｎ型半導体領域１１内にｎ型拡散領域３１を拡散で形成した図 図１の等価回路図 この発明の第２実施例の半導体装置の要部断面図 この発明の第３実施例の半導体装置の要部断面図 この発明の第４実施例の半導体装置の要部断面図 サージ保護素子の入力統合ＩＣの接続例を示す図 サージ保護素子の横型ＭＯＳＦＥＴへの接続例を示す図 この発明の第５実施例の半導体装置の要部断面図 この発明の第６実施例の半導体装置の要部断面図 この発明の第７実施例の半導体装置の要部断面図 サージ保護素子として横型ダイオードを含んだ半導体装置の要部断面図 保護対象となる横型ＭＯＳＦＥＴに並列に接続した縦型ダイオードの要部断面図

符号の説明

１ ｐ型半導体層（低濃度）
２ ｐ型半導体層（高濃度）
３、４ 絶縁膜
１１、３１ ｎ型半導体領域
１２ ｎ型ドレイン領域
１３、３４、３５ａ、３８ ｐ型拡散領域
１４ ｎ型ソース領域
１５ ｐ型コンタクト領域
１６ ゲート酸化膜
１７ ゲート電極
１８ ドレイン電極
１９ ソース電極
２１ トレンチ溝
２２ 選択酸化膜
２３ 開口部
２８ カソード電極
２９ アノード電極
３１ａ、３２、３３、３６ ｎ型拡散領域
３５ ｐ型半導体領域
１００ 半導体基板
１０１ 横型ＭＯＳＦＥＴ
１０２ 縦型ダイオード
１０３ オープンベースｐｎｐトランジスタ

Claims (10)

1. 不純物濃度が高い第１導電型の第１半導体層と、該第１半導体層上に該第１半導体層の不純物濃度より低い不純物濃度で配置される第１導電型の第２半導体層と、該第２半導体層上に配置される開口部を有する第１絶縁膜と、該第１絶縁膜上に配置される第１半導体領域と、前記開口部箇所の前記第２半導体層上に配置され前記第１半導体領域より不純物濃度が高い第２半導体領域と、前記第１半導体領域を複数に分割し、且つ、前記第２半導体領域を取り囲む第２絶縁膜と、前記開口部下の前記第２半導体層に形成され前記開口部に露出する第２導電型の第１拡散領域と、前記分割された前記第１半導体領域に形成される横型素子と、前記第１半導体層と前記第２半導体層と前記第１拡散領域および前記第２半導体領域で形成される縦型のサージ保護素子とを有することを特徴とする半導体装置。
2. 前記第１拡散領域が、前記第２半導体層の表面層に形成されるかもしくは前記第１半導体層に達するように形成されることを特徴とする請求項１に記載の半導体装置。
3. 前記第２半導体領域が第２導電型であることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第１拡散領域の表面層に該第１拡散領域より不純物濃度が高い第２導電型の第２拡散領域が形成されることを特徴とする請求項３に記載の半導体装置。
5. 前記第２半導体領域が第１導電型であることを特徴とする請求項１または２に記載の半導体装置。
6. 前記第１拡散領域の表面層に該第１拡散領域より不純物濃度が高い第１導電型の第２拡散領域が形成されることを特徴とする請求項５に記載の半導体装置。
7. 前記第１絶縁膜下に前記第１拡散領域と横方向側が接し前記第１拡散領域より不純物濃度が高い第２導電型の第３拡散領域を形成することを特徴とする請求項５に記載の半導体装置。
8. 前記開口部下の前記第１拡散領域の表面層に前記第３拡散領域と離して前記第１拡散領域より不純物濃度が高い第１導電型の第４拡散領域を形成することを特徴とする請求項７に記載の半導体装置。
9. 前記第３拡散領域が前記第２半導体層に達することを特徴とする請求項７、８に記載の半導体装置。
10. 前記横型素子が集積回路を構成する横型ＭＯＳＦＥＴであり、前記サージ保護素子が縦型ｐｎダイオードもしくは縦型オープンベースバイポーラトランジスタであることを特徴とする請求項１に記載の半導体装置。
    

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