JP5441724B2 - Esd保護素子、半導体装置およびプラズマディスプレイ装置 - Google Patents
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Description
図1は本発明に係る第1の実施形態によるESD保護素子の断面図であり、以下にその構成を説明する。図1において、SOI基板の一部を構成する支持基板1上にシリコン酸化膜からなる埋め込み絶縁膜2が膜厚2.0μmで形成されている。さらに埋め込み絶縁膜2上にESD保護素子のベースとなるとともに活性層に相当し、単結晶シリコンからなる低不純物濃度P型半導体層3が膜厚3.5μmで、支持基板1および埋め込み絶縁膜2に対して貼り合わせ形成されている。素子分離領域17は、埋め込み絶縁膜2に達するまで半導体層3に溝を形成し、シリコン酸化膜などの絶縁膜を溝に埋め込んだ領域であり、通常ESD保護素子が形成されるべき半導体層3の領域の全周囲を取り囲んでいる。
ICEO=ICBO/(1−α・M) (2)
α=1−(n0E/p0B)・(W/Le)・(De/Dh) (3)
で与えられる。ここでn0Eはエミッタ中の少数キャリア(電子)濃度、p0Bはベース中の少数キャリア(ホール)濃度、Wはベース幅、Leは電子の拡散長、De、Dhはそれぞれ電子、ホールの拡散係数である。またベースにおいて
nBp0B=ni 2 (4)
が成立する。ここでnBはベース中の多数キャリア(電子)濃度、niは真性領域のキャリア濃度である。
図3および図4は本発明の第2の実施形態によるESD保護素子の構造を示す断面図である。これらの保護素子は第1の実施形態(図1)と概ね同様な構造を有しているので、同一構造で同一機能を有する部位には同一の符号を付与して説明を省略し、第1の実施形態の保護素子と異なる特徴のある部分について主に説明する。まず図3のESD保護素子は、第1の実施形態のESD保護素子におけるP型半導体層3に代え、埋め込み絶縁膜2上に形成された単結晶シリコン半導体層のうち、少なくとも素子分離領域17で囲まれ、ESD保護素子が形成されるべき領域全体を低不純物濃度のN型半導体層としたもので、この半導体層がそのままフィールド絶縁膜14の下に形成されたN型第1半導体領域18となり、第1の実施形態におけるN型第1半導体領域16に相当する。こうした構造にしても第1実施形態の保護素子と同様の機能を発揮することができる。この構造では単結晶シリコン半導体層自体がN型第1半導体領域18となるので、低濃度P型半導体層3を形成した後、それに不純物を導入してN型第1半導体領域16を形成する第1の実施形態より1工程低減でき、低コスト化に寄与するものである。
次に本発明による第3の実施形態として、ESD保護素子の回路接続方法について説明する。図5は第1または第2の実施形態によるESD保護素子を、すでに図9で説明したPDP用スキャン・ドライバICの高耐圧半導体回路セルに組み込んだ場合の回路概略図である。本発明によるESD素子28は等価回路的にはベース開放のPNP型バイポーラトランジスタの1種と見なすことができ、エミッタに対応する第2電極13(P型第2半導体領域9)がスキャン・ドライバ回路の高電圧電源線に接続され、コレクタに対応する第1電極12(オーミックコンタクト用P型拡散領域11、P型第1半導体領域8)が接地線に接続される。
2 埋め込み絶縁膜
3 低濃度P型半導体層
4 ソース領域
5 ドレイン領域
6 ゲート絶縁膜
7 ゲート電極
8 P型第1半導体領域
9 P型第2半導体領域
10 N型第2半導体領域
11 オーミックコンタクト用P型拡散領域
12 第1電極
13 第2電極
14 フィールド絶縁膜
15 層間絶縁膜
16、18 N型第1半導体領域
17 素子分離領域
19 導電プレート
20、21、22 高耐圧PチャネルMOSトランジスタ
23、24 高耐圧NチャネルMOSトランジスタ
25 高耐圧IGBT
26 高耐圧ダイオード
27 CMOS制御回路
28 ESD保護素子
29 チップ
30 高耐圧半導体回路形成領域
31、32 ESD保護素子形成領域
33 低電圧駆動半導体回路形成領域
Claims (11)
- 半導体層と、
前記半導体層に形成された第1導電型の第1半導体領域と、
前記第1導電型の第1半導体領域に近接または隣接して前記半導体層に形成された第2導電型の第1半導体領域と、
前記第2導電型の第1半導体領域に形成された第2導電型の第2半導体領域と、
前記第2導電型の第2半導体領域に形成された第1導電型の第2半導体領域とを備え、
前記第2導電型の第2半導体領域の不純物濃度は前記第2導電型の第1半導体領域の不純物濃度より高く、前記第2導電型の第1半導体領域および前記第2導電型の第2半導体領域は電気的にフローティングとなっていることを特徴とするESD保護素子。 - 前記第2導電型の第1半導体領域および前記第2導電型の第2半導体領域には電極が接続されていないことを特徴とする請求項1に記載のESD保護素子。
- 前記半導体層は支持基板上に設けられた絶縁膜上に形成されていることを特徴とする請求項1または2に記載のESD保護素子。
- 前記第1導電型の第1半導体領域に接続する第1電極、および前記第1導電型の第2半導体領域に接続する第2電極と、前記第2導電型の第1半導体領域の上方を覆う層間絶縁膜とをさらに備え、
前記第1電極は、前記層間絶縁膜を介し、前記第1導電型の第2半導体領域へ向けて前記第2導電型の第1半導体領域上に延在していることを特徴とする請求項1〜3のいずれかに記載のESD保護素子。 - 前記第1導電型の第1半導体領域に接続する第1電極、および前記第1導電型の第2半導体領域に接続する第2電極と、前記第2導電型の第1半導体領域の上方を覆うフィールド絶縁膜と、前記フィールド絶縁膜上に形成された層間絶縁膜と、前記フィールド絶縁膜と前記層間絶縁膜との間であって且つ前記第2導電型の第1半導体領域の上方に設けられた導電プレートとをさらに備え、
前記第1電極は前記導電プレートと電気的に接続されていることを特徴とする請求項1〜3のいずれかに記載のESD保護素子。 - 前記第1導電型がP型、前記第2導電型がN型であることを特徴とする請求項1〜5のいずれかに記載のESD保護素子。
- 請求項1〜3のいずれかに記載のESD保護素子と、前記半導体層に形成され、前記ESD保護素子によって保護される半導体回路とを含むことを特徴とする半導体装置。
- 前記ESD保護素子の前記第1導電型の第1半導体領域は前記半導体回路の接地線に電気的に接続され、前記ESD保護素子の前記第1導電型の第2半導体領域は前記半導体回路の電源線に電気的に接続されていることを特徴とする請求項7に記載の半導体装置。
- 前記半導体回路は複数の単位回路セルを含み、前記半導体装置に搭載される前記ESD保護素子の数は前記単位回路セルの数より小さいことを特徴とする請求項7または8に記載の半導体装置。
- 請求項1〜3のいずれかに記載のESD保護素子を有するプラズマディスプレイ装置。
- 請求項7〜9のいずれかに記載の半導体装置を有するプラズマディスプレイ装置。
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