JP4848981B2 - 表示ドライバ、電気光学装置及び電子機器 - Google Patents

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Description

本発明は、表示ドライバ、電気光学装置及び電子機器に関する。
従来より、携帯電話機等の電子機器に用いられる液晶表示（Liquid Crystal Display：ＬＣＤ）パネル（広義には、表示パネル。更に広義には電気光学装置）として、単純マトリクス方式のＬＣＤパネルと、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す）等のスイッチ素子を用いたアクティブマトリクス方式のＬＣＤパネルとが知られている。
単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易である反面、多色化や動画表示が困難である。一方、アクティブマトリクス方式は、多色化や動画表示に適している反面、低消費電力化が困難である。
単純マトリクス方式のＬＣＤパネルやアクティブマトリクス方式のＬＣＤパネルでは、画素を構成する液晶（広義には電気光学物質）への印加電圧が交流となるように駆動される。このような交流駆動の手法として、ライン反転駆動やフィールド反転駆動（フレーム反転駆動）が知られている。ライン反転駆動では、１又は複数走査ライン毎に、液晶の印加電圧の極性が反転するように駆動される。フィールド反転駆動では、フィールド毎（フレーム毎）に液晶の印加電圧の極性が反転するように駆動される。
その際、画素を構成する画素電極と対向する対向電極（コモン電極）に供給する対向電極電圧（コモン電圧）を、反転駆動タイミングに合わせて変化させることで、画素電極に印加する電圧レベルを低下させることができる。
このような交流駆動を行う場合、液晶の充放電に伴う消費電力の増大を招く。そこで例えば特許文献１には、反転駆動時に、液晶を挟持する２つの電極を短絡することにより液晶に蓄積される電荷を初期化し、電極の短絡前の電圧の中間電圧まで遷移させることで低消費化を図る技術が開示されている。また特許文献２には、画素電極への書き込み期間前の第１プリチャージ期間と対向電極電圧の切換前の第２のプリチャージ期間とにおいて、ソース線にプリチャージ電位を与えることで、対向電極電圧の切換時のソース線の電位変動を抑えて低消費電力化を図る技術が開示されている。
特開２００２−２４４６２２号公報 特開２００４−３５４７５８号公報
しかしながら、特許文献１及び特許文献２に開示されている技術では、消費電力の削減効果がソース線に与える電圧に依存してしまうという問題がある。そのため、極性が反転する対向電極を充放電する電荷量の削減効果が、それほど期待できない場合がある。また、特許文献１に開示された技術では、ソース線に与える電圧と対向電極電圧の極性との関係によっては、液晶を挟持する２つの電極を短絡することで、充放電すべき電荷量が却って増加してしまい、低消費電力化の効果が薄れてしまう場合があるという問題がある。
従って、一度供給された電荷を再利用する場合に、簡素な構成で確実に消費電力を削減しながら、ソース線、対向電極を駆動できることが望ましい。
一方、表示ドライバの適用分野によっては、ある程度の消費電力の低減効果を犠牲にして、表示ドライバ等のチップサイズや実装面積を小さくすることを優先すべき場合がある。例えば、顧客（電子機器メーカ）が、表示ドライバや該表示ドライバを含むＬＣＤパネルの低コスト化を最優先と考える製品に、該表示ドライバ等を適用する場合である。
このように、顧客に応じて、低消費電力化を優先したり、低コスト化を優先したりできる表示ドライバ等を提供できることが望ましい。即ち、簡素な構成で、ある程度のコストの低減効果を犠牲にして低消費電力化を追求したり（低消費電力化優先）、ある程度の消費電力の低減効果を犠牲にして低コスト化を追求したり（低コスト化優先）できることが望ましい。このような表示ドライバ等を提供できれば、１種類の表示ドライバにより多様なユーザの要求を満足させることを意味し、結果として、より一層の製造コストの低減を図ることができるようになる。
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、電荷を再利用して低消費電力化を図る一方、簡素な構成で低消費電力化を優先したり低コスト化を優先したりできる表示ドライバ、電気光学装置及び電子機器を提供することにある。
上記課題を解決するために本発明は、
電気光学装置を駆動するための表示ドライバであって、
第１の容量素子の一端が接続可能な第１の容量素子接続ノードと電気光学物質を介して前記電気光学装置の画素電極に対向する対向電極の電圧が供給される対向電極電圧出力ノードとの間に設けられる対向電極電荷蓄積用スイッチと、
第２の容量素子の一端が接続可能な第２の容量素子接続ノードと前記電気光学装置のソース線の電圧が供給されるソース電圧出力ノードとの間に設けられるソース電荷蓄積用スイッチと、
前記対向電極電圧出力ノードと前記ソース電圧出力ノードとの間に設けられるノード短絡スイッチとを含む表示ドライバに関係する。
また本発明に係る表示ドライバでは、
第１の動作モードでは、
前記対向電極電荷蓄積用スイッチ及び前記ソース電荷蓄積用スイッチを非導通状態に設定した状態で、前記ノード短絡スイッチを一旦導通状態に設定した後に、前記対向電極電圧出力ノードに前記対向電極電圧を供給して前記対向電極を駆動すると共に、前記ソース線に表示データに対応した電圧を供給して前記ソース線を駆動することができる。
また本発明に係る表示ドライバでは、
第２の動作モードでは、
前記ノード短絡スイッチを非導通状態に設定した状態で、
前記対向電極電荷蓄積用スイッチにより前記対向電極電圧出力ノードと前記第１の容量素子接続ノードとを一旦電気的に接続した後に、前記対向電極電荷蓄積用スイッチにより前記対向電極電圧出力ノードと前記第１の容量素子接続ノードとを電気的に遮断した状態で前記対向電極電圧出力ノードに前記対向電極電圧を供給して前記対向電極を駆動すると共に、
前記ソース電荷蓄積用スイッチにより前記ソース電圧出力ノードと前記第２の容量素子接続ノードとを一旦電気的に接続した後に、前記ソース電荷蓄積用スイッチにより前記ソース電圧出力ノードと前記第２の容量素子接続ノードとを電気的に遮断した状態で、前記ソース線に表示データに対応した電圧を供給して前記ソース線を駆動することができる。
上記のいずれかの発明においては、対向電極電荷蓄積用スイッチを介して第１の容量素子の一端と対向電極電圧出力ノードとを同電位に設定できる構成が設けられている。また本発明においては、ソース電荷蓄積用スイッチを介して第２の容量素子の一端とソース電圧出力ノードとを同電位に設定できる構成が設けられている。更に、本発明においては、対向電極電圧出力ノードとソース電圧出力ノードとを同電位に設定できる構成が設けられている。即ち、同電位に設定する際には電源回路から電荷を充放電する必要がなく、同電位に設定後に、改めて電源回路から電荷を充放電して所望の電位に設定すればよいため、消費電力を削減することができる。
これにより、第１及び第２の容量素子を用いた対向電極及びソース線の電荷再利用制御と、対向電極電圧出力ノードとソース電圧出力ノードとを同電位に設定する電荷再利用制御のいずれかを簡素な構成で実現できるようになる。従って、電荷を再利用して低消費電力化を図る一方、簡素な構成で低消費電力化を優先したり低コスト化を優先したりできる表示ドライバを提供できる。
また本発明に係る表示ドライバでは、
前記ソース電圧出力ノードと前記第２の容量素子接続ノードとを電気的に接続させる期間と、前記対向電極電圧出力ノードと前記第１の容量素子接続ノードとを電気的に接続させる期間とが、重複していてもよい。
本発明によれば、ソース出力を変化させる場合と対向電極電圧を変化させる場合とで外部から供給すべき電荷量を削減できるので、より一層の低消費電力化を図ることができる。
また本発明に係る表示ドライバでは、
前記第１又は第２の動作モードに対応した制御データが設定される動作モード設定レジスタを含み、
前記制御データに対応した動作モードが指定されてもよい。
また本発明に係る表示ドライバでは、
外部設定端子を含み、
前記外部設定端子に供給される信号状態に対応した動作モードが指定されてもよい。
上記のいずれかの発明によれば、第１及び第２の動作モードのいずれかを、よりいっそう簡素な構成で切り替えできる表示ドライバを提供できる。
また本発明に係る表示ドライバでは、
前記ソース電圧出力ノードと電気的に接続されると共に、その一端が前記ソース電荷蓄積用スイッチと電気的に接続される共用ラインと、
前記電気光学装置の第１のソース線への出力電圧が供給される第１のソース出力ノードと前記共用ラインとの間に設けられる第１のソース短絡スイッチと、
前記電気光学装置の第２のソース線への出力電圧が供給される第２のソース出力ノードと前記共用ラインとの間に設けられる第２のソース短絡スイッチと、
前記共用ラインに接続される放電用トランジスタとを含み、
前記放電用トランジスタが、
前記第１及び第２のソース線の放電に共用されてもよい。
本発明によれば、簡素な構成で、複数のソース線を放電し、画素の劣化を防止できるようになる。
また本発明に係る表示ドライバでは、
前記電気光学装置の画素電極の選択期間において、第１及び第２のソース短絡スイッチを導通状態に設定した状態で、前記放電用トランジスタにより前記第１及び第２のソース線を放電することができる。
本発明によれば、簡素な構成で、所定のオフ電圧を与えることなく表示オフ制御を行うことができるようになる。
また本発明に係る表示ドライバでは、
前記対向電極電圧を生成する対向電極電圧生成回路と、
表示データに基づいて前記電気光学装置の第１又は第２のソース線を駆動するためのソース線駆動回路とを含み、
前記第１の動作モードでは、
前記ソース線駆動回路及び前記対向電極電圧生成回路の出力をハイインピーダンス状態に設定し、且つ前記ソース電圧出力ノードと前記対向電極電圧出力ノードとを電気的に接続した後に、前記ソース電圧出力ノードと前記対向電極電圧出力ノードとを電気的に遮断した状態で、
前記ソース線駆動回路が、前記第１又は第２のソース線に表示データに対応した電圧を供給すると共に、前記対向電極電圧生成回路が、前記対向電極に前記対向電極電圧を供給することができる。
また本発明に係る表示ドライバでは、
前記第２の動作モードでは、
前記ソース線駆動回路の出力をハイインピーダンス状態に設定した状態で、前記第１又は第２のソース出力ノードと前記第２の容量素子接続ノードとを電気的に接続した後に、前記第１又は第２のソース出力ノードと前記第２の容量素子接続ノードとを電気的に遮断した状態で、前記ソース線駆動回路が、前記第１又は第２のソース線に表示データに対応した電圧を供給し、
前記対向電極電圧生成回路の出力をハイインピーダンス状態に設定した状態で、前記対向電極電荷蓄積用スイッチにより前記対向電極電圧出力ノードと前記第１の容量素子接続ノードとを電気的に接続した後、前記対向電極電圧出力ノードと前記第１の容量素子接続ノードとを電気的に遮断した状態で、前記対向電極電圧生成回路が、前記対向電極に前記対向電極電圧を供給することができる。
また本発明に係る表示ドライバでは、
各ソース出力ノードの時分割された電圧を複数の出力電圧に分離するためのデマルチプレクサを含み、
前記複数の出力電圧の各出力電圧を、前記電気光学装置の各ソース線に供給することができる。
本発明によれば、データ信号が時分割多重されるタイプの電気光学装置の駆動に適用することができる。
また本発明は、
複数のソース線と、
複数のゲート線と、
各画素電極が各ゲート線及び各ソース線により特定される複数の画素電極と、
前記複数の画素電極と対向する対向電極と、
第１の容量素子の一端が接続可能な第１の容量素子接続ノードと前記対向電極に印加される対向電極電圧が供給される対向電極電圧出力ノードとの間に設けられる対向電極電荷蓄積用スイッチと、
第２の容量素子の一端が接続可能な第２の容量素子接続ノードと電気的に接続される共用ラインと、
前記対向電極電圧出力ノードと前記共用ラインとの間に設けられるノード短絡スイッチと、
前記複数のソース線のうちの第１のソース線への出力電圧が供給される第１のソース出力ノードと前記共用ラインとの間に設けられる第１のソース短絡スイッチと、
前記複数のソース線のうちの第２のソース線への出力電圧が供給される第２のソース出力ノードと前記共用ラインとの間に設けられる第２のソース短絡スイッチと、
前記共用ラインと前記第２の容量素子接続ノードとの間に設けられるソース電荷蓄積用スイッチとを含む電気光学装置に関係する。
また本発明に係る電気光学装置では、
第１の動作モードでは、
前記対向電極電荷蓄積用スイッチ及び前記ソース電荷蓄積用スイッチを非導通状態に設定した状態で、前記ノード短絡スイッチを一旦導通状態に設定した後に、前記対向電極電圧出力ノードに前記対向電極電圧を供給して前記対向電極を駆動すると共に、前記第１又は第２のソース線に表示データに対応した電圧を供給して前記第１又は第２のソース線を駆動することができる。
また本発明に係る電気光学装置では、
第２の動作モードでは、
前記ノード短絡スイッチを非導通状態に設定した状態で、
前記対向電極電荷蓄積用スイッチにより前記対向電極電圧出力ノードと前記第１の容量素子接続ノードとを一旦電気的に接続した後に、前記対向電極電荷蓄積用スイッチにより前記対向電極電圧出力ノードと前記第１の容量素子接続ノードとを電気的に遮断した状態で前記対向電極電圧出力ノードに前記対向電極電圧を供給して前記対向電極を駆動すると共に、
前記ソース電荷蓄積用スイッチにより前記共用ラインと前記第２の容量素子接続ノードとを一旦電気的に接続した後に、前記ソース電荷蓄積用スイッチにより前記共用ラインと前記第２の容量素子接続ノードとを電気的に遮断した状態で、前記第１又は第２のソース線に表示データに対応した電圧を供給して前記第１又は第２のソース線を駆動することができる。
また本発明に係る表示ドライバでは、
前記対向電極電圧出力ノードと前記第１の容量素子接続ノードとを電気的に接続させる期間と、前記第１又は第２のソース出力ノードと前記第２の容量素子接続ノードとを電気的に接続させる期間とが、重複していてもよい。
また本発明に係る表示ドライバでは、
前記共用ラインに接続される放電用トランジスタとを含み、
前記放電用トランジスタが、
前記第１及び第２のソース線の放電に共用されてもよい。
また本発明に係る表示ドライバでは、
前記画素電極の選択期間において、第１及び第２のソース短絡スイッチを導通状態に設定した状態で、前記放電用トランジスタにより前記第１及び第２のソース線が放電されてもよい。
また本発明に係る表示ドライバでは、
各ソース出力ノードの時分割された電圧を複数の出力電圧に分離するためのデマルチプレクサを含み、
前記複数の出力電圧の各出力電圧が、各ソース線に供給されてもよい。
また本発明は、
上記のいずれか記載の表示ドライバを含む電気光学装置に関係する。
上記のいずれかの発明によれば、電荷を再利用して低消費電力化を図る一方、簡素な構成で低消費電力化を優先したり低コスト化を優先したりできる電気光学装置を提供できる。
また本発明は、
上記のいずれか記載の電気光学装置を含む電子機器に関係する。
本発明によれば、電荷を再利用して低消費電力化を図る一方、簡素な構成で低消費電力化を優先したり低コスト化を優先したりできる電子機器を提供することができるようになる。
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
１． 液晶装置
図１に、本実施形態の液晶装置のブロック図の例を示す。
液晶装置１０（液晶表示装置。広義には表示装置）は、表示パネル１２（狭義にはＬＣＤ（Liquid Crystal Display）パネル）、ソース線駆動回路２０（狭義にはソースドライバ）、ゲート線駆動回路３０（狭義にはゲートドライバ）、表示コントローラ４０、電源回路５０を含む。なお、液晶装置１０にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
ここで表示パネル１２（広義には電気光学装置）は、複数のゲート線（走査線）と、複数のソース線（データ線）と、各画素電極が各ゲート線及び各ソース線により特定される複数の画素電極を含む。この場合、ソース線に薄膜トランジスタＴＦＴ（Thin Film Transistor、広義にはスイッチング素子）を接続し、このＴＦＴに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。
より具体的には、表示パネル１２はアクティブマトリクス基板（例えばガラス基板）に形成される。このアクティブマトリクス基板には、図１のＹ方向に複数配列されそれぞれＸ方向に伸びるゲート線Ｇ１〜ＧＭ（Ｍは２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるソース線Ｓ１〜ＳＮ（Ｎは２以上の自然数）とが配置されている。また、ゲート線ＧＫ（１≦Ｋ≦Ｍ、Ｋは自然数）とソース線ＳＬ（１≦Ｌ≦Ｎ、Ｌは自然数）との交差点に対応する位置に、薄膜トランジスタＴＦＴＫＬ（広義にはスイッチング素子）が設けられている。
ＴＦＴＫＬのゲート電極はゲート線ＧＫに接続され、ＴＦＴＫＬのソース電極はソース線ＳＬに接続され、ＴＦＴＫＬのドレイン電極は画素電極ＰＥＫＬに接続されている。この画素電極ＰＥＫＬと、画素電極ＰＥＫＬと液晶（広義には電気光学物質）を挟んで対向する対向電極ＣＥ（共通電極、コモン電極）との間には、液晶容量ＣＬＫＬ（液晶素子）及び補助容量ＣＳＫＬが形成されている。そして、ＴＦＴＫＬ、画素電極ＰＥＫＬ等が形成されるアクティブマトリクス基板と対向電極ＣＥが形成される対向基板との間に液晶が封入されるように形成され、画素電極ＰＥＫＬと対向電極ＣＥとの間の印加電圧に応じて画素の透過率が変化するようになっている。
なお、対向電極ＣＥに与えられる対向電極電圧ＶＣＯＭの電圧レベル（高電位側電圧ＶＣＯＭＨ、低電位側電圧ＶＣＯＭＬ）は、電源回路５０に含まれる対向電極電圧生成回路より生成される。また、対向電極ＣＥを対向基板上に一面に形成せずに、各ゲート線に対応するように帯状に形成してもよい。
ソース線駆動回路２０は、表示データに基づいて表示パネル１２のソース線Ｓ１〜ＳＮを駆動する。一方、ゲート線駆動回路３０は、表示パネル１２のゲート線Ｇ１〜ＧＭを走査（順次駆動）する。
表示コントローラ４０は、図示しない中央演算処理装置（Central Processing Unit：ＣＰＵ）等のホストにより設定された内容に従って、ソース線駆動回路２０、ゲート線駆動回路３０及び電源回路５０を制御する。より具体的には、表示コントローラ４０は、ソース線駆動回路２０及びゲート線駆動回路３０に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路５０に対しては、対向電極ＣＥに印加する対向電極電圧ＶＣＯＭの電圧レベルの極性反転タイミングの制御を行う。
電源回路５０は、外部から供給される基準電圧に基づいて、表示パネル１２の駆動に必要な各種の電圧レベル（階調電圧）や、対向電極ＣＥの対向電極電圧ＶＣＯＭの電圧レベルを生成する。
このような構成の液晶装置１０は、表示コントローラ４０の制御の下、外部から供給される表示データに基づいて、ソース線駆動回路２０、ゲート線駆動回路３０及び電源回路５０が協調して表示パネル１２を駆動する。
また図１において、ソース線駆動回路２０、ゲート線駆動回路３０及び電源回路５０を集積化して、半導体装置（集積回路、ＩＣ）として表示ドライバ６０を構成することができる。なお、図１の表示ドライバ６０は、ゲート線駆動回路３０が省略された構成であってもよい。また、図１において、本実施形態における表示ドライバ６０は、ソース線駆動回路２０と電源回路５０の対向電極電圧生成回路とを含む構成であればよい。
このような表示ドライバ６０は、更に、各ソース出力切替回路がソース線と該ソース線を駆動する出力バッファとの間に設けられた複数のソース出力切替回路ＳＳＷ１〜ＳＳＷＮを含む。各ソース出力切替回路の第１の端子には、各出力バッファの出力が接続される。各ソース出力切替回路の第２の端子には、各ソース線が接続される。各ソース出力切替回路の第３の端子には、共用ラインＣＯＬの一端が接続される。複数のソース出力切替回路ＳＳＷ１〜ＳＳＷＮは、図示しない共通制御信号により一斉にオンオフ制御される。
表示ドライバ６０は、第１の容量素子接続用端子ＴＬ１と、対向電極電荷蓄積用スイッチＶＳＷとを含むことができる。対向電極電荷蓄積用スイッチＶＳＷは、電源回路５０の対向電極電圧生成回路の出力（対向電極電圧ＶＣＯＭが供給される対向電極電圧出力ノード）と、第１の容量素子接続用端子ＴＬ１との間に設けられる。第１の容量素子接続用端子ＴＬ１には、第１の容量素子ＣＣＶの一端が電気的に接続される。第１の容量素子ＣＣＶの他端には、所定の電源電圧（例えばシステム接地電源電圧ＶＳＳ）が供給される。図１において、第１の容量素子ＣＣＶは、表示ドライバ６０の外部に設けられているが、第１の容量素子ＣＣＶが表示ドライバ６０に内蔵されていてもよい。
更に、表示ドライバ６０は、ソース電荷蓄積用の第２の容量素子接続用端子ＴＬ２と、ソース電荷蓄積用スイッチＣＳＷとを含むことができる。ソース電荷蓄積用スイッチＣＳＷは、共用ラインＣＯＬの他端と第２の容量素子接続用端子ＴＬ２との間に設けられる。ソース電荷蓄積用スイッチＣＳＷが導通状態に設定されるとき、ソース出力切替回路ＳＳＷ１〜ＳＳＷＮのそれぞれは、ソース線Ｓ１〜ＳＮと共用ラインＣＯＬとを電気的に接続する。
共用ラインＣＯＬは、第２の容量素子接続ノードを含むということができる。第２の容量素子接続用端子ＴＬ２には、第２の容量素子ＣＣＳの一端が電気的に接続される。第２の容量素子ＣＣＳの他端には、所定の電源電圧（例えばシステム接地電源電圧ＶＳＳ）が供給される。図１において、第２の容量素子ＣＣＳは、表示ドライバ６０の外部に設けられているが、第２の容量素子ＣＣＳが表示ドライバ６０に内蔵されていてもよい。
対向電極電荷蓄積用スイッチＶＳＷが導通状態に設定されるとき、電源回路５０の対向電極電圧生成回路の出力がハイインピーダンス状態に設定される。
更に、表示ドライバ６０は、ノード短絡スイッチＨＳＷを含むことができる。ノード短絡スイッチＨＳＷは、共用ラインＣＯＬと対向電極電圧出力ノードとの間に設けられる。
表示ドライバ６０は、動作モードに応じて、対向電極電荷蓄積用スイッチＶＳＷ、ソース電荷蓄積用スイッチＣＳＷ、ノード短絡スイッチＨＳＷを用いて、対向電極ＣＥ又はソース線Ｓ１〜ＳＮからの電荷を再利用する。より具体的には、ノード短絡スイッチＨＳＷのオンオフ制御による電荷再利用が行われる動作モードでは、表示ドライバ６０は、対向電極電荷蓄積用スイッチＶＳＷを非導通状態のまま制御を行う。また、対向電極電荷蓄積用スイッチＶＳＷ及びソース電荷蓄積用スイッチＣＳＷのオンオフ制御による電荷再利用が行われる動作モードでは、表示ドライバ６０は、ノード短絡スイッチＨＳＷを非導通状態のまま制御を行う。
なお、図１では、液晶装置１０が表示コントローラ４０を含む構成になっているが、表示コントローラ４０を液晶装置１０の外部に設けてもよい。或いは、表示コントローラ４０と共にホストを液晶装置１０に含めるようにしてもよい。また、ソース線駆動回路２０、ゲート線駆動回路３０、表示コントローラ４０、電源回路５０の一部又は全部を表示パネル１２上に形成してもよい。
図２に、本実施形態における液晶装置の他の構成例のブロック図を示す。
図２では、表示パネル１２上（パネル基板上）に、ソース線駆動回路２０、ゲート線駆動回路３０及び電源回路５０を含む表示ドライバ６０が形成されている。このように表示パネル１２は、複数のゲート線と、複数のソース線と、複数のゲート線の各ゲート線及び複数のソース線の各ソース線とにより特定される複数の画素（画素電極）と、複数のソース線を駆動するソース線駆動回路と、複数のゲート線を走査するゲート線駆動回路とを含むように構成することができる。表示パネル１２の画素形成領域４４に、複数の画素が形成されている。各画素は、ソースにソース線が接続されゲートにゲート線が接続されたＴＦＴと、該ＴＦＴのドレインに接続された画素電極とを含むことができる。
なお図２では、表示パネル１２上においてゲート線駆動回路３０及び電源回路５０のうち少なくとも１つが省略された構成であってもよい。
また図１又は図２において、表示ドライバ６０が、表示コントローラ４０を内蔵してもよい。或いは図１又は図２において、表示ドライバ６０が、ソース線駆動回路２０及びゲート線駆動回路３０のいずれか一方と、電源回路５０とを集積化した半導体装置であってもよい。
２． 表示ドライバ
次に、図１又は図２の表示ドライバ６０の構成要部について説明する。
図３に、図１又は図２のソース線駆動回路２０の構成例のブロック図を示す。
ソース線駆動回路２０は、シフトレジスタ２２、ラインラッチ２４、２６、ＤＡＣ２８（Digital-to-Analog Converter）（広義にはデータ電圧生成回路）、出力バッファ２９を含む。
シフトレジスタ２２は、各ソース線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ２２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯを保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。
ラインラッチ２４には、表示コントローラ４０から例えば１８ビット（６ビット（表示データ）×３（ＲＧＢ各色））単位で表示データ（ＤＩＯ）が入力される。ラインラッチ２４は、この表示データ（ＤＩＯ）を、シフトレジスタ２２の各フリップフロップで順次シフトされたイネーブル入出力信号ＥＩＯに同期してラッチする。
ラインラッチ２６は、表示コントローラ４０から供給される水平同期信号ＬＰに同期して、ラインラッチ２４でラッチされた１水平走査単位の表示データをラッチする。
基準電圧発生回路２７は、６４種類の基準電圧を生成する。基準電圧発生回路２７によって生成された６４種類の基準電圧は、ＤＡＣ２８に供給される。
ＤＡＣ（データ電圧生成回路）２８は、各ソース線に供給すべきアナログのデータ電圧を生成する。具体的にはＤＡＣ２８は、ラインラッチ２６からのデジタルの表示データに基づいて、基準電圧発生回路２７からの基準電圧のいずれかを選択し、デジタルの表示データに対応するアナログのデータ電圧を出力する。
出力バッファ２９は、ＤＡＣ２８からのデータ電圧をバッファリングしてソース線に出力し、ソース線を駆動する。具体的には、出力バッファ２９は、各ソース線毎に設けられたボルテージフォロワ接続の演算増幅回路を含む演算増幅回路ブロックＯＰＣ１〜ＯＰＣＮを含み、これらの各演算増幅回路ブロックが、ＤＡＣ２８からのデータ電圧をインピーダンス変換して、各ソース線に出力する。
なお、図３では、デジタルの表示データをデジタル・アナログ変換して、出力バッファ２９を介してソース線に出力する構成を採用しているが、アナログの映像信号をサンプル・ホールドして、出力バッファ２９を介してソース線に出力する構成を採用することもできる。
図４に、図３の基準電圧発生回路２７、ＤＡＣ２８及び出力バッファ２９の構成例を示す。図４において、表示データが６ビットのデータＤ０〜Ｄ５であり、各ビットのデータの反転データをＸＤ０〜ＸＤ５と示している。また図４において、図３と同一部分には同一符号を付し、適宜説明を省略する。
基準電圧発生回路２７は、電源回路５０によって生成される両端の電圧ＶＤＤＨ、ＶＳＳＨを抵抗分割して６４種類の基準電圧を生成する。各基準電圧は、６ビットの表示データにより表される各階調値に対応している。各基準電圧は、ソース線Ｓ１〜ＳＮの各ソース線に共通に供給される。
ＤＡＣ２８は、ソース線毎に設けられたデコーダを含み、各デコーダは、表示データに対応した基準電圧を演算増幅回路ブロックＯＰＣ１〜ＯＰＣＮに出力する。
図３及び図４では、表示データが１ラインずつ供給される場合の構成例を示したが、表示ドライバ６０が、少なくとも１画面分の表示データを記憶する表示メモリを内蔵してもよい。
図５に、図１又は図２のゲート線駆動回路３０の構成例を示す。
ゲート線駆動回路３０は、シフトレジスタ３２、レベルシフタ３４、出力バッファ３６を含む。
シフトレジスタ３２は、各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ３２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯをフリップフロップに保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。ここで入力されるイネーブル入出力信号ＥＩＯは、表示コントローラ４０から供給される垂直同期信号である。
レベルシフタ３４は、シフトレジスタ３２からの電圧レベルを、表示パネル１２の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧レベルにシフトする。この電圧レベルとしては、高い電圧レベルが必要とされるため、他のロジック回路部とは異なる高耐圧プロセスが用いられる。
出力バッファ３６は、レベルシフタ３４によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。
図６に、図１又は図２の電源回路５０の構成例を示す。
電源回路５０は、正方向２倍昇圧回路５２、走査電圧生成回路５４、対向電極電圧生成回路５６を含む。この電源回路５０には、システム接地電源電圧ＶＳＳ及びシステム電源電圧ＶＤＤが供給される。
正方向２倍昇圧回路５２には、システム接地電源電圧ＶＳＳ及びシステム電源電圧ＶＤＤが供給される。そして正方向２倍昇圧回路５２は、システム接地電源電圧ＶＳＳを基準に、システム電源電圧ＶＤＤを正方向に２倍に昇圧した電源電圧ＶＤＤＨＳを生成する。即ち正方向２倍昇圧回路５２は、システム接地電源電圧ＶＳＳとシステム電源電圧ＶＤＤとの間の電圧差を２倍に昇圧する。このような正方向２倍昇圧回路５２は、公知のチャージポンプ回路により構成できる。電源電圧ＶＤＤＨＳは、ソース線駆動回路２０、走査電圧生成回路５４や対向電極電圧生成回路５６に供給される。なお正方向２倍昇圧回路５２は、２倍以上の昇圧倍率で昇圧後にレギュレータで電圧レベルを調整して、システム電源電圧ＶＤＤを正方向に２倍に昇圧した電源電圧ＶＤＤＨＳを出力することが望ましい。
走査電圧生成回路５４には、システム接地電源電圧ＶＳＳ及び電源電圧ＶＤＤＨＳが供給される。そして走査電圧生成回路５４は、走査電圧を生成する。走査電圧は、ゲート線駆動回路３０によって選択されるゲート線に印加される電圧である。この走査電圧の高電位側電圧はＶＤＤＨＧであり、低電位側電圧はＶＥＥである。
対向電極電圧生成回路５６は、対向電極電圧ＶＣＯＭを生成する。対向電極電圧生成回路５６は、極性反転信号ＰＯＬに基づいて、高電位側電圧ＶＣＯＭＨ又は低電位側電圧ＶＣＯＭＬを、対向電極電圧ＶＣＯＭとして出力する。極性反転信号ＰＯＬは、極性反転タイミングに合わせて表示コントローラ４０によって生成される。
図７に、図１又は図２の表示パネル１２の駆動波形の一例を示す。
ソース線には、表示データの階調値に応じた階調電圧ＤＬＶが印加される。図７では、システム接地電源電圧ＶＳＳ（＝０Ｖ）を基準に、５Ｖの振幅の階調電圧ＤＬＶが印加されている。
ゲート線には、非選択時において低電位側電圧ＶＥＥ（＝−１０Ｖ）、選択時において高電位側電圧ＶＤＤＨＧ（＝１５Ｖ）の走査電圧ＧＬＶが印加される。
対向電極ＣＥには、高電位側電圧ＶＣＯＭＨ（＝３Ｖ）、低電位側電圧ＶＣＯＭＬ（＝−２Ｖ）の対向電極電圧ＶＣＯＭが印加される。そして所与の電圧を基準とした対向電極電圧ＶＣＯＭの電圧レベルの極性が、極性反転タイミングに合わせて反転している。図７では、いわゆる走査ライン反転駆動時の対向電極電圧ＶＣＯＭの波形を示している。この極性反転タイミングに合わせて、ソース線の階調電圧ＤＬＶもまた、所与の電圧を基準に、その極性が反転している。
ところで液晶素子は、直流電圧を長時間印加すると劣化するという性質がある。このため、液晶素子に印加する電圧の極性を所定期間毎に反転させる駆動方式が必要になる。このような駆動方式としては、フレーム反転駆動、走査（ゲート）ライン反転駆動、データ（ソース）ライン反転駆動、ドット反転駆動等がある。
このうち、フレーム反転駆動は、消費電力は低いが、画質がそれほど良くないという不利点がある。また、データライン反転駆動、ドット反転駆動は、画質は良いが、表示パネルの駆動に高い電圧が必要になるという不利点がある。
本実施形態では、例えば走査ライン反転駆動を採用している。この走査ライン反転駆動では、液晶素子に印加される電圧が走査期間毎（ゲート線毎）に極性反転される。例えば、第１の走査期間（ゲート線）では正極性の電圧が液晶素子に印加され、第２の走査期間では負極性の電圧が印加され、第３の走査期間では正極性の電圧が印加される。一方、次のフレームにおいては、今度は、第１の走査期間では負極性の電圧が液晶素子に印加され、第２の走査期間では正極性の電圧が印加され、第３の走査期間では負極性の電圧が印加されるようになる。
そして、この走査ライン反転駆動では、対向電極ＣＥの対向電極電圧ＶＣＯＭの電圧レベルが走査期間毎に極性反転される。
より具体的には図８に示すように、正極の期間Ｔ１（第１の期間）では対向電極電圧ＶＣＯＭの電圧レベルは低電位側電圧ＶＣＯＭＬになり、負極の期間Ｔ２（第２の期間）では高電位側電圧ＶＣＯＭＨになる。そして、このタイミングに合わせてソース線に印加される階調電圧も、その極性が反転する。なお、低電位側電圧ＶＣＯＭＬは、所与の電圧レベルを基準として高電位側電圧ＶＣＯＭＨの極性を反転した電圧レベルである。
ここで、正極の期間Ｔ１は、ソース線の階調電圧が供給された画素電極の電圧レベルが対向電極ＣＥの電圧レベルよりも高くなる期間である。この期間Ｔ１では液晶素子に正極性の電圧が印加されることになる。一方、負極の期間Ｔ２は、ソース線の階調電圧が供給された画素電極の電圧レベルが対向電極ＣＥの電圧レベルよりも低くなる期間である。この期間Ｔ２では液晶素子に負極性の電圧が印加されることになる。
このように対向電極電圧ＶＣＯＭを極性反転することで、表示パネルの駆動に必要な電圧を低くすることができる。これにより、駆動回路の耐圧を低くでき、駆動回路の製造プロセスの簡素化、低コスト化を図ることができる。
３． 原理的構成
本実施形態では、表示ドライバ６０又はＬＣＤパネル１２が、図示しない動作モードレジスタを含み、該動作モードレジスタの制御データに対応した動作モードで電荷再利用の制御を行う。或いは、表示ドライバ６０又はＬＣＤパネル１２が、図示しない動作モード設定端子（外部設定端子）を含み、外部から該動作モード設定端子に与えられる信号状態に対応した動作モードで電荷再利用の制御を行う。
３．１ 第１の動作モード
図９に、本実施形態の液晶装置１０の第１の動作モードにおける原理的構成図を示す。
図９において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。図９では、ゲート線ＧＫ及びソース線ＳＬの交差位置に設けられる画素の電気的な等価回路と、ゲート線ＧＫ＋１及びソース線ＳＬ＋１の交差位置に設けられる画素の電気的な等価回路とを示しているが、他の画素の電気的な等価回路も同様である。また、図９では、ソース線駆動回路２０のソース出力切替回路、ソース電荷蓄積用スイッチＣＳＷ及び対向電極電荷蓄積用スイッチＶＳＷのみを示している。
図１０に、図９の液晶装置１０の動作例の波形図を示す。
図１０では、ゲート線ＧＫ、ＧＫ＋１、ソース線ＳＬ及び対向電極ＣＥの電位の変化を示しているが、他のゲート線、ソース線も同様である。図１０において、ゲート線ＧＫに接続される画素の選択期間である１水平走査期間（１Ｈ）内に、ゲート線ＧＫに走査電圧が印加され、ゲート線ＧＫ＋１に接続される画素の選択期間である１水平走査期間内に、ゲート線ＧＫ＋１に走査電圧が印加される。そして、各水平走査期間は、その前半部分に設けられる電荷再利用期間と、その後半部分に設けられる駆動期間とを含む。電荷再利用期間から駆動期間に遷移するときと、駆動期間から電荷再利用期間に遷移するときに、ソース出力切替回路ＳＳＷＬ、ＳＳＷＬ＋１、ノード短絡スイッチＨＳＷの切替制御が行われる。
電荷再利用期間（ＴＴ１）では、ソース出力切替回路ＳＳＷＬ、ＳＳＷＬ＋１において、ソース線ＳＬ、ＳＬ＋１が、第２の容量素子接続ノードを含む共用ラインＣＯＬにそれぞれ電気的に接続される。また、ソース電荷蓄積用スイッチＣＳＷ及び対向電極電荷蓄積用スイッチＶＳＷが非導通状態のままノード短絡スイッチＨＳＷが導通状態となり、共用ラインＣＯＬが対向電極電圧生成回路の出力（対向電極電圧ＶＣＯＭが供給される対向電極電圧出力ノード）と電気的に接続される。そのため、電荷再利用期間では、共用ラインＣＯＬとソース線ＳＬ、ＳＬ＋１が電気的に接続されており、ソース線ＳＬ、ＳＬ＋１と対向電極ＣＥとが同電位となり、電荷保存の法則に従って、ソース線ＳＬ、ＳＬ＋１の寄生容量に蓄積された電荷が対向電極ＣＥに電荷を補充したり、或いは対向電極ＣＥに蓄積された電荷がソース線ＳＬ、ＳＬ＋１の寄生容量に補充されたりする。即ち、電荷再利用期間では、電源回路５０からの電荷の補充を一切行うことなく、ソース線及び対向電極ＣＥの電位を変化させる。
次に、電荷再利用期間後の駆動期間（ＴＴ２）では、ソース出力切替回路ＳＳＷＬ、ＳＳＷＬ＋１において、ソース線ＳＬ、ＳＬ＋１が、ソース線駆動回路２０の出力バッファの出力にそれぞれ電気的に接続される。また、ソース電荷蓄積用スイッチＣＳＷ及び対向電極電荷蓄積用スイッチＶＳＷは、非導通状態に設定されたままである。そして、ノード短絡スイッチＨＳＷが非導通状態に設定される。そのため、駆動期間では、ソース線ＳＬ、ＳＬ＋１がソース線駆動回路２０の出力バッファにより駆動される。このとき、電荷再利用期間ＴＴ１における変化後の電位を基準に、各ソース線が各表示データに対応した電位になるまで、ソース線駆動回路２０の出力バッファがソース線の電荷の充放電を行う。従って、電荷再利用期間後の駆動期間では、ソース線駆動回路２０の出力バッファが変化させるべきソース線の電圧が低くて済む場合が多い。即ち、直前の水平走査期間（ゲート線ＧＫ−１に接続される画素の選択期間）のソース線の電位を基準に、そのまま当該水平走査期間（ゲート線ＧＫに接続される画素の選択期間）のソース線の電位を設定しようとすると、図１０に示すようにΔＶｓ０１だけソース線駆動回路２０の出力バッファがソース線の電荷を充放電する必要がある。これに対して、上述の電荷再利用期間を設けることで、図１０に示すようにΔＶｓ０２（ΔＶｓ０２＜ΔＶｓ０１）だけソース線駆動回路２０の出力バッファがソース線の電荷を充放電すればよい。
同様に、電荷再利用期間後の駆動期間（ＴＴ２）では、対向電極ＣＥが、電源回路５０の対向電極電圧生成回路５６の出力と電気的に接続される。そのため、駆動期間では、対向電極ＣＥに、対向電極電圧生成回路５６に対向電極電圧ＶＣＯＭが供給される。このとき、電荷再利用期間ＴＴ１における変化後の電位を基準に、高電位側電圧ＶＣＯＭＨになるまで、対向電極電圧生成回路５６が対向電極ＣＥの電荷の充放電を行う。従って、電荷再利用期間後の駆動期間では、対向電極電圧生成回路５６が変化させるべき対向電極ＣＥの電圧が低くて済む。即ち、直前の水平走査期間（ゲート線ＧＫ−１に接続される画素の選択期間）の対向電極ＣＥの電位を基準に、そのまま当該水平走査期間（ゲート線ＧＫに接続される画素の選択期間）の対向電極ＣＥの電位を設定しようとすると、図１０に示すようにΔＶｃ０１だけ対向電極電圧生成回路５６が対向電極ＣＥの電荷を充放電する必要がある。これに対して、上述の電荷再利用期間を設けることで、図１０に示すようにΔＶｃ０２（ΔＶｃ０２＜ΔＶｃ０１）だけ対向電極電圧生成回路５６が対向電極ＣＥの電荷を充放電すればよい。
３．２ 第２の動作モード
図１１に、本実施形態の液晶装置１０の第２の動作モードにおける原理的構成図を示す。
図１１において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。図１１では、ゲート線ＧＫ及びソース線ＳＬの交差位置に設けられる画素の電気的な等価回路と、ゲート線ＧＫ＋１及びソース線ＳＬ＋１の交差位置に設けられる画素の電気的な等価回路とを示しているが、他の画素の電気的な等価回路も同様である。また、図１１では、ソース線駆動回路２０のソース出力切替回路、ソース電荷蓄積用スイッチＣＳＷ、対向電極電荷蓄積用スイッチＶＳＷ及びノード短絡スイッチＨＳＷを示している。
図１２に、図１１の液晶装置１０の動作例の波形図を示す。
図１２では、ゲート線ＧＫ、ＧＫ＋１、ソース線ＳＬ及び対向電極ＣＥの電位の変化を示しているが、他のゲート線、ソース線も同様である。図１２において、ゲート線ＧＫに接続される画素の選択期間である１水平走査期間（１Ｈ）内に、ゲート線ＧＫに走査電圧が印加され、ゲート線ＧＫ＋１に接続される画素の選択期間である１水平走査期間内に、ゲート線ＧＫ＋１に走査電圧が印加される。そして、各水平走査期間は、その前半部分に設けられる電荷再利用期間と、その後半部分に設けられる駆動期間とを含む。電荷再利用期間から駆動期間に遷移するときと、駆動期間から電荷再利用期間に遷移するときに、ソース出力切替回路ＳＳＷＬ、ＳＳＷＬ＋１、対向電極電荷蓄積用スイッチＶＳＷ及びソース電荷蓄積用スイッチＣＳＷの切替制御が行われる。第２の動作モードでは、ノード短絡スイッチＨＳＷは非導通状態に設定される。
電荷再利用期間（ＴＴ１０）では、ソース出力切替回路ＳＳＷＬ、ＳＳＷＬ＋１において、ソース線ＳＬ、ＳＬ＋１が、第２の容量素子接続ノードを含む共用ラインＣＯＬにそれぞれ電気的に接続される。また、ソース電荷蓄積用スイッチＣＳＷが導通状態となり、共用ラインＣＯＬは、第２の容量素子接続用端子ＴＬ２を介して第２の容量素子ＣＣＳの一端と電気的に接続される。そのため、電荷再利用期間では、第２の容量素子ＣＣＳの一端とソース線ＳＬ、ＳＬ＋１とが同電位となり、電荷保存の法則に従って、ソース線の寄生容量に蓄積された電荷が第２の容量素子ＣＣＳの一端に電荷を補充したり、或いは第２の容量素子ＣＣＳに蓄積された電荷がソース線ＳＬ、ＳＬ＋１の寄生容量に補充されたりする。即ち、電荷再利用期間では、電源回路５０からの電荷の補充を一切行うことなく、ソース線の電位を変化させる。
同様に、電荷再利用期間では、図示しない対向電極電圧生成回路の出力がハイインピーダンス状態に設定され、且つ対向電極電荷蓄積用スイッチＶＳＷが導通状態に設定されるため、対向電極ＣＥが、第１の容量素子接続用端子ＴＬ１を介して第１の容量素子ＣＣＶの一端と電気的に接続される。そのため、電荷再利用期間では、第１の容量素子ＣＣＶの一端と対向電極ＣＥとが同電位となり、対向電極ＣＥの寄生容量に蓄積された電荷が第１の容量素子ＣＣＶの一端に電荷を補充したり、或いは第１の容量素子ＣＣＶに蓄積された電荷が対向電極ＣＥの寄生容量に補充されたりする。即ち、電荷再利用期間では、電源回路５０からの電荷の補充を一切行うことなく、対向電極ＣＥの電位を変化させる。
次に、電荷再利用期間後の駆動期間（ＴＴ２０）では、ソース出力切替回路ＳＳＷＬ、ＳＳＷＬ＋１において、ソース線ＳＬ、ＳＬ＋１が、ソース線駆動回路２０の出力バッファの出力にそれぞれ電気的に接続される。また、ソース電荷蓄積用スイッチＣＳＷは、非導通状態に設定される。そのため、駆動期間では、ソース線ＳＬ、ＳＬ＋１がソース線駆動回路２０の出力バッファにより駆動される。このとき、電荷再利用期間ＴＴ１０における変化後の電位を基準に、各ソース線が各表示データに対応した電位になるまで、ソース線駆動回路２０の出力バッファがソース線の電荷の充放電を行う。従って、電荷再利用期間後の駆動期間では、ソース線駆動回路２０の出力バッファが変化させるべきソース線の電圧が低くて済む場合が多い。即ち、直前の水平走査期間（ゲート線ＧＫ−１に接続される画素の選択期間）のソース線の電位を基準に、そのまま当該水平走査期間（ゲート線ＧＫに接続される画素の選択期間）のソース線の電位を設定しようとすると、図１２に示すようにΔＶｓ１だけソース線駆動回路２０の出力バッファがソース線の電荷を充放電する必要がある。これに対して、上述の電荷再利用期間を設けることで、図１２に示すようにΔＶｓ２（ΔＶｓ２＜ΔＶｓ１）だけソース線駆動回路２０の出力バッファがソース線の電荷を充放電すればよい。
同様に、電荷再利用期間後の駆動期間（ＴＴ２０）では、対向電極電荷蓄積用スイッチＶＳＷが非導通状態に設定され、対向電極ＣＥが、電源回路５０の対向電極電圧生成回路５６の出力と電気的に接続される。そのため、駆動期間では、対向電極ＣＥに、対向電極電圧生成回路５６に対向電極電圧ＶＣＯＭが供給される。このとき、電荷再利用期間ＴＴ１０における変化後の電位を基準に、高電位側電圧ＶＣＯＭＨになるまで、対向電極電圧生成回路５６が対向電極ＣＥの電荷の充放電を行う。従って、電荷再利用期間後の駆動期間では、対向電極電圧生成回路５６が変化させるべき対向電極ＣＥの電圧が低くて済む。即ち、直前の水平走査期間（ゲート線ＧＫ−１に接続される画素の選択期間）の対向電極ＣＥの電位を基準に、そのまま当該水平走査期間（ゲート線ＧＫに接続される画素の選択期間）の対向電極ＣＥの電位を設定しようとすると、図１２に示すようにΔＶｃ１だけ対向電極電圧生成回路５６が対向電極ＣＥの電荷を充放電する必要がある。これに対して、上述の電荷再利用期間を設けることで、図１２に示すようにΔＶｃ２（ΔＶｃ２＜ΔＶｃ１）だけ対向電極電圧生成回路５６が対向電極ＣＥの電荷を充放電すればよい。
そして、次の水平走査期間でも、電荷再利用期間と駆動期間とが設けられ、それぞれの期間において同様に行われる。電荷再利用期間におけるソース線の駆動に伴う電力消費は、駆動期間においてソース線駆動回路２０が設定すべき電圧（即ち、表示データ）に依存するため、電荷の再利用による低消費電力化の効果が薄れてしまう。ところが、対向電極ＣＥは高電位側電圧ＶＣＯＭＨ又は低電位側電圧ＶＣＯＭＬのいずれかに設定されるため、表示データに依存することなく、簡素な構成で確実に低消費電力化を図ることができ、電荷の再利用による低消費電力化の効果が著しい。
以上のように、第１の動作モードでは、第１及び第２の容量素子ＣＣＳ、ＣＣＶを用いることなく電荷再利用を図ることができるため、表示ドライバ６０のチップサイズや実装面積を小さくできる。その一方、表示データに対応した電圧がソース線に印加されるため、電荷再利用の効果が表示データに依存してしまう。
これに対して、第２の動作モードでは、対向電極電圧が２値であるため、対向電極ＣＥの電荷再利用の効果が現れるため、低消費電力の効果が確実に得られる。その一方、第１又は第２の容量素子ＣＣＳ、ＣＣＶを用いることなく電荷再利用を図るため、表示ドライバ６０のチップサイズや実装面積を小さくできない。
そして、本実施形態によれば、ノード短絡スイッチＨＳＷを設けるだけで上記のいずれかの動作モードで電荷再利用を実現できるので、１種類の表示ドライバにより多様なユーザの要求を満足させることができ、結果として、より一層の製造コストの低減を図ることができるようになる。
３．３ 具体的な構成例
図１３に、図４の演算増幅回路ブロックＯＰＣ１〜ＯＰＣＮ、共用ラインＣＯＬ及び各種スイッチの構成例を示す。
即ち、図１３には、演算増幅回路ブロックＯＰＣ１〜ＯＰＣＮ、共用ラインＣＯＬ、対向電極電荷蓄積用スイッチＶＳＷ、ソース電荷蓄積用スイッチＣＳＷ、及びノード短絡スイッチＨＳＷの接続関係が示される。図１３において、図１、図２、図９又は図１１と同一部分には同一符号を付し、適宜説明を省略する。
演算増幅回路ブロックＯＰＣ１〜ＯＰＣＮの各ブロックの構成は同じであり、以下では演算増幅回路ブロックＯＰＣ１について説明する。
演算増幅回路ブロックＯＰＣ１は、ボルテージフォロワ接続された演算増幅器ＶＯＰ１と、ソース出力切替回路ＳＳＷ１とを含む。ソース出力切替回路ＳＳＷ１は、第１のソース出力スイッチＳＳ１と、第１のソース短絡スイッチＣ２ＳＷ１とを含む。第１のソース出力スイッチＳＳ１は、制御信号ｃ１、ｘｃ１（共通制御信号。以下同様）によりオンオフ制御される。制御信号ｘｃ１は、制御信号ｃ１の反転信号である。第１のソース短絡スイッチＣ２ＳＷ１は、制御信号ｃｃ、ｘｃｃによりオンオフ制御される。制御信号ｘｃｃは、制御信号ｃｃの反転信号である。演算増幅器ＶＯＰ１の出力は、第１のソース出力スイッチＳＳ１を介して、第１のソース出力ノードＳＮＤ１と接続される。第１のソース出力ノードＳＮＤ１は、第１のソース短絡スイッチＣ２ＳＷ１を介して所与のソース電圧出力ノードＳＶＮＤと接続される。ソース電圧出力ノードＳＶＮＤは、ソース電荷蓄積用スイッチＣＳＷを介して第２の容量素子接続ノードＣ２ＮＤと接続される。ソース電荷蓄積用スイッチＣＳＷは、制御信号ｃｓ、ｘｃｓによりオンオフ制御される。制御信号ｘｃｓは、制御信号ｃｓの反転信号である。
このように、第１のソース短絡スイッチＣ２ＳＷ１は、ソース電圧出力ノードＳＶＮＤと第１のソース出力ノードＳＮＤ１との間に設けられる。また、ソース電荷蓄積用スイッチＣＳＷは、ソース電圧出力ノードＳＶＮＤと第２の容量素子ＣＣＳの一端が接続可能な第２の容量素子接続ノードＣ２ＮＤとの間に設けられる。
また、対向電極電圧生成回路５６の出力である対向電極電圧出力ノードＶＮＤは、表示パネル１２の対向電極ＣＥが電気的に接続される対向電極電圧出力端子ＴＬ３としての対向電極電圧出力パッドＣＥ＿Ｐと電気的に接続される。対向電極電圧出力ノードＶＮＤは、対向電極電荷蓄積用スイッチＶＳＷを介して第１の容量素子接続ノードＣ１ＮＤと接続される。対向電極電荷蓄積用スイッチＶＳＷは、制御信号ｃｖ、ｘｃｖによりオンオフ制御される。制御信号ｘｃｖは、制御信号ｃｖの反転信号である。第１の容量素子接続ノードＣ１ＮＤは、第１の容量素子接続用端子ＴＬ１としての第１の容量素子接続用パッドＣＰ＿Ｐと電気的に接続される。
ノード短絡スイッチＨＳＷは、対向電極電圧出力ノードＶＮＤとソース電圧出力ノードＳＶＮＤ（共用ラインＣＯＬ）との間に設けられる。ノード短絡スイッチＨＳＷは、制御信号ｃｈ、ｘｃｈによりオンオフ制御される。制御信号ｘｃｈは、制御信号ｃｈの反転信号である。
ソース電圧出力ノードＳＶＮＤを含む共用ラインＣＯＬは、同様にして各演算増幅回路ブロックのソース短絡スイッチと接続される。即ち、表示ドライバ６０は、ソース電圧出力ノードＳＶＮＤと電気的に接続されると共にその一端がソース電荷蓄積用スイッチＣＳＷと電気的に接続される共用ラインＣＯＬと、第２のソース線Ｓ２への出力電圧が供給される第２のソース出力ノードＳＮＤ２と共用ラインＣＯＬとの間に設けられる第２のソース短絡スイッチＣ２ＳＷ２とを含むことができる。そして、第１のソース短絡スイッチＣ２ＳＷ１が、第１のソース出力ノードＳＮＤ１と共用ラインＣＯＬとの間に設けられる。また、第２のソース短絡スイッチＣ２ＳＷ２が、第２のソース出力ノードＳＮＤ２と共用ラインＣＯＬとの間に設けられる。
更に、表示ドライバ６０は、放電用トランジスタＤｉｓＴｒを含むことができる。放電用トランジスタＤｉｓＴｒのゲートには、制御信号ｄｉｓが供給される。放電用トランジスタＤｉｓＴｒのソースには放電用電圧（例えばシステム接地電源電圧ＶＳＳ）が供給され、放電用トランジスタＤｉｓＴｒのドレインは共用ラインＣＯＬと電気的に接続される。そして、この制御信号ｄｉｓにより、共用ラインＣＯＬの電圧が放電用電圧に設定される。このような放電用トランジスタＤｉｓＴｒは、第１及び第２のソース線の放電に共用される。
なお、表示パネル１２の画素電極の選択期間において、第１及び第２のソース短絡スイッチＣ２ＳＷ１、Ｃ２ＳＷ２を導通状態に設定した状態で、放電用トランジスタＤｉｓＴｒをオンすることで、第１及び第２のソース線Ｓ１、Ｓ２を放電することができる。こうすることで、非常に簡素な構成で、いわゆるオフ書き込みを行うことができる。ここで、オフ書き込みは、表示オフ状態に移行するためにソース線に所与のオフ電圧を与えることを意味する。
また、演算増幅回路ブロックＯＰＣ１は、更に第１のバイパススイッチＢＳＷ１を含むことができる。第１のバイパススイッチＢＳＷ１は、制御信号ｃ２、ｘｃ２によりオンオフ制御される。制御信号ｘｃ２は、制御信号ｃ２の反転信号である。演算増幅回路ブロックＯＰＣ１では、画素の選択期間としての１水平走査期間の前半に上述のような電荷再利用が行われた後に、該水平走査期間の後半の駆動期間において、第１のソース出力スイッチＳＳ１及び第１のバイパススイッチＢＳＷ１によりソース線Ｓ１の駆動制御が行われる。
即ち、駆動期間の前半部分では、第１のソース出力スイッチＳＳ１を導通状態、第１のバイパススイッチＢＳＷ１を非導通状態に設定した状態で、演算増幅器ＶＯＰ１により第１のソース出力ノードＳＮＤ１を駆動する。その後、駆動期間の後半部分では、第１のソース出力スイッチＳＳ１を非導通状態、第１のバイパススイッチＢＳＷ１を導通状態に設定した状態で、第１のソース出力ノードＳＮＤ１に、演算増幅器ＶＯＰ１の入力電圧を供給する。こうすることで、第１のソース出力ノードＳＮＤ１に設定される電圧を、高速かつ高精度に設定することができる。
図１４に、図６の対向電極電圧生成回路５６と対向電極電荷蓄積用スイッチＶＳＷの構成例を示す。
対向電極電圧生成回路５６は、表示パネル（電気光学装置）１２の画素電極と液晶素子（電気光学物質）を挟んで対向する対向電極ＣＥに印加される対向電極電圧ＶＣＯＭを生成する。この対向電極電圧生成回路５６は、ボルテージフォロワ接続された演算増幅器である第１及び第２の演算増幅器ＯＰ１、ＯＰ２と、切替回路ＳＥＬとを含む。第１の演算増幅器ＯＰ１は、対向電極電圧ＶＣＯＭの高電位側電圧ＶＣＯＭＨを出力する。第２の演算増幅器ＯＰ２は、対向電極電圧ＶＣＯＭの低電位側電圧ＶＣＯＭＬを出力する。切替回路ＳＥＬは、液晶素子（電気光学物質）に印加される電圧の極性を反転させる極性反転タイミングに応じて、高電位側電圧ＶＣＯＭＨ及び低電位側電圧ＶＣＯＭＬの１つを対向電極電圧ＶＣＯＭとして出力する。なお第１及び第２の演算増幅器ＯＰ１、ＯＰ２を、レギュレータとして動作させてもよい。
切替回路ＳＥＬは、Ｐ型（第１導電型）の金属酸化膜半導体（Metal Oxide Semiconductor：ＭＯＳ）トランジスタ（以下、単にトランジスタ）ＰＴｒと、Ｎ型（第２導電型）のトランジスタＮＴｒとを含むことができる。トランジスタＰＴｒのソースは、第１の演算増幅器ＯＰ１の出力に接続される。トランジスタＰＴｒのドレインは、対向電極ＣＥに電気的に接続される。トランジスタＰＴｒのゲートには、制御信号ＸＰＯＬｃが供給される。トランジスタＮＴｒのソースは、第２の演算増幅器ＯＰ２の出力に接続される。トランジスタＮＴｒのドレインは、対向電極ＣＥに電気的に接続される。トランジスタＮＴｒのゲートには、制御信号ＰＯＬｃが供給される。
制御信号ＸＰＯＬｃ、ＰＯＬｃは、極性反転タイミングを規定する極性反転信号ＰＯＬに基づいて生成される。切替回路ＳＥＬは、制御信号ＸＰＯＬｃ、ＰＯＬｃに基づいて、高電位側電圧ＶＣＯＭＨ又は低電位側電圧ＶＣＯＭＬを出力することができる。また切替回路ＳＥＬは、制御信号ＸＰＯＬｃ、ＰＯＬｃに基づいて、その出力をハイインピーダンス状態に設定することができる。
このような対向電極電圧生成回路５６は、ＶＣＯＭＨ生成回路（対向電極高電位側電圧生成回路）６２と、ＶＣＯＭＬ生成回路（対向電極低電位側電圧生成回路）６４とを含むことができる。ＶＣＯＭＨ生成回路６２は、例えばシステム接地電源電圧ＶＳＳと電源電圧ＶＤＤＨＳとに基づいて、公知のチャージポンプ動作により電圧ＶＣＯＭＨ０を生成することができるようになっている。電圧ＶＣＯＭＨ０は、第１の演算増幅器ＯＰ１の入力に供給される。ＶＣＯＭＬ生成回路６４は、例えばシステム接地電源電圧ＶＳＳと電源電圧ＶＤＤＨＳとに基づいて、公知のチャージポンプ動作により電圧ＶＣＯＭＬ０を生成することができるようになっている。電圧ＶＣＯＭＬ０は、第２の演算増幅器ＯＰ２の入力に供給される。
そして、対向電極電圧生成回路５６は、切替回路ＳＥＬにより高電位側電圧ＶＣＯＭＨを対向電極電圧ＶＣＯＭとして出力するときには、図示しない制御信号により第２の演算増幅器ＯＰ２の動作電流を停止又は制限する制御を行う。また対向電極電圧生成回路５６は、切替回路ＳＥＬにより低電位側電圧ＶＣＯＭＬを対向電極電圧ＶＣＯＭとして出力するときには、図示しない制御信号により第１の演算増幅器ＯＰ１の動作電流を停止又は制限する制御を行う。
こうすることで、対向電極電圧ＶＣＯＭの高電位側電圧ＶＣＯＭＨ及び低電位側電圧ＶＣＯＭＬの一方を対向電極ＣＥに印加するとき、高電位側電圧ＶＣＯＭＨ及び低電位側電圧ＶＣＯＭＬの他方を出力する演算増幅器の動作電流を停止又は制限することができるので、対向電極電圧ＶＣＯＭの生成に不要な消費電流を削減できるようになる。
切替回路ＳＥＬの出力は、対向電極電圧出力ノードＶＮＤと電気的に接続される。対向電極電圧出力ノードＶＮＤは、第１の容量素子の一端が接続可能な第１の容量素子接続ノードＣ１ＮＤと電気的に接続される。第１の容量素子接続ノードＣ１ＮＤは、対向電極電圧出力端子ＴＬ３を介して表示パネル１２の対向電極ＣＥと電気的に接続される。
３．３．１ 第１の動作モードの制御タイミング例
図１５に、第１の動作モードにおける図１３の演算増幅回路ブロックＯＰＣ１及び各種スイッチの制御例のタイミング図を示す。
図１５では、図１３の制御信号ｃ１、ｃ２、ｃｃ、ｃｓ、ｃｈ、ｄｉｓがＨレベルのときに、各スイッチをオン（導通状態）に設定するものとする。図１５の例では、制御信号ｄｉｓは、常にＬレベルであるものとする。なお、図１５では、演算増幅回路ブロックＯＰＣ１の制御例のみを説明するが、演算増幅回路ブロックＯＰＣ２〜ＯＰＣＮも、演算増幅回路ブロックＯＰＣ１と同じ制御信号により制御される。
１水平走査期間内の前半部分である電荷再利用期間では、制御信号ｃｃ、ｃｈがＨレベル、制御信号ｃ１、ｃ２、ｃｓがＬレベルに設定される。これにより、対向電極電荷蓄積用スイッチＶＳＷ、ソース電荷蓄積用スイッチＣＳＷが非導通状態に設定され、ノード短絡スイッチＨＳＷが導通状態に設定される。即ち、対向電極電荷蓄積用スイッチＶＳＷ及びソース電荷蓄積用スイッチＣＳＷを非導通状態に設定した状態で、ノード短絡スイッチが導通状態に設定される。これにより、共用ラインＣＯＬと対向電極電圧出力ノードＶＮＤとが電気的に接続される。従って、共用ラインＣＯＬ又は対向電極電圧出力ノードＶＮＤの寄生容量に蓄積された電荷が再利用され、共用ラインＣＯＬ及び対向電極電圧出力ノードＶＮＤの電位が変動する。このとき、各演算増幅回路ブロックのソース短絡スイッチもまた導通状態に設定されるため、第１〜第Ｎのソース線Ｓ１〜ＳＮ及び対向電極ＣＥが同電位となる。
その後、以下のように、対向電極電圧出力ノードＶＮＤに対向電極電圧ＶＣＯＭを供給して対向電極ＣＥを駆動すると共に、ソース線に表示データに対応した電圧を供給してソース線を駆動する。
即ち、電荷再利用期間後の駆動期間のプリバッファ駆動期間では、制御信号ｃｃ、ｃｈがＬレベルとなり、制御信号ｃ１がＨレベルとなる。なお、駆動期間内では、対向電極電荷蓄積用スイッチＶＳＷ及びソース電荷蓄積用スイッチＣＳＷは、オフ（非導通状態）に設定される。これにより、電荷再利用期間内で電位が変動した第１のソース出力ノードＳＮＤ１は、演算増幅器ＶＯＰ１により駆動される。この演算増幅器ＶＯＰ１には、ＤＡＣ２８によって選択されたデータ電圧が供給される。演算増幅器ＶＯＰ１は、動作電流を消費するが、高い駆動能力で第１のソース出力ノードＳＮＤ１の電位を高速に変動させることができる。
次に、当該駆動期間のＤＡＣ駆動期間では、制御信号ｃ１がＬレベルとなり、制御信号ｃ２がＨレベルとなる。これにより、第１のソース出力ノードＳＮＤ１は、演算増幅器ＶＯＰ１の出力と電気的に遮断されると共に、ＤＡＣ２８からのデータ電圧が直接供給される。これにより、第１のソース出力ノードＳＮＤ１の電圧を、ＤＡＣ２８からの高精度なデータ電圧に設定することができる。ＤＡＣ駆動期間では、演算増幅器ＶＯＰ１の動作を停止させることができるので、低消費電力化を図ることができる。
以上のように、対向電極電荷蓄積用スイッチＶＳＷ及びソース電荷蓄積用スイッチＣＳＷを非導通状態に設定した状態で、ノード短絡スイッチＨＳＷを一旦導通状態に設定した後に、対向電極電圧出力ノードＶＮＤに対向電極電圧ＶＣＯＭを供給して対向電極ＣＥを駆動すると共に、ソース線に表示データに対応した電圧を供給してソース線を駆動している。
より具体的には、ソース線駆動回路２０及び対向電極電圧生成回路５６の出力をハイインピーダンス状態に設定し、且つソース電圧出力ノードＳＶＮＤと対向電極電圧出力ノードＶＮＤとを電気的に接続した後に、ソース電圧出力ノードＳＶＮＤと対向電極電圧出力ノードＶＮＤとを電気的に遮断する。そして、この状態で、ソース線駆動回路２０が、第１又は第２のソース線Ｓ１、Ｓ２に表示データに対応した電圧を供給すると共に、対向電極電圧生成回路５６が、対向電極ＣＥに対向電極電圧ＶＣＯＭを供給する。
図１６に、第１の動作モードにおける図１３の演算増幅回路ブロックＯＰＣ１及び各種スイッチの他の制御例のタイミング図を示す。
図１６では、いわゆるオフ書き込みの制御例のタイミング図を示している。電荷再利用期間の制御、ソース電荷蓄積用スイッチＣＳＷのスイッチ制御は、図１５と同様である。
駆動期間のプリバッファ期間及びＤＡＣ駆動期間では、制御信号ｃｃがＨレベル、制御信号ｄｉｓがＨレベルとなる。これにより、共用ラインＣＯＬが放電用トランジスタＤｉｓＴｒにより、システム接地電源電圧ＶＳＳに設定される。そして、導通状態に設定された第１のソース短絡スイッチＣ２ＳＷ１を介して、電荷再利用期間内で電位が変動した第１のソース出力ノードＳＮＤ１は、システム接地電源電圧ＶＳＳに設定される。この第１のソース出力ノードＳＮＤ１の電圧が、第１のソース線Ｓ１に供給されて、いわゆるオフ書き込み制御が行われる。こうすることで、表示パネル１２では、ソース線に供給された第１のソース出力ノードＳＮＤ１の電圧を、通常の表示動作と同様に画素電極に書き込むだけでよい。
以上のようなオフ書き込み制御は、演算増幅回路ブロックＯＰＣ２〜ＯＰＣＮでも同様に行われる。こうすることで、所定のオフ電圧をＤＡＣから供給することなく、非常に簡素な構成で表示オフ制御を行うことができるようになる。
３．３．２ 第２の動作モードの制御タイミング例
図１７に、第２の動作モードにおける図１３の演算増幅回路ブロックＯＰＣ１及び各種スイッチの制御例のタイミング図を示す。
図１７では、図１３の制御信号ｃ１、ｃ２、ｃｃ、ｃｓ、ｃｈ、ｄｉｓがＨレベルのときに、各スイッチをオン（導通状態）に設定するものとする。図１７の例では、制御信号ｄｉｓは、常にＬレベルであるものとする。なお、図１７では、演算増幅回路ブロックＯＰＣ１の制御例のみを説明するが、演算増幅回路ブロックＯＰＣ２〜ＯＰＣＮも、演算増幅回路ブロックＯＰＣ１と同じ制御信号により制御される。
１水平走査期間内の前半部分である電荷再利用期間では、制御信号ｃｃ、ｃｓ、ｃｖがＨレベル、制御信号ｃ１、ｃ２、ｃｈがＬレベルに設定される。これにより、ソース電荷蓄積用スイッチＣＳＷが導通状態に設定される。そして、第１のソース出力ノードＳＮＤ１と第２の容量素子接続用端子ＴＬ２に接続される第２の容量素子ＣＣＳの一端とが同電位に設定される。これにより、第２の容量素子ＣＣＳの電荷が再利用され、第１のソース出力ノードＳＮＤ１の電位が変動する。また、対向電極電圧出力ノードＶＮＤが、第１の容量素子接続用端子ＴＬ１に接続される第１の容量素子ＣＣＶの一端と同電位に設定される。これにより、第１の容量素子ＣＣＶの電荷が再利用され、対向電極電圧出力ノードＶＮＤの電位が変動する。
ここで、制御信号ｃｖは、図１７の制御信号ｃｃと同様のタイミングと同様である。従って、ソース電圧出力ノードＳＶＮＤと第２の容量素子接続ノードＣ２ＮＤとを電気的に接続させる期間と、対向電極電圧出力ノードＶＮＤと第１の容量素子接続ノードＣ１ＮＤとを電気的に接続させる期間とが、重複している。
この後の駆動期間のプリバッファ駆動期間では、制御信号ｃｃ、ｃｓ、ｃｖがＬレベルとなり、制御信号ｃ１がＨレベルとなる。なお、駆動期間内では、ソース電荷蓄積用スイッチＣＳＷは、オフ（非導通状態）に設定される。これにより、電荷再利用期間内で電位が変動した第１のソース出力ノードＳＮＤ１は、演算増幅器ＶＯＰ１により駆動される。この演算増幅器ＶＯＰ１には、ＤＡＣ２８によって選択されたデータ電圧が供給される。演算増幅器ＶＯＰ１は、動作電流を消費するが、高い駆動能力で第１のソース出力ノードＳＮＤ１の電位を高速に変動させることができる。
次に、当該駆動期間のＤＡＣ駆動期間では、制御信号ｃ１がＬレベルとなり、制御信号ｃ２がＨレベルとなる。これにより、第１のソース出力ノードＳＮＤ１は、演算増幅器ＶＯＰ１の出力と電気的に遮断されると共に、ＤＡＣ２８からのデータ電圧が直接供給される。これにより、第１のソース出力ノードＳＮＤ１の電圧を、ＤＡＣ２８からの高精度なデータ電圧に設定することができる。ＤＡＣ駆動期間では、演算増幅器ＶＯＰ１の動作を停止させることができるので、低消費電力化を図ることができる。
以上のように、第２の動作モードでは、ノード短絡スイッチＨＳＷを非導通状態に設定させる。そして、この状態で、対向電極電荷蓄積用スイッチＶＳＷにより対向電極電圧出力ノードＶＮＤと第１の容量素子接続ノードＣ１ＮＤとを一旦電気的に接続した後に、対向電極電圧出力ノードＶＮＤに対向電極電圧ＶＣＯＭを供給して対向電極ＣＥを駆動する。それと共に、ソース電荷蓄積用スイッチＣＳＷによりソース電圧出力ノードＳＶＮＤと第２の容量素子接続ノードＣ２ＮＤとを一旦電気的に接続した後に、ソース電荷蓄積用スイッチＣＳＷによりソース電圧出力ノードＳＶＮＤと第２の容量素子接続ノードＣ２ＮＤとを電気的に遮断した状態で、ソース線に表示データに対応した電圧を供給してソース線を駆動している。
より具体的には、ソース線駆動回路２０の出力をハイインピーダンス状態に設定した状態で、第１又は第２のソース出力ノードＳＮＤ１、ＳＮＤ２と第２の容量素子接続ノードＣ２ＮＤとを電気的に接続した後に、第１又は第２のソース出力ノードＳＮＤ１、ＳＮＤ２と第２の容量素子接続ノードＣ２ＮＤとを電気的に遮断した状態で、ソース線駆動回路２０が、第１又は第２のソース線Ｓ１、Ｓ２に表示データに対応した電圧を供給する。また、対向電極電圧生成回路５６の出力をハイインピーダンス状態に設定した状態で、対向電極電荷蓄積用スイッチＶＳＷにより対向電極電圧出力ノードＶＮＤと第１の容量素子接続ノードＣ１ＮＤとを電気的に接続した後、対向電極電圧生成回路５６が、対向電極ＣＥに対向電極電圧ＶＣＯＭを供給する。
図１８に、第２の動作モードにおける図１３の演算増幅回路ブロックＯＰＣ１及び各種スイッチの他の制御例のタイミング図を示す。
図１８では、いわゆるオフ書き込みの制御例のタイミング図を示している。電荷再利用期間の制御、ソース電荷蓄積用スイッチＣＳＷのスイッチ制御は、図１７と同様である。
駆動期間のプリバッファ期間及びＤＡＣ駆動期間では、制御信号ｃｃがＨレベル、制御信号ｄｉｓがＨレベルとなる。これにより、共用ラインＣＯＬが放電用トランジスタＤｉｓＴｒにより、システム接地電源電圧ＶＳＳに設定される。そして、導通状態に設定された第１のソース短絡スイッチＣ２ＳＷ１を介して、電荷再利用期間内で電位が変動した第１のソース出力ノードＳＮＤ１は、システム接地電源電圧ＶＳＳに設定される。この第１のソース出力ノードＳＮＤ１の電圧が、第１のソース線Ｓ１に供給されて、いわゆるオフ書き込み制御が行われる。こうすることで、表示パネル１２では、ソース線に供給された第１のソース出力ノードＳＮＤ１の電圧を、通常の表示動作と同様に画素電極に書き込むだけでよい。
以上のようなオフ書き込み制御は、演算増幅回路ブロックＯＰＣ２〜ＯＰＣＮでも同様に行われる。こうすることで、所定のオフ電圧をＤＡＣから供給することなく、非常に簡素な構成で表示オフ制御を行うことができるようになる。
３．３．３ 制御信号の生成
上記の制御信号は、表示ドライバ６０の図示しない制御回路によって生成される。
図１９に、表示ドライバ６０の図示しない制御回路の構成の要部を示す。
図１９において、制御回路は、制御レジスタ部８０、タイミング生成部１１０を含む。制御レジスタ部８０は、複数の制御レジスタを含み、各制御レジスタの設定値はホスト又は表示コントローラ４０によって設定される。
タイミング生成部１１０は、極性反転信号ＰＯＬにより規定される液晶素子の印加電圧の極性に応じて、制御レジスタ部８０の各レジスタに設定された設定値に対応した基準クロックＯＳＣのクロック数に基づいて各種の制御信号を出力する。なお基準クロックＯＳＣは、表示ドライバ６０内の図示しない発振回路において生成される。
図２０に、図１９の制御レジスタ部８０の構成の概要を示す。
制御レジスタ部８０は、動作モード設定レジスタ８１、対向電極電荷蓄積用スイッチオンタイミング設定レジスタ８２、対向電極電荷蓄積用スイッチオフタイミング設定レジスタ８４、ソース電荷蓄積用スイッチオンタイミング設定レジスタ８６、ソース電荷蓄積用スイッチオフタイミング設定レジスタ８８、プリバッファ駆動開始タイミング設定レジスタ９０、プリバッファ駆動終了タイミング設定レジスタ９２、ＤＡＣ駆動開始タイミング設定レジスタ９４、ＤＡＣ駆動終了タイミング設定レジスタ９６、ソース短絡スイッチオンタイミング設定レジスタ９８、ソース短絡スイッチオフタイミング設定レジスタ１００、ノード短絡スイッチオンタイミング設定レジスタ１０２、ノード短絡スイッチオフタイミング設定レジスタ１０４を含む。
動作モード設定レジスタ８１には、第１又は第２の動作モードに対応した制御データが設定される。動作モード設定レジスタ８１の制御データに対応した制御信号Ｍｏｄｅに基づいて、表示ドライバ６０の各部が、電荷再利用制御を行う際に上述の第１又は第２の動作モードに対応した制御を行う。
対向電極電荷蓄積用スイッチオンタイミング設定レジスタ８２には、水平走査期間（広義には走査期間）の開始タイミングを基準に、対向電極電荷蓄積用スイッチＶＳＷのオンタイミングに対応した基準クロックＯＳＣのクロック数Ｖｃｏｎが設定される。対向電極電荷蓄積用スイッチオフタイミング設定レジスタ８４には、水平走査期間の開始タイミングを基準に、対向電極電荷蓄積用スイッチＶＳＷのオフタイミングに対応した基準クロックＯＳＣのクロック数Ｖｃｏｆｆが設定される。タイミング生成部１１０は、制御信号Ｍｏｄｅ、クロック数Ｖｃｏｎ、Ｖｃｏｆｆに基づいて制御信号ｃｖ、ｘｃｖを生成する。
ソース電荷蓄積用スイッチオンタイミング設定レジスタ８６には、水平走査期間の開始タイミングを基準に、ソース電荷蓄積用スイッチＣＳＷのオンタイミングに対応した基準クロックＯＳＣのクロック数Ｓｃｏｎが設定される。ソース電荷蓄積用スイッチオフタイミング設定レジスタ８８には、水平走査期間の開始タイミングを基準に、ソース電荷蓄積用スイッチＣＳＷのオフタイミングに対応した基準クロックＯＳＣのクロック数Ｓｃｏｆｆが設定される。タイミング生成部１１０は、制御信号Ｍｏｄｅ、クロック数Ｓｃｏｎ、Ｓｃｏｆｆに基づいて制御信号ｃｓ、ｘｃｓを生成する。
プリバッファ駆動開始タイミング設定レジスタ９０には、水平走査期間の開始タイミングを基準に、第１〜第Ｎのソース出力スイッチＳＳ１〜ＳＳＮのオンタイミングに対応した基準クロックＯＳＣのクロック数ＰＢｏｎが設定される。プリバッファ駆動終了タイミング設定レジスタ９２には、水平走査期間の開始タイミングを基準に、第１〜第Ｎのソース出力スイッチＳＳ１〜ＳＳＮのオフタイミングに対応した基準クロックＯＳＣのクロック数ＰＢｏｆｆが設定される。タイミング生成部１１０は、制御信号Ｍｏｄｅ、クロック数ＰＢｏｎ、ＰＢｏｆｆに基づいて制御信号ｃ１、ｘｃ１を生成する。
ＤＡＣ駆動開始タイミング設定レジスタ９４には、水平走査期間の開始タイミングを基準に、第１〜第ＮのバイパススイッチＢＳＷ１〜ＢＳＷＮのオンタイミングに対応した基準クロックＯＳＣのクロック数ＤＤｏｎが設定される。ＤＡＣ駆動終了タイミング設定レジスタ９６には、水平走査期間の開始タイミングを基準に、第１〜第ＮのバイパススイッチＢＳＷ１〜ＢＳＷＮのオフタイミングに対応した基準クロックＯＳＣのクロック数ＤＤｏｆｆが設定される。タイミング生成部１１０は、制御信号Ｍｏｄｅ、クロック数ＤＤｏｎ、ＤＤｏｆｆに基づいて制御信号ｃ２、ｘｃ２を生成する。
ソース短絡スイッチオンタイミング設定レジスタ９８には、水平走査期間の開始タイミングを基準に、第１〜第Ｎのソース短絡スイッチＣ２ＳＷ１〜Ｃ２ＳＷＮのオンタイミングに対応した基準クロックＯＳＣのクロック数ＳＢｏｎが設定される。ソース短絡スイッチオフタイミング設定レジスタ１００には、水平走査期間の開始タイミングを基準に、第１〜第Ｎのソース短絡スイッチＣ２ＳＷ１〜Ｃ２ＳＷＮのオフタイミングに対応した基準クロックＯＳＣのクロック数ＳＢｏｆｆが設定される。タイミング生成部１１０は、制御信号Ｍｏｄｅ、クロック数ＳＢｏｎ、ＳＢｏｆｆに基づいて制御信号ｃｃ、ｘｃｃを生成する。
ノード短絡スイッチオンタイミング設定レジスタ１０２には、水平走査期間の開始タイミングを基準に、ノード短絡スイッチＨＳＷのオンタイミングに対応した基準クロックＯＳＣのクロック数ＮＢｏｎが設定される。ノード短絡スイッチオフタイミング設定レジスタ１０４には、水平走査期間の開始タイミングを基準に、ノード短絡スイッチＨＳＷのオフタイミングに対応した基準クロックＯＳＣのクロック数ＮＢｏｆｆが設定される。タイミング生成部１１０は、制御信号Ｍｏｄｅ、クロック数ＮＢｏｎ、ＮＢｏｆｆに基づいて制御信号ｃｈ、ｘｃｈを生成する。
図２１に、タイミング生成部１１０において制御信号ｃｖ、ｘｃｖを生成する回路の一例を示す。
タイミング生成部１１０は、カウンタ１１２、コンパレータ１１４、１１６、セットリセットフリップフロップ１１８を含む。
カウンタ１１２は、極性反転信号ＰＯＬの変化点を基準に、基準クロックＯＳＣに同期してカウントアップを行う。コンパレータ１１４は、カウンタ１１２のカウント値と、対向電極電荷蓄積用スイッチオンタイミング設定レジスタ８２の設定値であるクロック数Ｖｃｏｎとを比較し、一致したときパルスを出力する。コンパレータ１１６は、カウンタ１１２のカウント値と、対向電極電荷蓄積用スイッチオフタイミング設定レジスタ８４の設定値であるクロック数Ｖｃｏｆｆとを比較し、一致したときパルスを出力する。セットリセットフリップフロップ１１８は、コンパレータ１１４からのパルスによりセットされ、コンパレータ１１６からのパルスによりリセットされる。
セットリセットフリップフロップ１１８のデータ出力信号及び反転データ出力信号は、例えばマスク回路１１９に入力される。マスク回路１１９０は、制御信号Ｍｏｄｅに基づいてセットリセットフリップフロップ１１８のデータ出力信号及び反転データ出力信号のマスク制御を行い、制御信号ｃｖ、ｘｃｖとして出力される。即ち、制御信号Ｍｏｄｅにより第１の動作モードが指定されたとき、図１５又は図１６に示すように制御信号ｃｖを生成し、制御信号Ｍｏｄｅにより第２の動作モードが指定されたとき、図１７又は図１８に示すように制御信号を生成する。このような制御信号Ｍｏｄｅに応じた制御信号ｃｖの生成方法には種々の方法があり、図２１に示したものに限定されるものではない。
なお、図２１では制御信号ｃｖ、ｘｃｖについて説明したが、制御信号ｃ１、ｘｃ１、ｃ２、ｘｃ２、ｃｃ、ｘｃｃ、ｃｓ、ｘｃｓ、ｃｈ、ｘｃｈも同様に生成できる。
図２２に、第１の動作モード時における制御信号ｃｈ、ｃｃ、ｃｓ、ｃｖと共用ラインＣＯＬ、対向電極ＣＥ、第１のソース線Ｓ１のタイミング図の一例を示す。
上記のように制御レジスタを用いて、制御信号ｃｈ、ｃｃの変化タイミングを制御することで、いわゆる電荷再利用期間を設けることができる。このとき、制御信号ｄｉｓはＬレベルに設定される。
こうすることで、共用ラインＣＯＬを介して第１〜第Ｎのソース線Ｓ１〜ＳＮと対向電極ＣＥとの間で電荷の補充が行われて、電源回路からの電荷補充を行うことなく第１〜第Ｎのソース線Ｓ１〜ＳＮと対向電極ＣＥの電位を変化させることができる。
その後は、制御信号ｃｃがＬレベルに設定されて、駆動期間が開始されることになる。
図２３に、第２の動作モード時における制御信号ｃｈ、ｃｃ、ｃｓ、ｃｖと共用ラインＣＯＬ、対向電極ＣＥ、第１のソース線Ｓ１のタイミング図の一例を示す。
上記のように制御レジスタを用いて、制御信号ｃｃ、ｃｓ、ｃｖをほぼ同一タイミングで変化するように制御することで、いわゆる電荷再利用期間を設けることができる。このとき、制御信号ｄｉｓはＬレベルに設定される。
こうすることで、共用ラインＣＯＬは、第２の容量素子ＣＣＳとの間で電荷の補充が行われて、電源回路からの電荷補充を行うことなく共用ラインＣＯＬの電位を変化させると共に、第１のソース線Ｓ１の電位を変化させることができる。同様に、対向電極電圧出力ノードＶＮＤは、第１の容量素子ＣＣＶとの間で電荷の補充が行われて、電源回路からの電荷補充を行うことなく対向電極電圧出力ノードＶＮＤの電位を変化させることができる。
その後は、制御信号ｃｃ、ｃｓ、ｃｖがＬレベルに設定されて、駆動期間が開始されることになる。
図２４に、本実施形態における表示ドライバ６０の動作例のタイミング図を示す。
図２４では、表示ドライバ６０が、第２の動作モードに設定されているものとする。本実施形態では、基準クロックＯＳＣをドットクロックして用いることができる。ドットクロック単位で、１画素又は１ドット分の表示データが、表示コントローラ４０から表示ドライバ６０に供給される。
例えば図１のカウンタ１１２のカウント値が、図２４に示すタイミングでカウントアップが開始される。そして、図２０の制御レジスタ部８０の制御レジスタに設定した値に対応したカウント値で、例えば制御信号ｃｓ、ｃｖが変化する。
そして、これまで説明したようにソース出力が変化するようになっている。ここで、ＤＡＣ駆動期間と電荷再利用期間、電荷再利用期間とプリバッファ駆動期間との間に、それぞれハイインピーダンス状態となる期間を設けている。これにより、期間の移行時に貫通電流の発生を抑えることができるようになる。
なお、ゲート出力のタイミングも、上記と同様に制御レジスタの設定値で変更できるようになっている。
以上のように、表示ドライバ６０は、制御データが設定される制御レジスタを含むことができる。そして、対向電極電荷蓄積用スイッチＶＳＷ、ソース電荷蓄積用スイッチＣＳＷ、第１のソース短絡スイッチＣ２ＳＷ１又は第２のソース短絡スイッチＣ２ＳＷ２が、制御データに基づいてスイッチ制御されるということができる。
なお、上記では、制御レジスタに設定される制御データに基づいて、各スイッチがスイッチ制御されるものとして説明したが、これに限定されるものではない。例えば、表示ドライバ６０が、外部設定端子を含み、対向電極電荷蓄積用スイッチＶＳＷ、ソース電荷蓄積用スイッチＣＳＷ、第１のソース短絡スイッチＣ２ＳＷ１又は第２のソース短絡スイッチＣ２ＳＷ２が、外部設定端子に供給される信号状態に応じてスイッチ制御されてもよい。即ち、各スイッチの制御信号が、外部設定端子から供給されたり、外部設定端子に入力された信号に基づいて生成されたりしてもよい。
４． スイッチのトランジスタ構造
本実施形態では、対向電極電荷蓄積用スイッチＶＳＷ、ソース電荷蓄積用スイッチＣＳＷ、ノード短絡スイッチＨＳＷ、第１〜第Ｎのソース短絡スイッチＣ２ＳＷ１〜Ｃ２ＳＷＮ、第１〜第ＮのバイパススイッチＢＳＷ１〜ＢＳＷＮ、第１〜第Ｎのソース出力スイッチＳＳ１〜ＳＳＮの各スイッチを構成するトランジスタ、放電用トランジスタＤｉｓＴｒの構造を異ならせている。より具体的には、上記のスイッチを構成するトランジスタ又は放電用トランジスタＤｉｓＴｒの構造を、以下のように異ならせることで、表示ドライバ６０のチップ面積を最小化し、製造コストを低下させることができる。
例えば、第１〜第Ｎのソース出力スイッチＳＳ１〜ＳＳＮの各スイッチを構成するトランジスタを除いて、対向電極電荷蓄積用スイッチＶＳＷ、ソース電荷蓄積用スイッチＣＳＷ、ノード短絡スイッチＨＳＷ、第１〜第Ｎのソース短絡スイッチＣ２ＳＷ１〜Ｃ２ＳＷＮ、第１〜第ＮのバイパススイッチＢＳＷ１〜ＢＳＷＮ、及び放電用トランジスタＤｉｓＴｒを、いわゆるトリプルウェル構造で形成する。その一方、第１〜第Ｎのソース出力スイッチＳＳ１〜ＳＳＮの各スイッチを構成するトランジスタを、いわゆるツインウェル構造で形成する。
第１〜第Ｎのソース出力スイッチＳＳ１〜ＳＳＮの各スイッチは、Ｐ型のトランジスタとＮ型のトランジスタとを含むトランスファーゲートにより実現される。
図２５（Ａ）、図２５（Ｂ）に、第１のソース出力スイッチＳＳ１を構成するツインウェル構造のトランジスタの断面図を模式的に示す。図２５（Ａ）は、Ｎ型のトランジスタの断面図であり、図２５（Ｂ）は、Ｐ型のトランジスタの断面図である。図２５（Ａ）、図２５（Ｂ）では、Ｐ型半導体基板に形成されるトランジスタの断面図を示したが、Ｎ型半導体基板に形成してもよいことは当然である。
図２５（Ａ）では、Ｐ型半導体基板１３０に、Ｎ型の不純物を含む高濃度の不純物拡散層１３２、１３４がそれぞれドレイン領域及びソース領域として形成されると共に、Ｐ型の不純物を含む高濃度の不純物拡散層１３６が形成される。そして、不純物拡散層１３２、１３４に挟まれるＰ型半導体基板１３０の領域の上に、ゲート絶縁膜を介してゲート電極１３８が設けられる。不純物拡散層１３６には、基板電位としてソース線駆動回路２０の最低電位であるシステム接地電源電圧ＶＳＳが供給されている。そして、不純物拡散層１３２に第１のソース出力ノードＳＮＤ１の電圧が供給され、不純物拡散層１３４に演算増幅器ＶＯＰ１の出力電圧が供給されている状態で、ゲート電極１３８に制御信号ｃ１を与えることで、チャネル領域が形成される。
図２５（Ｂ）では、Ｐ型半導体基板１３０に、Ｎ型の不純物を含むＮ型ウェル（低濃度の不純物層。以下同様）１４０が形成される。そして、このＮ型ウェル１４０に、Ｐ型の不純物を含む高濃度の不純物拡散層１４２、１４４がそれぞれドレイン領域及びソース領域として形成されると共に、Ｎ型の不純物を含む高濃度の不純物拡散層１４６が形成される。そして、不純物拡散層１４２、１４４に挟まれるＮ型ウェル１４０の領域の上に、ゲート絶縁膜を介してゲート電極１４８が設けられる。不純物拡散層１４６には、ソース線駆動回路２０の最高電位である電源電圧ＶＤＤＨＳが供給されている。そして、不純物拡散層１４２に第１のソース出力ノードＳＮＤ１の電圧が供給され、不純物拡散層１４４に演算増幅器ＶＯＰ１の出力電圧が供給されている状態で、ゲート電極１４８に制御信号ｘｃ１を与えることで、チャネル領域が形成される。
一方、対向電極電荷蓄積用スイッチＶＳＷは、Ｐ型のトランジスタとＮ型のトランジスタとを含むトランスファーゲートにより実現される。
図２６に、対向電極電荷蓄積用スイッチＶＳＷを構成するトリプルウェル構造のＮ型のトランジスタの断面図を模式的に示す。
なお図２６において、図２５（Ａ）と同一部分には同一符号を付し、適宜説明を省略する。
トリプルウェル構造の場合、Ｐ型半導体基板１３０に、Ｎ型の不純物を含むＮ型ウェル１５０が形成される。そして、このＮ型ウェル１５０に、Ｐ型の不純物を含むＰ型ウェル１５２が形成される。このＰ型ウェル１５２に、Ｎ型の不純物を含む高濃度の不純物拡散層１５４、１５６がそれぞれドレイン領域及びソース領域として形成されると共に、Ｐ型の不純物を含む高濃度の不純物拡散層１５８が形成される。そして、不純物拡散層１５４、１５６に挟まれるＰ型ウェル１５２の領域の上に、ゲート絶縁膜を介してゲート電極１６０が設けられる。不純物拡散層１５８に、基板電位として低電位側電圧ＶＣＯＭＬが供給されている。そして、不純物拡散層１５４に第１の容量素子接続ノードＣ１ＮＤの電圧が供給され、不純物拡散層１５６に対向電極電圧出力ノードＶＮＤの電圧が供給されている状態で、ゲート電極１６０に制御信号ｃｖを与えることで、チャネル領域が形成される。即ち、チャネル領域が形成される不純物層に、低電位側電圧ＶＣＯＭＬが供給される。
このとき、Ｎ型ウェル１５０には、Ｎ型の不純物を含む高濃度の不純物拡散層１６２を介して、ウェル電圧ＶＮＷ１が供給される。またＰ型半導体基板１３０には、Ｐ型の不純物を含む高濃度の不純物拡散層１６４を介して、システム接地電源電圧ＶＳＳが供給される。ウェル電圧ＶＮＷ１は、システム接地電源電圧ＶＳＳ及び低電位側電圧ＶＣＯＭＬより高電位の電圧であればよく、例えば高電位側電源の電圧ＶＤＤとすることができる。
なお、トリプルウェル構造のＰ型のトランジスタの場合には、チャネル領域が形成される不純物層に、基板電位として高電位側電圧ＶＣＯＭＨが供給される。
即ち、上述のように、対向電極電荷蓄積用スイッチＶＳＷが例えばＮ型の第１のトランジスタ（第１の導電型の第１のトランジスタ）を有し、第１のソース出力スイッチＳＳ１を構成するトランジスタ等のツインウェルで構成されるトランジスタがＮ型のトランジスタである場合に、第１のトランジスタの基板電位を、第１のソース出力スイッチＳＳ１を構成するトランジスタ等のツインウェルで構成されるトランジスタの基板電位と異ならせている。
トリプルウェル構造のトランジスタは、ツインウェル構造のトランジスタと比較してレイアウト面積が大きくなるため、上記のようにトランジスタを形成することで、表示ドライバ６０のチップ面積の最小化を図ることができる。
４．１ スイッチを構成するトランジスタの配置
本実施形態では、表示ドライバ６０が表示パネル１２の一辺に沿って配置される点を考慮して、表示パネル１２と表示ドライバ６０の実装面積を最小化するために、表示ドライバ６０の各部が、細長のチップに形成されている。そのため、通常は回路ブロック内に配置されるべき素子についても、表示パネル１２への信号出力側に設けられる出力側Ｉ／Ｆ領域などのパッド配置領域に配置している。この場合、ソース線駆動回路２０を構成するトランジスタをパッド配置領域に配置できれば、チップの小面積化を期待できる。
しかしながら、一般的に、ソース線駆動回路２０の出力線の本数は非常に多い。従って、ソース線駆動回路２０が含む演算増幅器を構成するトランジスタ等をパッド配置領域に配置すると、多数の信号線をパッド配置領域において引き回さなければならなくなり、その配線領域の面積が増え、結局、チップのＤ２方向での幅を小さくできない。
そこで本実施形態では、ソース線駆動回路２０を構成するトランジスタのうち、ソース線駆動回路２０において共通の制御信号で制御されるスイッチを構成するトランジスタをパッド配置領域に配置する手法を採用している。
図２７に、本実施形態における表示ドライバ６０が形成されるチップのレイアウトイメージ図を示す。
表示ドライバ６０のソース線駆動回路２０は、ソース線Ｓ１、Ｓ２、・・・、ＳＮ−１、ＳＮを駆動するためのソースドライバブロックＤＢを含む。また表示ドライバ６０のソース線駆動回路２０は、複数の制御トランジスタＴＣ１〜ＴＣＮと、パッド配置領域（出力側Ｉ／Ｆ領域）を含む。
ここで制御トランジスタＴＣ１〜ＴＣＮの各制御トランジスタは、ソースドライバブロックＤＢの出力線ＱＬ１〜ＱＬＮのそれぞれに対応して設けられ、各制御トランジスタは、共通制御信号線上の制御信号により。なお制御トランジスタはＮ型（広義には第１の導電型）のトランジスタでもよいし、Ｐ型（広義には第２の導電型）のトランジスタでもよい。或いはＮ型トランジスタとＰ型トランジスタを組み合わせた回路、例えばトランスファーゲートのトランジスタであってもよい。
パッド配置領域には、表示パネルのソース線とソースドライバブロックＤＢの出力線ＱＬ１、ＱＬ２、ＱＬ３、ＱＬ４・・・とを電気的に接続するためのソースドライバ用パッド（パッドメタル）が配置される。なおパッド配置領域にソースドライバ用パッド以外のパッドを配置したり、ダミーのパッドを配置したりしてもよい。或いは後述する静電気保護素子や電源間保護回路を配置してもよい。またパッド配置領域は例えば回路ブロックの辺（境界、縁）と表示ドライバ６０のチップの長辺との間の領域であり、例えば出力側Ｉ／Ｆ領域である。パッドは少なくともその中心位置（パッドセンタ）がパッド配置領域に配置されていればよい。
そして本実施形態では図２７に示すように、制御トランジスタＴＣ１、ＴＣ２、ＴＣ３・・・をパッド配置領域に配置している。即ちデータドライバの演算増幅器の差動部や駆動部を構成するトランジスタについては、パッド配置領域に敢えて配置せずに、図２７に示すような制御トランジスタＴＣ１、ＴＣ２、ＴＣ３・・・をパッド配置領域に配置している。
例えば演算増幅器の駆動部を構成する出力トランジスタは、そのゲートにソース出力毎に異なる入力信号が入力されて制御される。従って、このような出力トランジスタをパッド配置領域に配置すると、これらの入力信号の配線領域が原因となって、表示ドライバ６０のチップのＤ２方向での幅が増加してしまう可能性がある。
この点、制御トランジスタＴＣ１、ＴＣ２、ＴＣ３・・・は、ソース出力毎に異なる信号ではなく、ソース出力間に共通の制御信号線上の制御信号で制御される。従って、制御トランジスタＴＣ１、ＴＣ２、ＴＣ３・・・をパッド配置領域に配置しても、配線領域の面積はそれほど増加しないため、表示ドライバ６０のチップのＤ２方向での幅を小さくできる。
図２８に、ソース線駆動回路２０の演算増幅回路ブロックＯＰＣ１、ＯＰＣ２の構成例を示す。
図２８において図１３と同一部分には同一符号を付し、適宜説明を省略する。パッドＰ１に対応して設けられた演算増幅回路ブロックＯＰＣ１の演算増幅器ＶＯＰ１は、ソース線に出力されるデータ信号のインピーダンス変換を行うものである。即ち、前段のＤＡＣからの出力信号のインピーダンス変換を行ってソース線にデータ信号を出力し、ソース線を駆動する。
図２８において、パッド配置領域において、共用ラインＣＯＬが、制御信号線と同じ方向（Ｄ１方向、Ｄ３方向）に配置されている。また制御トランジスタＴＣ１として、図１３の第１のソース短絡スイッチＣ２ＳＷ１が採用される。制御信号線上の制御信号ｃｃ、ｘｃｃがアクティブになった場合に、出力線ＱＬ１と共用ラインとが電気的に接続される。また制御トランジスタＴＣ２として、図１３の第２のソース短絡スイッチＣ２ＳＷ２が採用される。制御信号線上の制御信号ｃｃ、ｘｃｃがアクティブになった場合に、出力線ＱＬ２と共用ラインとが電気的に接続される。他のソース短絡スイッチも同様である。
本実施形態では図２８に示すような制御トランジスタＴＣ１、ＴＣ２をパッド配置領域に配置している。具体的には、制御トランジスタＴＣ１、ＴＣ２は、その少なくとも一部（一部又は全部）が、パッド（パッドメタル）Ｐ１、Ｐ２に平面視においてオーバーラップするように、パッドＰ１、Ｐ２の下層（下方）に配置される。別の言い方をすれば、制御トランジスタＴＣ１、ＴＣ２の一部又は全部に、平面視においてオーバーラップするように、ＴＣ１、ＴＣ２の上層にパッドＰ１、Ｐ２（ソースドライバ用パッド）が配置される。
パッドの下層にトランジスタを配置すると、ボンディングワイヤの接着時やバンプ実装時にパッドに加わった応力が原因となって、トランジスタのしきい値電圧が変動してしまう可能性がある。またトランジスタの層間膜の容量も設計時の容量に比べて変動する可能性がある。このためウェハ上でのトランジスタの特性が、実装時の特性とは異なるものになる不具合が生じるおそれがある。従って演算増幅器ＶＯＰ１、ＶＯＰ２の差動部（差動段）及び駆動部（駆動段）を構成するアナログ回路としてのトランジスタのように、アナログ電圧を出力するためのトランジスタについては、敢えてパッドの下層に配置せずに、ソースドライバブロック内に配置する。
一方、制御トランジスタＴＣ１、ＴＣ２のように、デジタルスイッチとして機能し、デジタル電圧を出力するトランジスタについては、パッドの下層に配置する。こうすることで、上記の不具合の発生を回避できると共に、表示ドライバ６０のチップのレイアウト面積を削減でき、表示ドライバ６０のチップのＤ２方向での幅をより一層小さくできる。例えばソースドライバの出力線の本数は非常に多いため、面積削減の効果は顕著である。
また、演算増幅器ＶＯＰ１、ＶＯＰ２の駆動部を構成する出力トランジスタのゲートは、演算増幅回路ブロックＯＰＣ１、ＯＰＣ２において、別のゲート制御信号により制御される。従って、これらの出力トランジスタをパッド配置領域に配置しようとすると、ソース線と同じ本数の多数のゲート制御信号をパッド配置領域に配線する必要があり、配線領域の面積が増加する。
これに対して図２８の制御トランジスタＴＣ１、ＴＣ２は、共通制御信号線上の制御信号により制御される。従って制御トランジスタＴＣ１、ＴＣ２をパッド配置領域に配置した場合に、パッド配置領域には共通制御信号線を配線すれば済む。また出力線ＱＬ１、ＱＬ２は接続線によりパッドＰ１、Ｐ２に接続されるため、この接続線の下方に制御トランジスタＴＣ１、ＴＣ２を配置し、ＴＣ１、ＴＣ２のドレインを接続線に接続すれば、配線領域の面積はほとんど増加しない。従って、制御トランジスタＴＣ１、ＴＣ２を配置したことによる配線領域の面積増加は最小限となる。
図２９では、パッドＰ１に対応して第１の静電気保護素子ＥＳＤ１が設けられ、パッドＰ２に対応して第２の静電気保護素子ＥＳＤ２が設けられる。ここで第１の静電気保護素子ＥＳＤ１は、高電位側電源（ＶＤＤＨＳ）とソースドライバブロックの出力線ＱＬ１との間に設けられる第１のダイオードＤＩ１と、低電位側電源（ＶＳＳ）と出力線ＱＬ１との間に設けられる第２のダイオードＤＩ２を含む。また第２の静電気保護素子ＥＳＤ２は、高電位側電源とソースドライバブロックの出力線ＱＬ２との間に設けられる第３のダイオードＤＩ３と、低電位側電源と出力線ＱＬ２との間に設けられる第４のダイオードＤＩ４を含む。これらのダイオードＤＩ１〜ＤＩ４は、拡散領域とウェル領域等との境界に形成されるツェナダイオードであってもよいし、トランジスタのソースとゲートを接続することで構成されるＧＣＤトランジスタのダイオードであってもよい。
本実施形態では、このような静電気保護素子ＥＳＤ１、ＥＳＤ２についてもパッド配置領域に配置している。具体的には、静電気保護素子ＥＳＤ１、ＥＳＤ２は、その少なくとも一部が、パッドＰ１、Ｐ２にオーバーラップするように、パッドＰ１、Ｐ２の下層に配置される。こうすることで、表示ドライバ６０のチップのＤ２方向での幅をより一層小さくできる。
４．２ パッド配置領域のレイアウト
図３０にパッド配置領域のレイアウト例を示す。また図３１（Ａ）に電源ＶＤＤＨＳ、ＶＳＳ間に設けられる静電気保護素子等の例を示す。図３１（Ａ）では、パッドＰ１（Ｐ２）に接続される出力線ＱＬ１（ＱＬ２）と電源ＶＤＤＨＳとの間にダイオードＤＩ１（ＤＩ３）が設けられる。また出力線ＱＬ１（ＱＬ２）と電源ＶＳＳとの間にダイオードＤＩ２（ＤＩ４）が設けられる。これらのダイオードＤＩ１、ＤＩ２を設ければ、パッドＰ１に静電気電圧が印加された場合にも、電荷をＶＤＤ２側又はＶＳＳ側に逃がすことができ、トランジスタＴＲＱ１、ＴＲＱ２（例えば演算増幅器の駆動部の出力トランジスタ）を静電気から保護できる。
なお図３１（Ａ）では、高電位側電源ＶＤＤＨＳと低電位側電源ＶＳＳの間に電源間保護回路２１０が設けられる。この電源間保護回路２１０は、ＶＤＤＨＳ、ＶＳＳ間に所与の電圧以上の高い電圧が印加された場合に、一定電圧値で電圧をクランプする電圧クランプ回路として機能する。この電源間保護回路２１０としては、ＳＣＲ（シリコン制御整流器）、バイポーラトランジスタ、或いは逆方向接続で直列接続された複数個のダイオードなどを用いることができる。
図３１（Ｂ）に、図３０のパッドＰ１、Ｐ２と、静電気保護素子ＥＳＤ１、ＥＳＤ２を構成するダイオードＤＩ１〜ＤＩ４と、制御トランジスタＴＣ１、ＴＣ２の接続関係を示す。図３１（Ｂ）に示すように、静電気保護素子ＥＳＤ１を構成するダイオードＤＩ１、ＤＩ２と、制御トランジスタＴＣ１は、パッドＰ１に接続される。また静電気保護素子ＥＳＤ２を構成するダイオードＤＩ３、ＤＩ４と、制御トランジスタＴＣ２、ＴＣＮ２、ＴＣＰ２は、パッドＰ２に接続される。またダイオードＤＩ１、ＤＩ３は第１のウェル領域に形成され、ダイオードＤＩ２、ＤＩ４は、第１のウェル領域とは分離形成された第２のウェル領域に形成される。
さて図３０では、表示パネルのソース線（出力線）の並ぶ方向がＤ１方向となっており、Ｄ１方向に直交する方向がＤ２方向となっている。そして図３０に示すように、図２９で説明した制御トランジスタＴＣ１、ＴＣ２は、ソースドライバブロックのＤ２方向に配置される。そして静電気保護素子ＥＳＤ１（ダイオードＤＩ１、ＤＩ２）、ＥＳＤ２（ダイオードＤＩ３、ＤＩ４）は、制御トランジスタＴＣ１、ＴＣ２のＤ２方向側に配置される。即ち、制御トランジスタＴＣ１、ＴＣ２は、ソースドライバブロックと静電気保護素子ＥＳＤ１、ＥＳＤ２の間に配置される。また図３０では、これらの制御トランジスタＴＣ１、ＴＣ２、静電気保護素子ＥＳＤ１、ＥＳＤ２は、その一部がパッドＰ１、Ｐ２に平面視においてオーバーラップするように、パッドＰ１、Ｐ２の下層（下方）に配置される。
このような配置によれば、制御トランジスタＴＣ１、ＴＣ２がソースドライバブロックの直近に配置されるようになるため、ソースドライバブロックからの出力線をショートパスで制御トランジスタＴＣ１、ＴＣ２に接続でき、レイアウト効率、配線効率を向上できる。またこの配置によれば、静電気保護素子ＥＳＤ１、ＥＳＤ２の方が制御トランジスタＴＣ１、ＴＣ２よりもパッドＰ１、Ｐ２の近くに配置されるようになる。従って、パッドＰ１、Ｐ２に静電気電圧が印加された場合に、静電気が静電気保護素子ＥＳＤ１、ＥＳＤ２で放電された後、時間的に遅れて制御トランジスタＴＣ１、ＴＣ２に印加されるようになる。これにより、制御トランジスタＴＣ１、ＴＣ２が静電気破壊される事態を防止できる。
この場合、制御トランジスタＴＣ１、ＴＣ２のドレイン面積を大きくすることで、静電耐圧を高める手法もあるが、この手法を採用するとパッド配置領域のＤ２方向での幅が大きくなり、集積回路装置のＤ２方向での幅も大きくなってしまう。
この点、図３０の配置によれば、制御トランジスタＴＣ１、ＴＣ２のドレイン面積をそれほど大きくしなくても、静電耐圧を高めることができるため、集積回路装置のＤ２方向での幅をより一層小さくできる。
また図３０では、パッド配置領域が、Ｄ３方向に沿って並ぶ複数の配置エリアＡＲ１、ＡＲ２、ＡＲ３・・・を有する。そして配置エリアＡＲ１（各配置エリア）には、Ｄ２方向に並ぶ２個（広義にはＫ個。Ｋは２以上の整数）のソースドライバ用のパッドＰ１、Ｐ２（パッドの中心位置）が配置される。また、その各々がパッドＰ１、Ｐ２の各々に接続される２個（Ｋ個）の静電気保護素子ＥＳＤ１、ＥＳＤ２が配置される。更に制御トランジスタＴＣ１、ＴＣ２も配置される。
また図３０では各配置エリアにおいて２個のパッドが千鳥配置されている。例えばＤ２方向に沿って並ぶパッドＰ１、Ｐ２は、Ｄ３方向においてその中心位置がずれて配置される。即ちＤ３方向をＸ軸とした場合に、パッドＰ１とＰ２は、そのＸ座標が異なっている。
このようにパッドＰ１、Ｐ２を千鳥配置にすれば、Ｄ３方向（Ｄ１方向）に沿って多くのパッドを配置できるようになり、ソースドライバブロックからの多数のデータ信号を、パッドを介してソース線に出力できるようになる。
また、このようにパッドを千鳥配置にして、パッドピッチが小さくなると、配置エリアＡＲ１のＤ３方向（Ｄ１方向）での幅が狭くなってしまう。この点、図３０では、複数個のパッドＰ１、Ｐ２を一組として配置エリアＡＲ１を形成している。従って、配置エリアＡＲ１のＤ３方向（Ｄ１方向）での幅をある程度の大きさに確保できる。これにより、この配置エリアＡＲ１に静電気保護素子ＥＳＤ１、ＥＳＤ２、制御トランジスタＴＣ１、ＴＣ２を配置できる。
また図３０では、配置エリアＡＲ１に配置される２個（Ｋ個）の静電気保護素子のうちの第１の静電気保護素子ＥＳＤ１は、第１、第２のダイオードＤＩ１、ＤＩ２を含み、第２の静電気保護素子ＥＳＤ２は、第３、第４のダイオードＤＩ３、ＤＩ４を含む。そしてこれらのダイオードＤＩ１、ＤＩ２、ＤＩ３、ＤＩ４は、配置エリアＡＲ１においてＤ２方向に沿って配置される。このようにダイオードＤＩ１〜ＤＩ４をＤ２方向に沿ってスタック配置すれば、配置エリアＡＲ１のＤ１方向での幅を小さくできる。
即ち比較例の手法として、ダイオードＤＩ１、ＤＩ２をＤ１方向に沿ってスタック配置し、その上側にダイオードＤＩ３、ＤＩ４をＤ１方向に沿ってスタック配置する手法も考えられる。しかしながら、この手法によると、ダイオードがＤ３方向（Ｄ１方向）にスタック配置されると共にＰ型ウェル領域、Ｎ型ウェル領域がＤ１方向に並んで形成されるため、配置エリアＡＲ１のＤ１方向での幅が広がってしまう。
この点、図３０では、ダイオードＤＩ１〜ＤＩ４がＤ２方向にスタック配置されると共にＰ型ウェル領域、Ｎ型ウェル領域もＤ２方向に沿って形成される。即ちダイオードＤＩ１、ＤＩ３が形成される第１のウェル領域（Ｎ型）と、ダイオードＤＩ２、ＤＩ４が形成される第２のウェル領域（Ｐ型）が、Ｄ２方向で分離形成される。従って、配置エリアＡＲ１のＤ１方向での幅を小さくでき、狭いパッドピッチに対応できる。
また図３０では、高電位側電源と低電位側電源の間に設けられる電源間保護回路２１０を、静電気保護素子ＥＳＤ１、ＥＳＤ２のＤ２方向側に配置している。即ち電源間保護回路２１０は、高電圧印加時に即座に電圧をクランプして回路ブロック内のトランジスタを保護する必要があるため、その回路規模が大きい場合が多い。一方、電源間保護回路２１０は、静電気保護素子ＥＳＤ１、ＥＳＤ２のようにソースドライバの各出力パッドに対して１対１に設ける必要はない。
そこで図３０では、静電気保護素子ＥＳＤ１、ＥＳＤ２のＤ２方向側に、表示ドライバ６０のチップの外周に沿って電源間保護回路２１０を形成している。このようにすれば、パッドの下層の領域を有効活用して、その各々が複数のパッド毎に配置される複数の電源間保護回路２１０を形成できる。従って表示ドライバ６０のチップの面積増加を最小限に抑えながら、静電耐圧を向上できる。
また本実施形態では、共用ラインＣＯＬに接続される放電用トランジスタＤｉｓＴｒに代えて、各ソース出力にソース線放電トランジスタＳｄｉｓＴｒを設けてもよい。
図３２に、ソース線放電トランジスタの説明図を示す。
図３２において、図１３と同一部分には同一符号を付し、適宜説明を省略する。第１のソース線Ｓ１への電圧が供給される第１のソース出力ノードＳＮＤ１に、第１のソース線放電トランジスタＳｄｉｓＴｒ１のドレインが接続される。第１のソース線放電トランジスタＳｄｉｓＴｒ１のソースには、放電用電圧である例えばシステム接地電源電圧ＶＳＳが供給される。第１のソース線放電トランジスタＳｄｉｓＴｒ１のゲートには、図示しない制御回路によって生成される制御信号ｄｉｓｓが供給される。なお、第１のソース出力ノードＳＮＤ１とソース電圧出力ノードＳＶＮＤとの間には、第１のソース短絡スイッチＣ２ＳＷ１が設けられている。
第２〜第Ｎのソース出力ノードＳＮＤ２〜ＳＮＤＮの各ソース出力ノードには、図３２と同様にソース出力毎にソース線放電トランジスタのドレインが接続される。第１〜第Ｎのソース線放電トランジスタＳｄｉｓＴｒ１〜ＳｄｉｓＴｒＮは、同一の制御信号ｄｉｓｓ又はソース線毎に制御される制御信号によりオンオフ制御される。
図３２に示すようにソース出力毎に設けられるソース短絡スイッチ及びソース線放電トランジスタを、パッド配置領域に設けてもよい。
図３３に、パッド配置領域における第１のソース短絡スイッチＣ２ＳＷ１及び第１のソース線放電トランジスタＳｄｉｓＴｒ１のレイアウト例を示す。
図３３において、図３０と同一部分には同一符号を付し、適宜説明を省略する。図３３に示すように、第１のソース線Ｓ１が接続される第１のソース線接続パッドＳ１＿ＰとしてのパッドＰ２（Ｐ１）の下層に、第１のソース線放電トランジスタＳｄｉｓＴｒ１が配置される。より具体的には、パッドＰ２の下層に、第１のソース線放電トランジスタＳｄｉｓＴｒ１のアクティブ領域が配置され、パッドＰ２と該アクティブ領域が平面視において少なくとも一部がオーバーラップするように配置される。
そして、図３３では、パッドＰ２の近傍領域に、第１のソース短絡スイッチＣ２ＳＷ１が形成される。上述のように、第１のソース線放電トランジスタＳｄｉｓＴｒ１及び第１のソース短絡スイッチＣ２ＳＷ１は、デジタルスイッチとして機能すればすむため、特性を劣化させることなく、表示ドライバ６０のチップのＤ２方向での幅をより一層小さくできる。
更に、本実施形態では、以下に述べるように、対向電極電荷蓄積用スイッチＣＶＷを、第１の容量素子接続用端子ＴＬ１としての第１の容量素子接続用パッドＰＤ１の近傍領域に配置してもよい。
図３４に、第１の容量素子接続用パッドＰＤ１の近傍領域に形成される対向電極電荷蓄積用スイッチＣＶＷのレイアウト配置例を示す。
図３４では、図の理解を容易にする目的で、配線層の図示を省略し、アクティブ領域とゲート電極と、パッドを構成するパッドメタルのみを示している。表示ドライバ６０のチップの長辺の端部ＳＤに設けられたパッド配置領域に、第１の容量素子接続ノードが電気的に接続される第１の容量素子接続用パッドＰＤ１と、対向電極電圧出力ノードと電気的に接続される対向電極接続用パッドＰＤ２とが配置されている。対向電極接続用パッドＰＤ２及び第１の容量素子接続用パッドＰＤ１が第１の方向に隣接して配置される。そして、対向電極電荷蓄積用スイッチＶＳＷが、第１の方向と交差する第２の方向に第１の容量素子接続用パッドＰＤ１と隣接して配置される。第１の容量素子接続用パッドＰＤ１は、対向電極電荷蓄積用スイッチＶＳＷを構成するＮ型トランジスタとＰ型トランジスタと、図示しない配線層を介して電気的に接続される。
図３４において、対向電極電荷蓄積用スイッチＶＳＷを構成するＮ型トランジスタは、アクティブ領域ＡＣＴ１上にゲート電極（図３４においてＧで表す）が配置される領域に形成される。図３４において、対向電極電荷蓄積用スイッチＶＳＷを構成するＰ型トランジスタは、アクティブ領域ＡＣＴ２上にゲート電極（図３４においてＧで表す）が配置される領域に形成される。
また、対向電極電荷蓄積用スイッチＶＳＷの形成領域が、平面視において第１の容量素子接続用パッドＰＤ１（パッドメタル）の少なくとも一部がオーバーラップするように形成されていてもよい。
図３５に、第１の容量素子接続用パッドＰＤ１の近傍領域に形成される対向電極電荷蓄積用スイッチＣＶＷのレイアウト配置の他の例を示す。
図３５において、図３４と同一部分には同一符号を付し、適宜説明を省略する。図３５においても、対向電極接続用パッドＰＤ２及び第１の容量素子接続用パッドＰＤ１が隣接して配置される。そして、対向電極電荷蓄積用スイッチＶＳＷが、第１の容量素子接続用パッドＰＤ１（或いは対向電極電荷接続用パッドＰＤ２）の下層に配置される。
図３４又は図３５のように配置することで、第１の容量素子接続用パッドＰＤ１と対向電極電荷蓄積用スイッチＣＶＷとの接続線の長さを短くすることができる。その結果、容量が大きい第１の容量素子ＣＣＶから充放電される電荷に基づく電流消費を削減できる。また、対向電極電荷蓄積用スイッチＣＶＷを構成するトランジスタのサイズを大きくしても表示ドライバ６０のチップ面積の増大を抑えることができるので、対向電極電荷蓄積用スイッチＣＶＷのオン抵抗を低くして、第１の容量素子ＣＣＶから充放電される電荷に基づく電流消費をより一層低くすることができる。
上述のように第２の容量素子ＣＣＳを用いた電荷再利用の効果が表示データに依存する一方、高電位側電圧ＶＣＯＭＨ又は低電位側電圧ＶＣＯＭＬを印加する際に電荷が再利用される第１の容量素子ＣＣＶを用いた電荷再利用の効果は著しく高い。従って、第１の容量素子接続用端子ＴＬ１としての第１の容量素子接続用パッドＰＤ１の近傍又はその下層に対向電極電荷蓄積用スイッチＣＶＷを配置することで、チップ面積の削減と電荷再利用の効果を最大限に得ることができる。
５． 変形例
本実施形態では、図１又は図２に示す表示パネル１２を駆動する表示ドライバ６０について説明したが、これに限定されるものではない。
図３６に、表示パネルの他の構成例の概要を示す。
図３６において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。図３６の表示パネル２００は、表示ドライバによって駆動されるソース出力毎にデマルチプレクサを含む。即ち、ソース線ＳＬに対応してデマルチプレクサＤＭＵＸＬ、ソース線ＳＬ＋１に対応してデマルチプレクサＤＭＵＸＬ＋１を含む。デマルチプレクサＤＭＵＸは、各ソース出力を３つの色成分用ソース線に分割する。表示パネル２００では、各色成分用ソース線にＴＦＴのソースが接続される。従って、各ソース出力に、３ドット分の表示データに対応したデータ電圧を時分割で出力することで、デマルチプレクサＤＭＵＸが時分割多重されたデータ電圧を分離して、各色成分用ソース線に出力させることができる。
図３７に、図３６の表示パネルを駆動する表示ドライバの構成要部を示す。
図３７において、図１３と同一部分には同一符号を付し、適宜説明を省略する。図３７の表示ドライバでは、各演算増幅器ブロックに、予め３ドット分のデータ電圧が時分割多重されて入力される。そして、その時分割多重タイミング信号を、表示パネル２００に供給することで、デマルチプレクサＤＭＵＸ１〜ＤＭＵＸＮのそれぞれは、各ソース出力を分離することができる。
なお、図３６のデマルチプレクサＤＭＵＸ１〜ＤＭＵＸＮを、図３８に示すように表示ドライバ側に設けてもよい。即ち、表示ドライバ２０２は、各ソース出力ノードの時分割された電圧を複数の出力電圧に分離するためのデマルチプレクサを含み、複数の出力電圧の各出力電圧を、表示パネルの各ソース線に供給する。この場合、データ電圧の時分割多重タイミング信号を表示パネルに供給する必要がなくなるので、実装面積をより小さくすることができるようになる。
６． 電子機器
図３９に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。
携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ５４０に供給する。表示コントローラ５４０は、図１又は図２の表示コントローラ４０の機能を有する。
携帯電話機９００は、表示パネル５１２を含む。表示パネル５１２は、ソースドライバ５２０及びゲートドライバ５３０によって駆動される。表示パネル５１２は、複数のゲート線、複数のソース線、複数の画素を含む。表示パネル５１２は、図１又は図２の表示パネル１２の機能を有する。
表示コントローラ５４０は、ソースドライバ５２０及びゲートドライバ５３０に接続され、ソースドライバ５２０に対してＲＧＢフォーマットの階調データを供給する。
電源回路５４２は、ソースドライバ５２０及びゲートドライバ５３０に接続され、各ドライバに対して、駆動用の電源電圧を供給する。電源回路５４２は、図１又は図２の電源回路５０の機能を有する。表示ドライバ５４４としてソースドライバ５２０、ゲートドライバ５３０及び電源回路５４２を含み、該表示ドライバ５４４が表示パネル５１２を駆動できる。
ホスト９４０は、表示コントローラ５４０に接続される。ホスト９４０は、表示コントローラ５４０を制御する。またホスト９４０は、アンテナ９６０を介して受信された階調データを、変復調部９５０で復調した後、表示コントローラ５４０に供給できる。表示コントローラ５４０は、この階調データに基づき、ソースドライバ５２０及びゲートドライバ５３０により表示パネル５１２に表示させる。ソースドライバ５２０は、図１又は図２のソース線駆動回路２０の機能を有する。ゲートドライバ５３０は、図１又は図２のゲート線駆動回路３０の機能を有する。
ホスト９４０は、カメラモジュール９１０で生成された階調データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。
ホスト９４０は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、表示パネル５１２の表示処理を行う。
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
本実施形態の液晶装置の構成例のブロック図。 本実施形態の他の液晶装置の構成例のブロック図。 図１又は図２のソース線駆動回路の構成例のブロック図。 図３の基準電圧発生回路、ＤＡＣ及び出力バッファの構成例を示す図。 図１又は図２のゲート線駆動回路の構成例のブロック図。 図１又は図２の電源回路の構成例を示すブロック図。 図１又は図２の表示パネルの駆動波形の一例を示す図。 走査ライン反転駆動の説明図。 本実施形態の液晶装置の第１の動作モードにおける原理的構成図。 図９の液晶装置の動作例の波形図。 本実施形態の液晶装置の第２の動作モードにおける原理的構成図。 図１１の液晶装置の動作例の波形図。 図４の演算増幅回路ブロック、共用ライン及び各種スイッチの構成例を示す図。 図６の対向電極電圧生成回路の構成例の図。 第１の動作モードにおける演算増幅回路ブロック及び各種スイッチの制御例のタイミング図。 第１の動作モードにおける演算増幅回路ブロック及び各種スイッチの他の制御例のタイミング図。 第２の動作モードにおける演算増幅回路ブロック及び各種スイッチの制御例のタイミング図。 第２の動作モードにおける演算増幅回路ブロック及び各種スイッチの他の制御例のタイミング図。 表示ドライバの図示しない制御回路の構成の要部を示す図。 図１９の制御レジスタ部の構成の概要を示す図。 タイミング生成部において制御信号を生成する回路の一例を示す図。 第１の動作モード時における制御信号と共用ライン、対向電極、第１のソース線のタイミング図の一例。 第２の動作モード時における制御信号と共用ライン、対向電極、第１のソース線のタイミング図の一例。 本実施形態における表示ドライバの動作例のタイミング図。 図２５（Ａ）、図２５（Ｂ）は第１のソース出力スイッチを構成するツインウェル構造のトランジスタの断面の模式図。 対向電極電荷蓄積用スイッチを構成するトリプルウェル構造のトランジスタの断面の模式図。 表示ドライバが形成されるチップのレイアウトイメージ図。 ソース線駆動回路の演算増幅回路ブロックの構成例を示す図。 ソース線駆動回路の演算増幅回路ブロックの構成例を示す図。 パッド配置領域のレイアウト例を示す図。 図３１（Ａ）は電源間に設けられる静電気保護素子等の例を示す図。図３１（Ｂ）は図３０のパッドと、ダイオードと、制御トランジスタの接続関係を示す図。 ソース線放電トランジスタの説明図。 パッド配置領域における第１のソース短絡スイッチ及び第１のソース線放電トランジスタのレイアウト例を示す図。 第１の容量素子接続用パッドの近傍領域に形成される対向電極電荷蓄積用スイッチのレイアウト配置例を示す図。 第１の容量素子接続用パッドの近傍領域に形成される対向電極電荷蓄積用スイッチのレイアウト配置の他の例を示す図。 表示パネルの他の構成例の概要を示す図。 図３６の表示パネルを駆動する表示ドライバの構成要部を示す図。 図３６の表示パネルを駆動する表示ドライバの他の構成要部を示す図。 本実施形態における電子機器の構成例のブロック図。
符号の説明
１０ 液晶装置、 ２０ ソース線駆動回路、 ３０ ゲート線駆動回路、
４０ 表示コントローラ、 ５０ 電源回路、 ６０ 表示ドライバ、
ＢＳＷ１〜ＢＳＷＮ 第１〜第Ｎのバイパススイッチ、
Ｃ１ＮＤ 第１の容量素子接続ノード、
ｃ１、ｘｃ１、ｃ２、ｘｃ２、ｃｃ、ｘｃｃ、ｃｈ、ｘｃｈｃｓ、ｘｃｓ、ｃｖ、ｘｃｖ、ｄｉｓ、ＰＯＬｃ、ＸＰＯＬｃ 制御信号、 Ｃ２ＮＤ 第２の容量素子接続ノード、
Ｃ２ＳＷ１〜Ｃ２ＳＷＮ 第１〜第Ｎのソース短絡スイッチ、
ＣＣＳ 第２の容量素子、 ＣＣＶ 第１の容量素子、 ＣＥ 対向電極、
ＣＯＬ 共用ライン、 ＣＳＷ ソース電荷蓄積用スイッチ、
ＤｉｓＴｒ 放電用トランジスタ、 Ｇ１〜ＧＭ ゲート線、
ＨＳＷ ノード短絡スイッチ、 ＯＰ１、ＯＰ２ 演算増幅器、
ＯＰＣ１〜ＯＰＣＮ 演算増幅回路ブロック、 Ｓ１〜ＳＮ ソース線、
ＳＥＬ 切替回路、 ＳＮＤ１ 第１のソース出力ノード、
ＳＳ１〜ＳＳＮ 第１〜第Ｎのソース出力スイッチ、
ＳＳＷ１〜ＳＳＷＮ 第１〜第Ｎのソース出力切替回路、
ＳＶＮＤ ソース電圧出力ノード、 ＴＬ１ 第１の容量素子接続用端子、
ＴＬ２ 第２の容量素子接続用端子、 ＴＬ３ 対向電極電圧出力端子、
ＶＣＯＭ 対向電極電圧、 ＶＮＤ 対向電極電圧出力ノード、
ＶＯＰ１〜ＶＯＰＮ ボルテージフォロワ接続された演算増幅器、
ＶＳＳ システム接地電源電圧、 ＶＳＷ 対向電極電荷蓄積用スイッチ

Claims (14)

  1. 電気光学装置を駆動するための表示ドライバであって、
    第１の容量素子の一端が接続可能な第１の容量素子接続ノードと電気光学物質を介して前記電気光学装置の画素電極に対向する対向電極の電圧が供給される対向電極電圧出力ノードとの間に設けられる対向電極電荷蓄積用スイッチと、
    第２の容量素子の一端が接続可能な第２の容量素子接続ノードと前記電気光学装置のソース線の電圧が供給されるソース電圧出力ノードとの間に設けられるソース電荷蓄積用スイッチと、
    前記対向電極電圧出力ノードと前記ソース電圧出力ノードとの間に設けられるノード短絡スイッチと、
    前記ソース電圧出力ノードと電気的に接続されると共に、その一端が前記ソース電荷蓄積用スイッチと電気的に接続される共用ラインと、
    前記電気光学装置の第１のソース線への出力電圧が供給される第１のソース出力ノードと前記共用ラインとの間に設けられる第１のソース短絡スイッチと、
    前記電気光学装置の第２のソース線への出力電圧が供給される第２のソース出力ノードと前記共用ラインとの間に設けられる第２のソース短絡スイッチと、
    前記共用ラインに接続される放電用トランジスタとを含み、
    前記放電用トランジスタが、
    前記第１及び第２のソース線の放電に共用されることを特徴とする表示ドライバ。
  2. 請求項１において、
    前記電気光学装置の画素電極の選択期間において、第１及び第２のソース短絡スイッチを導通状態に設定した状態で、前記放電用トランジスタにより前記第１及び第２のソース線を放電することを特徴とする表示ドライバ。
  3. 請求項１又は２において、
    前記対向電極電圧を生成する対向電極電圧生成回路と、
    表示データに基づいて前記電気光学装置の第１又は第２のソース線を駆動するためのソース線駆動回路とを含み、
    前記第１の動作モードでは、
    前記ソース線駆動回路及び前記対向電極電圧生成回路の出力をハイインピーダンス状態に設定し、且つ前記ソース電圧出力ノードと前記対向電極電圧出力ノードとを電気的に接続した後に、前記ソース電圧出力ノードと前記対向電極電圧出力ノードとを電気的に遮断した状態で、
    前記ソース線駆動回路が、前記第１又は第２のソース線に表示データに対応した電圧を供給すると共に、前記対向電極電圧生成回路が、前記対向電極に前記対向電極電圧を供給することを特徴とする表示ドライバ。
  4. 請求項３において、
    前記第２の動作モードでは、
    前記ソース線駆動回路の出力をハイインピーダンス状態に設定した状態で、前記第１又は第２のソース出力ノードと前記第２の容量素子接続ノードとを電気的に接続した後に、前記第１又は第２のソース出力ノードと前記第２の容量素子接続ノードとを電気的に遮断した状態で、前記ソース線駆動回路が、前記第１又は第２のソース線に表示データに対応した電圧を供給し、
    前記対向電極電圧生成回路の出力をハイインピーダンス状態に設定した状態で、前記対向電極電荷蓄積用スイッチにより前記対向電極電圧出力ノードと前記第１の容量素子接続ノードとを電気的に接続した後、前記対向電極電圧出力ノードと前記第１の容量素子接続ノードとを電気的に遮断した状態で、前記対向電極電圧生成回路が、前記対向電極に前記対向電極電圧を供給することを特徴とする表示ドライバ。
  5. 請求項１乃至４のいずれかにおいて、
    各ソース出力ノードの時分割された電圧を複数の出力電圧に分離するためのデマルチプレクサを含み、
    前記複数の出力電圧の各出力電圧を、前記電気光学装置の各ソース線に供給することを特徴とする表示ドライバ。
  6. 複数のソース線と、
    複数のゲート線と、
    各画素電極が各ゲート線及び各ソース線により特定される複数の画素電極と、
    前記複数の画素電極と対向する対向電極と、
    第１の容量素子の一端が接続可能な第１の容量素子接続ノードと前記対向電極に印加される対向電極電圧が供給される対向電極電圧出力ノードとの間に設けられる対向電極電荷蓄積用スイッチと、
    第２の容量素子の一端が接続可能な第２の容量素子接続ノードと電気的に接続される共用ラインと、
    前記対向電極電圧出力ノードと前記共用ラインとの間に設けられるノード短絡スイッチと、
    前記複数のソース線のうちの第１のソース線への出力電圧が供給される第１のソース出力ノードと前記共用ラインとの間に設けられる第１のソース短絡スイッチと、
    前記複数のソース線のうちの第２のソース線への出力電圧が供給される第２のソース出力ノードと前記共用ラインとの間に設けられる第２のソース短絡スイッチと、
    前記共用ラインと前記第２の容量素子接続ノードとの間に設けられるソース電荷蓄積用スイッチとを含むことを特徴とする電気光学装置。
  7. 請求項６において、
    第１の動作モードでは、
    前記対向電極電荷蓄積用スイッチ及び前記ソース電荷蓄積用スイッチを非導通状態に設定した状態で、前記ノード短絡スイッチを一旦導通状態に設定した後に、前記対向電極電圧出力ノードに前記対向電極電圧を供給して前記対向電極を駆動すると共に、前記第１又は第２のソース線に表示データに対応した電圧を供給して前記第１又は第２のソース線を駆動することを特徴とする電気光学装置。
  8. 請求項６又は７において、
    第２の動作モードでは、
    前記ノード短絡スイッチを非導通状態に設定した状態で、
    前記対向電極電荷蓄積用スイッチにより前記対向電極電圧出力ノードと前記第１の容量素子接続ノードとを一旦電気的に接続した後に、前記対向電極電荷蓄積用スイッチにより前記対向電極電圧出力ノードと前記第１の容量素子接続ノードとを電気的に遮断した状態で前記対向電極電圧出力ノードに前記対向電極電圧を供給して前記対向電極を駆動すると共に、
    前記ソース電荷蓄積用スイッチにより前記共用ラインと前記第２の容量素子接続ノードとを一旦電気的に接続した後に、前記ソース電荷蓄積用スイッチにより前記共用ラインと前記第２の容量素子接続ノードとを電気的に遮断した状態で、前記第１又は第２のソース線に表示データに対応した電圧を供給して前記第１又は第２のソース線を駆動することを特徴とする電気光学装置。
  9. 請求項８において、
    前記対向電極電圧出力ノードと前記第１の容量素子接続ノードとを電気的に接続させる期間と、前記第１又は第２のソース出力ノードと前記第２の容量素子接続ノードとを電気的に接続させる期間とが、重複していることを特徴とする電気光学装置。
  10. 請求項６乃至９のいずれかにおいて、
    前記共用ラインに接続される放電用トランジスタとを含み、
    前記放電用トランジスタが、
    前記第１及び第２のソース線の放電に共用されることを特徴とする電気光学装置。
  11. 請求項１０において、
    前記画素電極の選択期間において、第１及び第２のソース短絡スイッチを導通状態に設定した状態で、前記放電用トランジスタにより前記第１及び第２のソース線が放電されることを特徴とする電気光学装置。
  12. 請求項６乃至１１のいずれかにおいて、
    各ソース出力ノードの時分割された電圧を複数の出力電圧に分離するためのデマルチプレクサを含み、
    前記複数の出力電圧の各出力電圧が、各ソース線に供給されることを特徴とする電気光学装置。
  13. 請求項１乃至５のいずれか記載の表示ドライバを含むことを特徴とする電気光学装置。
  14. 請求項６乃至１２のいずれか記載の電気光学装置を含むことを特徴とする電子機器。
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