JP2007037191A - 電圧生成回路、データドライバ及び表示装置 - Google Patents
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Abstract
【課題】複数の生成電圧の中からディジタルデータに対応した生成電圧の電圧降下を抑えて出力できる電圧生成回路、データドライバ及び表示装置を提供する。
【解決手段】電圧生成回路は、第1導電型MOSトランジスタにより構成される第1導電型の第1のセレクタと、各第2のセレクタが第1導電型MOSトランジスタにより構成される2a個の第1導電型の第2のセレクタと、第2導電型MOSトランジスタにより構成される第2導電型の第1のセレクタと、各第2のセレクタが第2導電型MOSトランジスタにより構成される2a個の第2導電型の第2のセレクタとを含む。第1導電型の第1及び第2のセレクタの各MOSトランジスタのチャネル幅方向は平行で、第1導電型の第2のセレクタの各第2のセレクタを構成するMOSトランジスタのうち第1導電型の第1のセレクタに接続されるMOSトランジスタがそのチャネル幅方向に隣接して配置される。
【選択図】 図16
【解決手段】電圧生成回路は、第1導電型MOSトランジスタにより構成される第1導電型の第1のセレクタと、各第2のセレクタが第1導電型MOSトランジスタにより構成される2a個の第1導電型の第2のセレクタと、第2導電型MOSトランジスタにより構成される第2導電型の第1のセレクタと、各第2のセレクタが第2導電型MOSトランジスタにより構成される2a個の第2導電型の第2のセレクタとを含む。第1導電型の第1及び第2のセレクタの各MOSトランジスタのチャネル幅方向は平行で、第1導電型の第2のセレクタの各第2のセレクタを構成するMOSトランジスタのうち第1導電型の第1のセレクタに接続されるMOSトランジスタがそのチャネル幅方向に隣接して配置される。
【選択図】 図16
Description
本発明は、電圧生成回路、データドライバ及び表示装置に関する。
従来より、携帯電話機などの電子機器に用いられる液晶パネル(電気光学装置)として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ(Thin Film Transistor:以下、TFTと略す)などのスイッチング素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。
単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易であるという利点がある反面、多色化や動画表示が難しいという不利点がある。一方、アクティブマトリクス方式は、多色化や動画表示に適しているという利点がある反面、低消費電力化が難しいという不利点がある。
そして、近年、携帯電話機などの携帯型電子機器では、高品質な画像の提供のために、多色化、動画表示への要望が強まっている。このため、これまで用いられてきた単純マトリクス方式の液晶パネルに代えて、アクティブマトリクス方式の液晶パネルが用いられるようになってきた。
さて、アクティブマトリクス方式の液晶パネルでは、該液晶パネルのデータ線を駆動するデータドライバの中に、出力バッファとして機能する演算増幅回路(オペアンプ)を設けることが望ましい。演算増幅回路は高い駆動能力を有し、データ線に安定して電圧供給することができる。
特開2001−188615号公報
ところで、表示画像の高品質化のため多階調化が進むと、階調レベル数を増加させる必要が生ずる。この場合、所定の電圧の範囲内に、階調値に対応した階調電圧を発生させる必要がある。
しかしながら、演算増幅回路は、階調値に対応した階調電圧に基づいてデータ線を駆動する。このため、発生した階調電圧を低下させることなく演算増幅回路に供給することで、表示品位の低下を防止できる。
例えばデータドライバでは、DAC(広義には電圧生成回路)が、複数の階調電圧の中から、階調値に対応した階調電圧を選択出力するようになっている。従って、DACが出力する階調電圧が通る経路が低インピーダンスであることが望ましい。
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、複数の生成電圧の中からディジタルデータに対応した生成電圧の電圧降下を抑えて出力できる電圧生成回路、データドライバ及び表示装置を提供することにある。
上記課題を解決するために本発明は、複数の生成電圧の中から、(a+b+c)(a、b、cは正の整数)ビットのディジタルデータに対応した生成電圧を出力するための電圧生成回路であって、第1導電型MOSトランジスタにより構成され、ディジタルデータの上位aビットのデータに基づいて、該ディジタルデータの下位(b+c)ビットのデータに対応して選択された生成電圧のうちのいずれかを出力する第1導電型の第1のセレクタと、各第2のセレクタが第1導電型MOSトランジスタにより構成され、各第2のセレクタが前記ディジタルデータの下位(b+c)ビットのデータに基づいて、前記複数の生成電圧のいずれかの生成電圧を前記第1導電型の第1のセレクタに対して出力する2a個の第1導電型の第2のセレクタと、第2導電型MOSトランジスタにより構成され、ディジタルデータの上位aビットのデータに基づいて、該ディジタルデータの下位(b+c)ビットのデータに対応して選択された生成電圧のうちのいずれかを出力する第2導電型の第1のセレクタと、各第2のセレクタが第2導電型MOSトランジスタにより構成され、各第2のセレクタが前記ディジタルデータの下位(b+c)ビットのデータに基づいて、前記複数の生成電圧のいずれかの生成電圧を前記第2導電型の第1のセレクタに対して出力する2a個の第2導電型の第2のセレクタとを含み、前記第1導電型の第1のセレクタの出力と前記第2導電型の第1のセレクタの出力とが接続されたノードから、(a+b+c)ビットの前記ディジタルデータに対応した生成電圧を出力する電圧生成回路に関係する。
本発明によれば、いわゆるROMによりデコーダを構成する場合に比べて、デコーダで選択された生成電圧が供給される経路が通るトランジスタ数を削減でき、選択された生成電圧の電圧降下を低減できる。
また本発明に係る電圧生成回路では、前記第1導電型の第1のセレクタが、各第1導電型MOSトランジスタのゲートにディジタルデータの前記aビットのデータに対応したゲート信号が印加され、該各第1導電型MOSトランジスタのドレイン同士が電気的に接続される複数の第1導電型MOSトランジスタを有し、前記第2導電型の第1のセレクタが、各第2導電型MOSトランジスタのゲートにディジタルデータの前記aビットのデータに対応したゲート信号が印加され、該各第2導電型MOSトランジスタのドレイン同士が電気的に接続される複数の第2導電型MOSトランジスタを有し、前記第1導電型の第2のセレクタが、各第1導電型MOSトランジスタのゲートにディジタルデータの前記bビットのデータに対応したゲート信号が印加され、該各第1導電型MOSトランジスタのドレイン同士が電気的に接続される複数の第1導電型MOSトランジスタを有し、前記第1導電型の第2のセレクタを構成する各第1導電型MOSトランジスタのドレイン同士が電気的に接続されるノードが、前記第1導電型の第1のセレクタを構成する第1導電型MOSトランジスタのソースのいずれかに電気的に接続され、前記第2導電型の第2のセレクタが、各第2導電型MOSトランジスタのゲートにディジタルデータの前記bビットのデータに対応したゲート信号が印加され、該各第2導電型MOSトランジスタのドレイン同士が電気的に接続される複数の第2導電型MOSトランジスタを有し、前記第2導電型の第2のセレクタを構成する各第2導電型MOSトランジスタのドレイン同士が電気的に接続されるノードが、前記第2導電型の第1のセレクタを構成する第2の導電型MOSトランジスタのソースのいずれかに電気的に接続され、前記第1導電型の第1のセレクタを構成する第1導電型MOSトランジスタのドレイン同士と、前記第2導電型の第1のセレクタを構成する第2導電型MOSトランジスタのドレイン同士とが電気的に接続されてもよい。
本発明においては、導電型ごとに、トランスミッションゲート(パスゲート)により構成されたセレクタを設けて、一方の導電型の第1のセレクタの出力を、他方の導電型の第2のセレクタの出力で補うようにしている。これにより、該生成電圧における各トランスミッションゲートの閾値電圧の降下分を補う上に、選択された生成電圧の供給経路が通るトランジスタ数を削減できる。
また本発明に係る電圧生成回路では、前記第1導電型の第1のセレクタを構成する各第1導電型MOSトランジスタのチャネル幅方向と交差する方向に、前記2a個の第1導電型の第2のセレクタを構成する各第1導電型MOSトランジスタが配置され、前記第1導電型の第1及び第2のセレクタを構成する各第1導電型のMOSトランジスタのチャネル幅方向は平行であり、前記pの第1のセレクタを構成する各第1導電型MOSトランジスタのオン抵抗は、前記第1導電型の第2のセレクタを構成する各第1導電型のMOSトランジスタのオン抵抗より小さくてもよい。
本発明においては、生成電圧の選択経路が、第1のセレクタを構成するMOSトランジスタを必ず通る。従って、第1のセレクタを構成するMOSトランジスタのオン抵抗を下げることで、有効に電圧降下を防止できるようになる。
また本発明に係る電圧生成回路では、前記第1導電型の第1のセレクタを構成する各第1導電型MOSトランジスタのチャネル幅は、前記第1導電型の第2のセレクタを構成する各第1導電型MOSトランジスタのチャネル幅より大きくてもよい。
本発明によれば、第1のセレクタの数が第2のセレクタの数より少ないため、レイアウト配置領域を無駄に大きくすることなく、第1のセレクタを構成するMOSトランジスタのチャネル幅を、第2のセレクタを構成するMOSトランジスタのチャネル幅より大きくできる。そのため、生成電圧の選択経路が必ず通る第1のセレクタを構成するMOSトランジスタのオン抵抗を下げることができ、有効に電圧降下を防止できるようになる。
また本発明に係る電圧生成回路では、前記ディジタルデータが、階調データであり、前記生成電圧が、階調電圧であってもよい。
また本発明は、複数の走査線及び複数のデータ線を含む電気光学装置の前記複数のデータ線をディジタルデータに基づいて駆動するデータドライバであって、上記記載の電圧生成回路と、前記電圧生成回路によって出力された階調電圧に基づいてデータ線を駆動する駆動回路とを含むデータドライバに関係する。
本発明によれば、階調電圧の電圧降下を防止できるようになるので、表示品位の低下を防止できる。
また本発明は、複数の走査線と、複数のデータ線と、各スイッチング素子が各走査線及び各データ線に接続される複数のスイッチング素子と、前記複数の走査線を走査する走査ドライバと、前記複数のデータ線を駆動する上記記載のデータドライバとを含む表示装置に関係する。
本発明によれば、階調電圧の電圧降下に起因する表示品位の低下を防止できる表示装置を提供できる。
また、本発明は、
複数の生成電圧の中から、(a+b+c)(a、b、cは正の整数)ビットのディジタルデータに対応した生成電圧を出力するための電圧生成回路であって、
第1導電型MOSトランジスタにより構成され、ディジタルデータの上位aビットのデータに基づいて、該ディジタルデータの下位(b+c)ビットのデータに対応して選択された生成電圧のうちのいずれかを出力する第1導電型の第1のセレクタと、
各第2のセレクタが第1導電型MOSトランジスタにより構成され、各第2のセレクタが前記ディジタルデータの下位(b+c)ビットのデータに基づいて、前記複数の生成電圧のいずれかの生成電圧を前記第1導電型の第1のセレクタに対して出力する2a個の第1導電型の第2のセレクタと、
第2導電型MOSトランジスタにより構成され、ディジタルデータの上位aビットのデータに基づいて、該ディジタルデータの下位(b+c)ビットのデータに対応して選択された生成電圧のうちのいずれかを出力する第2導電型の第1のセレクタと、
各第2のセレクタが第2導電型MOSトランジスタにより構成され、各第2のセレクタが前記ディジタルデータの下位(b+c)ビットのデータに基づいて、前記複数の生成電圧のいずれかの生成電圧を前記第2導電型の第1のセレクタに対して出力する2a個の第2導電型の第2のセレクタとを含み、
前記第1導電型の第1及び第2のセレクタを構成する各MOSトランジスタのチャネル幅方向は平行であり、且つ前記第1導電型の第2のセレクタの各第2のセレクタを構成するMOSトランジスタのうち前記第1導電型の第1のセレクタに接続されるMOSトランジスタがそのチャネル幅方向に隣接して配置され、
前記第1導電型の第1のセレクタを構成する各第1導電型MOSトランジスタのオン抵抗は、前記第1導電型の第2のセレクタを構成する各第1導電型のMOSトランジスタのオン抵抗より小さく、
前記第1導電型の第1のセレクタの出力と前記第2導電型の第1のセレクタの出力とが接続されたノードから、(a+b+c)ビットの前記ディジタルデータに対応した生成電圧を出力する電圧生成回路に関係する。
複数の生成電圧の中から、(a+b+c)(a、b、cは正の整数)ビットのディジタルデータに対応した生成電圧を出力するための電圧生成回路であって、
第1導電型MOSトランジスタにより構成され、ディジタルデータの上位aビットのデータに基づいて、該ディジタルデータの下位(b+c)ビットのデータに対応して選択された生成電圧のうちのいずれかを出力する第1導電型の第1のセレクタと、
各第2のセレクタが第1導電型MOSトランジスタにより構成され、各第2のセレクタが前記ディジタルデータの下位(b+c)ビットのデータに基づいて、前記複数の生成電圧のいずれかの生成電圧を前記第1導電型の第1のセレクタに対して出力する2a個の第1導電型の第2のセレクタと、
第2導電型MOSトランジスタにより構成され、ディジタルデータの上位aビットのデータに基づいて、該ディジタルデータの下位(b+c)ビットのデータに対応して選択された生成電圧のうちのいずれかを出力する第2導電型の第1のセレクタと、
各第2のセレクタが第2導電型MOSトランジスタにより構成され、各第2のセレクタが前記ディジタルデータの下位(b+c)ビットのデータに基づいて、前記複数の生成電圧のいずれかの生成電圧を前記第2導電型の第1のセレクタに対して出力する2a個の第2導電型の第2のセレクタとを含み、
前記第1導電型の第1及び第2のセレクタを構成する各MOSトランジスタのチャネル幅方向は平行であり、且つ前記第1導電型の第2のセレクタの各第2のセレクタを構成するMOSトランジスタのうち前記第1導電型の第1のセレクタに接続されるMOSトランジスタがそのチャネル幅方向に隣接して配置され、
前記第1導電型の第1のセレクタを構成する各第1導電型MOSトランジスタのオン抵抗は、前記第1導電型の第2のセレクタを構成する各第1導電型のMOSトランジスタのオン抵抗より小さく、
前記第1導電型の第1のセレクタの出力と前記第2導電型の第1のセレクタの出力とが接続されたノードから、(a+b+c)ビットの前記ディジタルデータに対応した生成電圧を出力する電圧生成回路に関係する。
また本発明に係る電圧生成回路では、
前記第1導電型の第1のセレクタが、
各第1導電型MOSトランジスタのゲートにディジタルデータの前記aビットのデータに対応したゲート信号が印加され、該各第1導電型MOSトランジスタのドレイン同士が電気的に接続される複数の第1導電型MOSトランジスタを有し、
前記第2導電型の第1のセレクタが、
各第2導電型MOSトランジスタのゲートにディジタルデータの前記aビットのデータに対応したゲート信号が印加され、該各第2導電型MOSトランジスタのドレイン同士が電気的に接続される複数の第2導電型MOSトランジスタを有し、
前記第1導電型の第2のセレクタが、
各第1導電型MOSトランジスタのゲートにディジタルデータの前記bビットのデータに対応したゲート信号が印加され、該各第1導電型MOSトランジスタのドレイン同士が電気的に接続される複数の第1導電型MOSトランジスタを有し、
前記第1導電型の第2のセレクタを構成する各第1導電型MOSトランジスタのドレイン同士が電気的に接続されるノードが、前記第1導電型の第1のセレクタを構成する第1導電型MOSトランジスタのソースのいずれかに電気的に接続され、
前記第2導電型の第2のセレクタが、
各第2導電型MOSトランジスタのゲートにディジタルデータの前記bビットのデータに対応したゲート信号が印加され、該各第2導電型MOSトランジスタのドレイン同士が電気的に接続される複数の第2導電型MOSトランジスタを有し、
前記第2導電型の第2のセレクタを構成する各第2導電型MOSトランジスタのドレイン同士が電気的に接続されるノードが、前記第2導電型の第1のセレクタを構成する第2の導電型MOSトランジスタのソースのいずれかに電気的に接続され、
前記第1導電型の第1のセレクタを構成する第1導電型MOSトランジスタのドレイン同士と、前記第2導電型の第1のセレクタを構成する第2導電型MOSトランジスタのドレイン同士とが電気的に接続されてもよい。
前記第1導電型の第1のセレクタが、
各第1導電型MOSトランジスタのゲートにディジタルデータの前記aビットのデータに対応したゲート信号が印加され、該各第1導電型MOSトランジスタのドレイン同士が電気的に接続される複数の第1導電型MOSトランジスタを有し、
前記第2導電型の第1のセレクタが、
各第2導電型MOSトランジスタのゲートにディジタルデータの前記aビットのデータに対応したゲート信号が印加され、該各第2導電型MOSトランジスタのドレイン同士が電気的に接続される複数の第2導電型MOSトランジスタを有し、
前記第1導電型の第2のセレクタが、
各第1導電型MOSトランジスタのゲートにディジタルデータの前記bビットのデータに対応したゲート信号が印加され、該各第1導電型MOSトランジスタのドレイン同士が電気的に接続される複数の第1導電型MOSトランジスタを有し、
前記第1導電型の第2のセレクタを構成する各第1導電型MOSトランジスタのドレイン同士が電気的に接続されるノードが、前記第1導電型の第1のセレクタを構成する第1導電型MOSトランジスタのソースのいずれかに電気的に接続され、
前記第2導電型の第2のセレクタが、
各第2導電型MOSトランジスタのゲートにディジタルデータの前記bビットのデータに対応したゲート信号が印加され、該各第2導電型MOSトランジスタのドレイン同士が電気的に接続される複数の第2導電型MOSトランジスタを有し、
前記第2導電型の第2のセレクタを構成する各第2導電型MOSトランジスタのドレイン同士が電気的に接続されるノードが、前記第2導電型の第1のセレクタを構成する第2の導電型MOSトランジスタのソースのいずれかに電気的に接続され、
前記第1導電型の第1のセレクタを構成する第1導電型MOSトランジスタのドレイン同士と、前記第2導電型の第1のセレクタを構成する第2導電型MOSトランジスタのドレイン同士とが電気的に接続されてもよい。
また本発明に係る電圧生成回路では、
前記第1導電型の第1のセレクタを構成する各第1導電型MOSトランジスタのチャネル幅は、前記第1導電型の第2のセレクタを構成する各第1導電型MOSトランジスタのチャネル幅より大きくてもよい。
前記第1導電型の第1のセレクタを構成する各第1導電型MOSトランジスタのチャネル幅は、前記第1導電型の第2のセレクタを構成する各第1導電型MOSトランジスタのチャネル幅より大きくてもよい。
また本発明に係る電圧生成回路では、
前記ディジタルデータが、階調データであり、
前記生成電圧が、階調電圧であってもよい。
前記ディジタルデータが、階調データであり、
前記生成電圧が、階調電圧であってもよい。
また本発明は、
複数の走査線及び複数のデータ線を含む電気光学装置の前記複数のデータ線をディジタルデータに基づいて駆動するデータドライバであって、
上記記載の電圧生成回路と、
前記電圧生成回路によって出力された階調電圧に基づいてデータ線を駆動する駆動回路とを含むデータドライバに関係する。
複数の走査線及び複数のデータ線を含む電気光学装置の前記複数のデータ線をディジタルデータに基づいて駆動するデータドライバであって、
上記記載の電圧生成回路と、
前記電圧生成回路によって出力された階調電圧に基づいてデータ線を駆動する駆動回路とを含むデータドライバに関係する。
また本発明は、
複数の走査線と、
複数のデータ線と、
各スイッチング素子が各走査線及び各データ線に接続される複数のスイッチング素子と、
前記複数の走査線を走査する走査ドライバと、
前記複数のデータ線を駆動する上記記載のデータドライバとを含む表示装置に関係する。
複数の走査線と、
複数のデータ線と、
各スイッチング素子が各走査線及び各データ線に接続される複数のスイッチング素子と、
前記複数の走査線を走査する走査ドライバと、
前記複数のデータ線を駆動する上記記載のデータドライバとを含む表示装置に関係する。
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
1. 表示装置
図1に、本実施形態の表示装置のブロック図の例を示す。
図1に、本実施形態の表示装置のブロック図の例を示す。
この表示装置510は、液晶装置である。表示装置510は、表示パネル512(狭義には液晶(Liquid Crystal Display:LCD)パネル)、データドライバ(データ線駆動回路)520、走査ドライバ(走査線駆動回路)530、コントローラ540、電源回路542を含む。なお、表示装置510にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
ここで表示パネル512(広義には電気光学装置)は、複数の走査線(狭義にはゲート線)と、複数のデータ線(狭義にはソース線)と、走査線及びデータ線により特定される画素電極を含む。この場合、データ線に薄膜トランジスタTFT(Thin Film Transistor、広義にはスイッチング素子)を接続し、このTFTに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。
より具体的には、表示パネル512はアクティブマトリクス基板(例えばガラス基板)に形成される。このアクティブマトリクス基板には、図1のY方向に複数配列されそれぞれX方向に伸びる走査線G1〜GM(Mは2以上の自然数)と、X方向に複数配列されそれぞれY方向に伸びるデータ線S1〜SN(Nは2以上の自然数)とが配置されている。また、走査線GK(1≦K≦M、Kは自然数)とデータ線SL(1≦L≦N、Lは自然数)との交差点に対応する位置に、薄膜トランジスタTFTKL(広義にはスイッチング素子)が設けられている。
TFTKLのゲート電極は走査線GKに接続され、TFTKLのソース電極はデータ線SLに接続され、TFTKLのドレイン電極は画素電極PEKLに接続されている。この画素電極PEKLと、画素電極PEKLと液晶素子(広義には電気光学物質)を挟んで対向する対向電極(コモン電極)VCOMとの間には、液晶容量CLKL(液晶素子)及び補助容量CSKLが形成されている。そして、TFTKL、画素電極PEKL等が形成されるアクティブマトリクス基板と、対向電極VCOMが形成される対向基板との間に液晶が封入され、画素電極PEKLと対向電極VCOMの間の印加電圧に応じて画素の透過率が変化するようになっている。
なお、対向電極VCOMに与えられるコモン電圧は、電源回路542により生成される。また、対向電極VCOMを対向基板上に一面に形成せずに、各走査線に対応するように帯状に形成してもよい。
データドライバ520は、階調データに基づいて表示パネル512のデータ線S1〜SNを駆動する。一方、走査ドライバ530は、表示パネル512の走査線G1〜GMを順次走査する。
コントローラ540は、図示しない中央処理装置(Central Processing Unit:以下、CPUと略す)等のホストにより設定された内容に従って、データドライバ520、走査ドライバ530及び電源回路542を制御する。
より具体的には、コントローラ540は、データドライバ520及び走査ドライバ530に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路542に対しては、対向電極VCOMのコモン電圧の極性反転タイミングの制御を行う。
電源回路542は、外部から供給される基準電圧に基づいて、表示パネル512の駆動に必要な各種の電圧や、対向電極VCOMのコモン電圧を生成する。
なお、図1では、表示装置510がコントローラ540を含む構成になっているが、コントローラ540を表示装置510の外部に設けてもよい。或いは、コントローラ540と共にホストを表示装置510に含めるようにしてもよい。また、データドライバ520、走査ドライバ530、コントローラ540、電源回路542の一部又は全部を表示パネル512上に形成してもよい。
1.1 データ線駆動回路
図2に、図1のデータドライバ520の構成例を示す。
図2に、図1のデータドライバ520の構成例を示す。
データドライバ520は、シフトレジスタ522、ラインラッチ524、526、基準電圧発生回路527、DAC528(ディジタル・アナログ変換回路。広義には電圧生成回路)、出力バッファ529を含む。
シフトレジスタ522は、各データ線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ522は、クロック信号CLKに同期してイネーブル入出力信号EIOを保持すると、順次クロック信号CLKに同期して隣接するフリップフロップにイネーブル入出力信号EIOをシフトする。
ラインラッチ524には、コントローラ540から例えば18ビット(6ビット(階調データ)×3(RGB各色))単位で階調データ(DIO)(広義には、ディジタルデータ)が入力される。ラインラッチ524は、この階調データ(DIO)を、シフトレジスタ22の各フリップフロップで順次シフトされたイネーブル入出力信号EIOに同期してラッチする。
ラインラッチ526は、コントローラ540から供給される水平同期信号LPに同期して、ラインラッチ524でラッチされた1水平走査単位の階調データをラッチする。
基準電圧発生回路527は、各基準電圧(狭義には階調電圧。広義には生成電圧)が各階調データに対応した複数の基準電圧(階調電圧、生成電圧)を生成する。基準電圧発生回路527は、ガンマ補正抵抗を含み、ガンマ補正抵抗の両端の電圧を抵抗分割により分割した分割電圧を階調電圧(生成電圧)として出力する。従って、抵抗分割の抵抗比を変更することで、階調データに対応した階調電圧を調整でき、いわゆるガンマ補正を実現できる。
DAC528は、各データ線に供給すべきアナログのデータ電圧を生成する。具体的にはDAC528は、基準電圧発生回路527で生成された複数の階調電圧(生成電圧)の中から、ラインラッチ526からのデジタルの階調データ(ディジタルデータ)に基づいて、いずれか1つの階調電圧(生成電圧)を選択し、デジタルの階調データ(ディジタルデータ)に対応するアナログのデータ電圧として出力する。
出力バッファ529は、DAC528からのデータ電圧をバッファリングしてデータ線に出力し、データ線を駆動する。具体的には、出力バッファ529は、データ線ごとに設けられたボルテージフォロワ接続の演算増幅回路(オペアンプ)を含み、これらの各演算増幅回路が、DAC528からのデータ電圧をインピーダンス変換して、各データ線に出力する。
1.2 走査ドライバ
図3に、図1の走査ドライバ530の構成例を示す。
図3に、図1の走査ドライバ530の構成例を示す。
走査ドライバ530は、シフトレジスタ532、レベルシフタ534、出力バッファ536を含む。
シフトレジスタ532は、各走査線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ532は、クロック信号CLKに同期してイネーブル入出力信号EIOをフリップフロップに保持すると、順次クロック信号CLKに同期して隣接するフリップフロップにイネーブル入出力信号EIOをシフトする。ここで入力されるイネーブル入出力信号EIOは、コントローラ540から供給される垂直同期信号である。
レベルシフタ534は、シフトレジスタ532からの電圧のレベルを、表示パネル512の液晶素子とTFTのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば20V〜50Vの高い電圧レベルが必要になる。
出力バッファ536は、レベルシフタ534によってシフトされた走査電圧をバッファリングして走査線に出力し、走査線を駆動する。
2. データドライバの詳細な説明
本実施形態では、出力バッファ529においてデータ線ごとに設けられた演算増幅回路(オペアンプ)の出力電圧のばらつきに伴う表示品位の低下を、簡素な構成で解消できる。
本実施形態では、出力バッファ529においてデータ線ごとに設けられた演算増幅回路(オペアンプ)の出力電圧のばらつきに伴う表示品位の低下を、簡素な構成で解消できる。
図4に、本実施形態におけるデータドライバの要部の構成例を示す。但し、図2に示すデータドライバ520と同一部分には同一符号を付し、適宜説明を省略する。
図4では、表示パネル512のデータ線S1〜SNのうちの2つのデータ線(第1及び第2のデータ線)の駆動部分を示している。また各データ線に対応した階調データが6ビットであるものとし、階調レベルが64(=26)であるものとする。
基準電圧発生回路527は、ガンマ補正抵抗を含む。ガンマ補正抵抗は、システム電源電圧VDD(第1の電源電圧)とシステム接地電源電圧VSS(第2の電源電圧)の間の電圧を抵抗分割した分割電圧Vi(0≦i≦63、iは整数)を階調電圧Viとして抵抗分割ノードRDNiに出力する。
階調電圧信号線GVLiには、階調電圧Viが供給される。より具体的には、抵抗分割ノードRDNiと階調電圧信号線GVLiとの間には、階調電圧供給スイッチDVSWiが設けられている。そして、階調電圧供給スイッチDVSWiが導通状態のとき、階調電圧信号線GVLiには、階調電圧Viが供給される。また階調電圧供給スイッチDVSWiが遮断状態のとき、階調電圧信号線GVLiと抵抗分割ノードRDNiとは電気的に切断される。
出力バッファ529には、第1のデータ線に対応して設けられた第1のオペアンプOP1と、第2のデータ線に対応して設けられた第2のオペアンプOP2とを含む。第1及び第2のオペアンプOP1、OP2は、同じ構成を有している。そして、各オペアンプに対応する階調データが同じデータである場合に、第1及び第2のオペアンプOP1、OP2の入力が、階調電圧信号線GVLiと電気的に接続される。
このような第1のオペアンプOP1の入力の接続は、第1のオペアンプOP1に対応して設けられた第1のデコーダ(電圧生成回路)DEC1によって行われる。第1のデコーダDEC1は、第1のオペアンプOP1に対応した第1の階調データに基づいて、複数の階調電圧信号線の中から1つの階調電圧信号線と第1のオペアンプOP1の入力とを電気的に接続する。
同様に、上述の第2のオペアンプOP2の入力の接続は、第2のオペアンプOP2に対応して設けられた第2のデコーダ(電圧生成回路)DEC2によって行われる。第2のデコーダDEC2は、第2のオペアンプOP2に対応した第2の階調データに基づいて、複数の階調電圧信号線の中から1つの階調電圧信号線と第2のオペアンプOP2の入力とを電気的に接続する。
第1及び第2のデコーダDEC1、DEC2は、同一の構成を有し、入力される階調データが同じデータであるとき、同じ階調電圧信号線を、第1及び第2のオペアンプOP1、OP2の入力に接続する。
また出力バッファ529では、第1のバイパススイッチBPSW1が、第1のオペアンプOP1をバイパスして該第1のオペアンプOP1の入力及び出力の間に設けられる。第2のバイパススイッチBPSW2が、第2のオペアンプOP2をバイパスして該第2のオペアンプOP2の入力及び出力の間に設けられる。
なお基準電圧発生回路527は、ガンマ補正抵抗スイッチを含むことができる。該ガンマ補正抵抗スイッチは、一端にシステム電源電圧VDD又はシステム接地電源電圧VSSが供給され、他端がガンマ補正抵抗の一端に接続される。ガンマ補正抵抗スイッチは、制御信号C1によって導通状態又は遮断状態に設定される。
階調電圧供給スイッチDVSW0〜DVSW63は、制御信号C2によって一斉に導通状態又は遮断状態に設定される。また、第1のバイパススイッチBPSW1は、制御信号C31によって導通状態又は遮断状態に設定される。第2のバイパススイッチBPSW2は、制御信号C32によって導通状態又は遮断状態に設定される。制御信号C31、C32は、同一の信号とすることができる。
図5に、第1のオペアンプOP1の構成例の回路図を示す。図5では、第1のオペアンプOP1の構成を示すが、第2のオペアンプOP2の構成も同様である。
第1のオペアンプOP1として、例えば図5に示すような構成のAB級(プッシュプル方式)の演算増幅回路が用いることができる。このAB級の演算増幅回路は、差動部610とレベルシフタ620と出力部630を含む。
差動部610は、差動信号(VP1、OUT)の差分値を増幅する。レベルシフタ620は、差動部610の出力ノードNQ1の電圧をレベルシフトして、ノードN1に出力する。レベルシフタ620は、p型トランジスタPT56に流れるドレイン電流(動作電流)を電流源として動作する。
出力部630は、ノードN1がそのゲート電極に接続されるp型駆動トランジスタPT55と、ノードNQ1がそのゲート電極に接続されるn型駆動トランジスタNT55と、位相補償用の容量素子CCとを含む。
この演算増幅回路では、出力部630のノードNQ2が、差動部610のp型トランジスタPT53のゲート電極に接続され、ボルテージフォロワ接続が形成された状態となる。ボルテージフォロワ接続された演算増幅回路は、入力インピーダンスを大きくし、かつ出力インピーダンスを小さくできるので、安定した電圧供給が可能となる。
第1のオペアンプOP1は、パワーセーブ信号PSにより、p型トランジスタPT51、PT56のドレイン電流(動作電流)が制限又は停止されるようになっている。このとき、第1のオペアンプOP1の出力は、ハイインピーダンス状態に設定される。
図6に、図4に示すデータドライバの動作例を説明するためのタイミング図を示す。
ここでは、第1及び第2の階調データが同じデータであるものとする。このとき水平同期信号LPで規定される水平走査期間(広義には駆動期間)において、第1及び第2のオペアンプOP1、OP2は、第1及び第2の階調データに対応した階調電圧に基づいて第1及び第2のデータ線を駆動する。
本実施形態では、水平走査期間内に第1の期間T1と第2の期間T2とが設定される(1H≧T1+T2)。第2の期間T2は、第1の期間T1後の期間であって、当該水平走査期間内の期間であればよい。また水平走査期間を単に2つの期間に分割して、前半期間を第1の期間T1、後半期間を第2の期間T2とすることも可能である。
第1の期間T1では、制御信号C1によりガンマ補正抵抗スイッチが導通状態に設定される。また制御信号C2により階調電圧供給スイッチDVSW0〜DVSW63が導通状態に設定される。更に制御信号C31、C32により、第1及び第2のバイパススイッチBPSW1、BPSW2が遮断状態にされる。更にまたパワーセーブ信号PSにより、第1及び第2のオペアンプOP1、OP2が動作状態に設定される。
この第1の期間T1では、第1及び第2のオペアンプOP1、OP2の入力には同じ階調電圧(Vi)が供給される。このため、第1及び第2のオペアンプOP1、OP2により、階調電圧Viに基づいて第1及び第2のデータ線が駆動される。この結果、第1及び第2のデータ線は、同じ電位となるはずである。ところが、第1及び第2のオペアンプOP1、OP2を構成するトランジスタの閾値電圧のばらつき等に起因して、第1及び第2のオペアンプOP1、OP2の出力電圧が異なり、例えば図6に示すように電位差ΔVを有する。
続く第2の期間T2では、制御信号C1によりガンマ補正抵抗スイッチが遮断状態に設定される。また制御信号C2により階調電圧供給スイッチDVSW0〜DVSW63が遮断状態に設定される。更に制御信号C31、C32により、第1及び第2のバイパススイッチBPSW1、BPSW2が導通状態にされる。更にまたパワーセーブ信号PSにより、第1及び第2のオペアンプOP1、OP2が停止状態に設定され、第1及び第2のオペアンプOP1、OP2の出力がハイインピーダンス状態に設定される。
この第2の期間T2では、第1及び第2のオペアンプOP1、OP2の入力に同じ階調電圧(Vi)が供給される。そのため、図7に示す経路P1により、階調電圧信号線GVLi、第1及び第2のバイパススイッチBPSW1、BPSW2を介して第1及び第2のデータ線が電気的に接続される。この結果、図6に示すように、第1及び第2のデータ線の電位が等しくなる。
こうすることで、第1及び第2のオペアンプOP1、OP2の出力電圧のばらつきがあった場合でも、簡素な構成で第1及び第2のデータ線の電位と等しくできる。各データ線に着目すれば、本来のデータ電圧ではないかもしれないが、表示品位の低下は画面全体で判断されるため、相対的なずれを解消できれば、表示品位の劣化を防止できる。
また、第2の期間において、第1及び第2のオペアンプOP1、OP2の動作電流を制限又は停止するようにしたので、駆動期間内で第1及び第2のオペアンプOP1、OP2が動作する期間を短くでき、消費電流も削減できる。
更に第2の期間T2では、ガンマ補正抵抗スイッチを遮断状態に設定するようにした。これにより、ガンマ補正抵抗が出力する階調電圧が無駄となる第2期間T2においてガンマ補正抵抗に流れる無駄な消費電流を削減できる。更に第2の期間T2において、階調電圧供給スイッチを一斉に遮断状態にしたので、当該期間において、複数の階調電圧信号線がガンマ補正抵抗を介して電気的に接続されることを防止でき、階調電圧Viが供給されて充電された電荷を、第1及び第2のデータ線で共有できるようになる。
なお本実施形態では、第1及び第2のオペアンプOP1、OP2の動作電流を制限又は停止することで、第1及び第2のオペアンプOP1、OP2の出力をハイインピーダンス状態に設定するようにしたが、これに限定されるものではない。各オペアンプの出力と各データ線との間にスイッチ素子を設けて、第2の期間T2において、例えば第1及び第2のオペアンプOP1、OP2の出力と、第1及び第2のデータ線とを電気的に切断することも可能である。
3. 本実施形態のデータ電圧生成回路
本実施形態では、図7に示す経路P1により第1及び第2のデータ線を電気的に接続するため、第1及び第2のデコーダDEC1、DEC2内の経路P1の低インピーダンス化が有効である。第1及び第2のデコーダDEC1、DEC2内の経路P1のインピーダンスが高いと、第1及び第2のデコーダDEC1、DEC2内で電圧降下が生じ、第2の期間T2における第1及び第2のデータ線の電位が、当該階調データに対応して供給されるべき本来のデータ電圧より大きくずれてしまうからである。
本実施形態では、図7に示す経路P1により第1及び第2のデータ線を電気的に接続するため、第1及び第2のデコーダDEC1、DEC2内の経路P1の低インピーダンス化が有効である。第1及び第2のデコーダDEC1、DEC2内の経路P1のインピーダンスが高いと、第1及び第2のデコーダDEC1、DEC2内で電圧降下が生じ、第2の期間T2における第1及び第2のデータ線の電位が、当該階調データに対応して供給されるべき本来のデータ電圧より大きくずれてしまうからである。
図8(A)、(B)に、従来の第1及び第2のデコーダDEC1、DEC2の構成例の説明図を示す。図8(A)では、第1及び第2のデコーダDEC1が、いわゆるROM(Read Only Memory)により構成される例を示している。この場合、階調電圧Viが供給される階調電圧信号線GVLiと、階調データのうちの1ビットのデータ線Daとの交差位置に、トランジスタQa−bが設けられる。
実際には、階調電圧信号線GVLiと、階調データのうちの1ビットのデータ線Da+1との交差位置にもトランジスタQ(a+1)−bが設けられる。そして、図8(B)に示すように、トランジスタQ(a+1)−bのチャネル領域にはイオン注入により、該チャネル領域が常に導通状態になるように形成される。従って、トランジスタQa−bは、いわゆるスイッチ素子として動作し、トランジスタQ(a+1)−bは常時オン状態のスイッチ素子となる。
これにより、いわゆるマスク交換のみでROMのデータを変更でき、レイアウト面積も削減できるという効果が得られる。
ここで、図8(A)、(B)に示すように第1及び第2のデコーダDEC1、DEC2の各デコーダを構成する場合を考える。第1及び第2の階調データが6ビットであるものとすると、各デコーダにおける階調電圧の選択経路が、(階調データの各ビットの正転分と反転分とを合わせて)計12個のトランジスタを通過することになる。そのため、本実施形態のように、経路P1では、計24個のトランジスタを通過することになり、各トランジスタのオン抵抗が無視できなくなる。
そこで以下に説明するように、第1及び第2のデコーダDEC1、DEC2を構成することで、第1及び第2のデータ線が電気的に接続される場合に形成される経路が通過するトランジスタ数の削減を図ることができる。
図9に、本実施形態における第1のデコーダDEC1の構成例を示す。図9では、第1のデコーダDEC1の構成を示すが、第2のデコーダDEC2の構成も同様である。
第1のデコーダ(広義には電圧生成回路)DEC1は、(a+b+c)(a、b、cは正の整数)ビットの階調データ(ディジタルデータ)の上位aビットのデータに基づいて、該階調データの下位(b+c)ビットのデータに対応して選択された複数の階調電圧(生成電圧)のいずれかの階調電圧が供給される階調電圧信号線(生成電圧信号線)と第1及び第2のオペアンプの入力とを電気的に接続する。以下では、aが2、bが2、cが2であるものとして説明する。
第1のデコーダDEC1は、p型セレクタSELpと、n型セレクタSELnとを含む。p型セレクタSELpは、p型MOS(Metal Oxide Semiconductor)トランジスタのみのトランスミッションゲートにより構成される。n型セレクタSELpは、n型MOSトランジスタのみのトランスミッションゲートにより構成される。
p型を第1導電型とするとn型を第2導電型ということができ、n型を第1導電型とするとp型を第2導電型ということができる。以下でも同様である。
そして、p型セレクタSELpとn型セレクタSELnとは、相補的な関係にあるということができる。即ち、n型MOSトランジスタのみのトランスミッションゲートで生じるn型MOSトランジスタの閾値電圧分の電圧降下を、p型MOSトランジスタのみのトランスミッションゲートの出力で補う。またp型MOSトランジスタのみのトランスミッションゲートで生じるp型MOSトランジスタの閾値電圧分の電圧降下を、n型MOSトランジスタのみのトランスミッションゲートの出力で補う。
このようなp型セレクタSELpは、p型の第1のセレクタSEL1−1pを含む。n型セレクタSELnは、n型の第1のセレクタSEL1−1nを含む。
p型の第1のセレクタSEL1−1pは、各p型MOSトランジスタのゲートに階調データのaビットのデータに対応したゲート信号が印加され、該各p型MOSトランジスタのドレイン同士が電気的に接続される複数のp型MOSトランジスタを有する。図9では、aが2の場合を示し、各p型MOSトランジスタのゲートに、ゲート信号XS9〜XS12が供給されている。
n型の第1のセレクタSEL1−1nは、各n型MOSトランジスタのゲートに階調データのaビットのデータに対応したゲート信号が印加され、該各n型MOSトランジスタのドレイン同士が電気的に接続される複数のn型MOSトランジスタを有する。図9では、各n型MOSトランジスタのゲートに、ゲート信号S9〜S12が供給されている。
そしてp型の第1のセレクタSEL1−1pを構成するp型MOSトランジスタのドレイン同士の接続ノードと、n型の第1のセレクタSEL1−1nを構成するn型MOSトランジスタのドレイン同士の接続ノードとが電気的に接続される。第1のデコーダDEC1では、各第1のセレクタSEL1−1p、SEL1−1nを構成する複数のMOSトランジスタの各MOSトランジスタのソースに、階調データの(b+c)ビットのデータに対応して選択される複数の階調電圧のいずれかの階調電圧が供給される。図9では、階調データの下位4ビットに対応して選択される複数の階調電圧V0〜V63のうちの4つの階調電圧が、各第1のセレクタSEL1−1p、SEL1−1nに入力される。
本実施形態では、各MOSトランジスタのゲート信号(図9ではS9〜S12、XS9〜XS12)がプリデコーダによって生成される。
以上のような構成により、第1のデコーダDEC1は、各第1のセレクタSEL1−1p、SEL1−1nにより選択された階調電圧の電気的な経路が通過するトランジスタ数を削減する。
以下、図9に示す第1のデコーダDEC1の詳細な構成例について説明する。
まず、プリデコーダについて説明する。
図10に、プリデコーダの構成例を示す。
このプリデコーダは、第1及び第2のデコーダDEC1、DEC2の各デコーダに設けられる。6ビットの階調データD5〜D0においては、上位ビット側がD5で、下位ビット側がD0である。階調データの1ビットをDx(0≦x≦5、xは整数)とするとXDxは、該Dxの反転データである。
このプリデコーダは、ゲート信号S1〜S12を生成する。ゲート信号S9〜S12は、階調データの上位2(a=2)ビットのデータに基づいて生成される。具体的には、ゲート信号S9〜S12は、階調データの上位2ビットのデータD5、D4と、その反転データXD5、XD4とに基づいて生成される。
階調データD5、D4に対して、階調データD3〜D0を階調データの下位4ビットのデータということができる。本実施形態では、該下位4ビットを、更に中位2ビットと該中位2ビットに対する下位2ビットとに分割している。
ゲート信号S5〜S8は、階調データの中位2(b=2)ビットのデータに基づいて生成される。具体的には、ゲート信号S5〜S8は、階調データの中位2ビットのデータD3、D2と、その反転データXD3、XD2とに基づいて生成される。
ゲート信号S1〜S4は、階調データの下位2(c=2)ビットのデータに基づいて生成される。具体的には、ゲート信号S1〜S4は、階調データの下位2ビットのデータD1、D0と、その反転データXD1、XD0とに基づいて生成される。
ゲート信号XS1〜XS12は、ゲート信号S1〜S12をそれぞれ反転させた信号であり、図10に示すプリデコーダで生成するようにしてもよい。
図11に、p型セレクタSELpの構成例を示す。
図11に示すように、p型の第1のセレクタSEL1−1pは、各p型MOSトランジスタのゲートに階調データの上位2(=a)ビットのデータに対応したゲート信号XS9〜XS12が印加され、該各p型MOSトランジスタのドレイン同士が電気的に接続される複数のp型MOSトランジスタを有する。各p型MOSトランジスタのドレイン同士の接続ノードの電圧が、階調電圧VPとして第1のオペアンプOP1の入力電圧となる。
p型セレクタSELpは、更に4(=22)個のp型の第2のセレクタSEL4−1p〜SEL4−4pを含む。各第2のセレクタの構成は同一で、p型の第1のセレクタSEL1−1pの構成と同一である。
p型の第2のセレクタSEL4−1p〜SEL4−4pのそれぞれは、各p型MOSトランジスタのゲートに階調データの中位2(=b)ビットのデータに対応したゲート信号XS5〜XS8が印加され、該各p型MOSトランジスタのドレイン同士が電気的に接続される複数のp型MOSトランジスタを有する。そして、各p型MOSトランジスタのドレイン同士が電気的に接続されるノードが、p型の第1のセレクタSEL1−1pを構成するp型MOSトランジスタのソースのいずれかに電気的に接続される。
p型セレクタSELpは、更に16(=22+2)個のp型の第3のセレクタSEL16−1p〜SEL16−16pを含む。各第3のセレクタの構成は同一で、p型の第1のセレクタSEL1−1pの構成と同一である。
p型の第3のセレクタSEL16−1p〜SEL16−16pのそれぞれは、各p型MOSトランジスタのゲートに階調データの下位2(=c)ビットのデータに対応したゲート信号XS1〜XS4が印加され、該各p型MOSトランジスタのドレイン同士が電気的に接続される複数のp型MOSトランジスタを有する。そして、各p型MOSトランジスタのドレイン同士が電気的に接続されるノードが、p型の第2のセレクタSEL4−1p〜SEL4−4pを構成するp型MOSトランジスタのソースのいずれかに電気的に接続される。
より具体的には、p型の第3のセレクタSEL16−1p〜SEL16−4pの該ノードが、p型の第2のセレクタSEL4−1pを構成するp型MOSトランジスタのソースのいずれかに電気的に接続される。p型の第3のセレクタSEL16−5p〜SEL16−8pの該ノードが、p型の第2のセレクタSEL4−2pを構成するp型MOSトランジスタのソースのいずれかに電気的に接続される。p型の第3のセレクタSEL16−9p〜SEL16−12pの該ノードが、p型の第2のセレクタSEL4−3pを構成するp型MOSトランジスタのソースのいずれかに電気的に接続される。p型の第3のセレクタSEL16−13p〜SEL16−16pの該ノードが、p型の第2のセレクタSEL4−4pを構成するp型MOSトランジスタのソースのいずれかに電気的に接続される。
またp型の第3のセレクタSEL16−1pを構成する各p型MOSトランジスタのソースに、階調電圧V0〜V3それぞれが供給される。p型の第3のセレクタSEL16−2pを構成する各p型MOSトランジスタのソースに、階調電圧V4〜V7それぞれが供給される。他のp型の第3のセレクタを構成する各p型MOSトランジスタのソースにも同様に、図11に示す階調電圧が供給される。
図12に、図11のp型セレクタSELpにおいて形成される経路P1の一例の一部分の説明図を示す。
上述のように各階調電圧は、基準電圧発生回路527の各抵抗分割ノードに発生する。そして、抵抗分割ノードから第1のオペアンプOP1の入力までの経路は、階調データに基づいて生成されたゲート信号により決定される。
例えば階調電圧V3が選択された場合、ゲート信号XS4、XS5、XS9を有するp型トランジスタを通過することとなり、該経路が通過するトランジスタ数は、p型セレクタSELpにおいて3つとなる。
図13に、n型セレクタSELnの構成例を示す。
図13に示すように、n型の第1のセレクタSEL1−1nは、各n型MOSトランジスタのゲートに階調データの上位2(=a)ビットのデータに対応したゲート信号S9〜S12が印加され、該各n型MOSトランジスタのドレイン同士が電気的に接続される複数のn型MOSトランジスタを有する。各n型MOSトランジスタのドレイン同士の接続ノードの電圧が、階調電圧VPとして第1のオペアンプOP1の入力電圧となる。
n型セレクタSELnは、更に4(=22)個のn型の第2のセレクタSEL4−1n〜SEL4−4nを含む。各第2のセレクタの構成は同一で、n型の第1のセレクタSEL1−1nの構成と同一である。
n型の第2のセレクタSEL4−1n〜SEL4−4nのそれぞれは、各n型MOSトランジスタのゲートに階調データの2(=b)ビットのデータに対応したゲート信号S5〜S8が印加され、該各n型MOSトランジスタのドレイン同士が電気的に接続される複数のn型MOSトランジスタを有する。そして、各n型MOSトランジスタのドレイン同士が電気的に接続されるノードが、n型の第1のセレクタSEL1−1nを構成するn型MOSトランジスタのソースのいずれかに電気的に接続される。
n型セレクタSELnは、更に16(=22+2)個のn型の第3のセレクタSEL16−1n〜SEL16−16nを含む。各第3のセレクタの構成は同一で、n型の第1のセレクタSEL1−1nの構成と同一である。
n型の第3のセレクタSEL16−1n〜SEL16−16nのそれぞれは、各n型MOSトランジスタのゲートに階調データの下位2(=c)ビットのデータに対応したゲート信号S1〜S4が印加され、該各n型MOSトランジスタのドレイン同士が電気的に接続される複数のn型MOSトランジスタを有する。そして、各n型MOSトランジスタのドレイン同士が電気的に接続されるノードが、n型の第2のセレクタSEL4−1n〜SEL4−4nを構成するn型MOSトランジスタのソースのいずれかに電気的に接続される。
より具体的には、n型の第3のセレクタSEL16−1n〜SEL16−4nの該ノードが、n型の第2のセレクタSEL4−1nを構成するn型MOSトランジスタのソースのいずれかに電気的に接続される。n型の第3のセレクタSEL16−5n〜SEL16−8nの該ノードが、n型の第2のセレクタSEL4−2nを構成するn型MOSトランジスタのソースのいずれかに電気的に接続される。n型の第3のセレクタSEL16−9n〜SEL16−12nの該ノードが、n型の第2のセレクタSEL4−3nを構成するn型MOSトランジスタのソースのいずれかに電気的に接続される。n型の第3のセレクタSEL16−13n〜SEL16−16nの該ノードが、n型の第2のセレクタSEL4−4nを構成するn型MOSトランジスタのソースのいずれかに電気的に接続される。
またn型の第3のセレクタSEL16−1nを構成する各n型MOSトランジスタのソースに、階調電圧V0〜V3それぞれが供給される。n型の第3のセレクタSEL16−2nを構成する各n型MOSトランジスタのソースに、階調電圧V4〜V7それぞれが供給される。他のn型の第3のセレクタを構成する各n型MOSトランジスタのソースにも同様に、図13に示す階調電圧が供給される。
図14に、図13のn型セレクタSELnにおいて形成される経路P1の一例の一部分の説明図を示す。
図12で説明したように、例えば階調電圧V3が選択された場合、ゲート信号S4、S5、S9を有するn型トランジスタを通過することとなり、該経路が通過するトランジスタ数は、n型セレクタSELnにおいて3つとなる。
図15に、第1のデコーダDEC1における経路P1の説明図を示す。図15では、図12及び図14に示したように、階調電圧V3が選択された場合の経路を示している。
本実施形態では、図10に示すプリデコーダにより生成されるゲート信号S1〜S12がn型セレクタSELnのn型MOSトランジスタに印加され、ゲート信号S1〜S12をそれぞれ反転させたゲート信号XS1〜XS12がp型セレクタSELpのp型MOSトランジスタに印加される。そのため、n型セレクタSELnにおいて階調電圧V3が選択された場合、p型セレクタSELpにおいても階調電圧V3が選択される。従って、図15のような経路が形成されることになる。
以上のような第1のデコーダDEC1の構成を、電圧生成回路として各データ線に対応して設けることで、図7に示す経路P1が6つのトランジスタを通過するだけで済む。従って、図8(A)、(B)で説明した場合に比べて、トランジスタのオン抵抗により支配されるインピーダンスを4分の1に低減できるようになり、第1及び第2のデコーダDEC1、DEC2内での電圧降下を防止できる。
また第1及び第2のデコーダDEC1、DEC2の各デコーダの回路構成を上述のようにすることで、以下のようなレイアウト配置を実現でき、種々の効果を得ることができる。
図16に、n型セレクタSELnのレイアウト配置の模式的な平面図を示す。
なお図16では、ソース領域S、ドレイン領域D及びゲート電極と、各MOSトランジスタを電気的に接続する配線層のみを図示し、その他の図示を省略している。例えば、第3のセレクタを構成するMOSトランジスタのゲート電極にゲート信号S1が供給され、そのソース領域に階調電圧V0が印加されているトランジスタのドレイン電極が、配線層を介して、ゲート電極にゲート信号S5が供給される第2のセレクタのMOSトランジスタのソース領域に接続されている。
n型セレクタSELnでは、第1のセレクタの数が、第2のセレクタの数より少ない。チャネル幅方向を図16に示す方向とすると、チャネル長方向を、チャネル幅方向と交差する方向ということができる。そして、該チャネル幅方向と交差する方向に、22(=2a)個のn型の第2のセレクタSEL4−1n〜SEL4−4nを構成する各n型MOSトランジスタが配置される。このとき、n型の第1及び第2のセレクタSEL1−1n、SEL4−1n〜SEL4−4nを構成する各MOSトランジスタのチャネル幅方向が平行になるようにする。
こうすることで、n型の第1のセレクタSEL1−1nを構成する各MOSトランジスタのオン抵抗は、n型の第2のセレクタSEL4−1n〜SEL4−4nを構成する各MOSトランジスタのオン抵抗より小さくできる。これは、上述のように第1のセレクタの数が第2のセレクタの数より少ないため、レイアウト配置領域を無駄に大きくすることなく、第1のセレクタを構成するMOSトランジスタのチャネル幅を、第2のセレクタを構成するMOSトランジスタのチャネル幅より大きくできるからである。
図13及び図14に示すように、階調電圧の選択経路が、第1のセレクタを構成するMOSトランジスタを必ず通る。そのため、第1のセレクタを構成するMOSトランジスタのオン抵抗を下げることで、有効に電圧降下を防止できるようになる。
なお図16では、第1及び第2のセレクタについて説明したが、第2及び第3のセレクタについても同様にレイアウト領域を確保し、同様の効果を得ることができる。即ち、第2のセレクタを構成するMOSトランジスタのオン抵抗を下げることで、第3のセレクタを構成するMOSトランジスタのオン抵抗を下げる場合に比べて有効に電圧降下を防止できるようになる。
また、図16では、n型セレクタSELnのレイアウト配置の模式図を示したが、p型セレクタSELpのレイアウト配置も同様に実現できる。
図17(A)、(B)に、n型セレクタSELn及びp型セレクタSELpのレイアウト配置の一例を示す。
図17(A)では、p型セレクタSELpと、n型セレクタSELnとが、チャネル長方向に隣接するように配置される。例えば、第1のオペアンプOP1が、図17(A)に示すチャネル幅方向にある場合、各オペアンプの出力が接続される出力電極間の距離に余裕があるときに採用できる。
図17(B)では、p型セレクタSELpと、n型セレクタSELnとが、チャネル幅方向に隣接するように配置される。例えば、第1のオペアンプOP1が、図17(B)に示すチャネル幅方向にある場合、各オペアンプの出力が接続される出力電極間の距離に余裕がないときに有効となる。
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。
以上述べた実施の形態では、階調データが6ビットであるものとして説明したが、これに限定されるものではない。階調データが2〜5ビット、或いは7ビット以上であっても同様である。
また本実施形態では、上述した電圧生成回路を、データドライバのDACに適用する場合について説明したが、これに限定されるものではない。上述した電圧生成回路は、複数の生成電圧の中から、ディジタルデータに対応した生成電圧を選択するものに適用できる。
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の1の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
D5〜D0、XD5〜XD0 階調データ(ディジタルデータ)、
S1〜S12、XS1〜XS12 ゲート信号、
SELn n型(第2導電型)セレクタ、SELp p型(第1導電型)セレクタ、
SEL1−1n n型の第1のセレクタ、SEL1−1p p型の第1のセレクタ、
SEL4−1n〜SEL4−4n n型(第2導電型)の第2のセレクタ、
SEL4−1p〜SEL4−4p p型(第1導電型)の第2のセレクタ、
SEL16−1n〜SEL16−16n n型(第2導電型)の第3のセレクタ、
SEL16−1p〜SEL16−16p p型(第1導電型)の第3のセレクタ、
V0〜V63 階調電圧(生成電圧)
S1〜S12、XS1〜XS12 ゲート信号、
SELn n型(第2導電型)セレクタ、SELp p型(第1導電型)セレクタ、
SEL1−1n n型の第1のセレクタ、SEL1−1p p型の第1のセレクタ、
SEL4−1n〜SEL4−4n n型(第2導電型)の第2のセレクタ、
SEL4−1p〜SEL4−4p p型(第1導電型)の第2のセレクタ、
SEL16−1n〜SEL16−16n n型(第2導電型)の第3のセレクタ、
SEL16−1p〜SEL16−16p p型(第1導電型)の第3のセレクタ、
V0〜V63 階調電圧(生成電圧)
Claims (6)
- 複数の生成電圧の中から、(a+b+c)(a、b、cは正の整数)ビットのディジタルデータに対応した生成電圧を出力するための電圧生成回路であって、
第1導電型MOSトランジスタにより構成され、ディジタルデータの上位aビットのデータに基づいて、該ディジタルデータの下位(b+c)ビットのデータに対応して選択された生成電圧のうちのいずれかを出力する第1導電型の第1のセレクタと、
各第2のセレクタが第1導電型MOSトランジスタにより構成され、各第2のセレクタが前記ディジタルデータの下位(b+c)ビットのデータに基づいて、前記複数の生成電圧のいずれかの生成電圧を前記第1導電型の第1のセレクタに対して出力する2a個の第1導電型の第2のセレクタと、
第2導電型MOSトランジスタにより構成され、ディジタルデータの上位aビットのデータに基づいて、該ディジタルデータの下位(b+c)ビットのデータに対応して選択された生成電圧のうちのいずれかを出力する第2導電型の第1のセレクタと、
各第2のセレクタが第2導電型MOSトランジスタにより構成され、各第2のセレクタが前記ディジタルデータの下位(b+c)ビットのデータに基づいて、前記複数の生成電圧のいずれかの生成電圧を前記第2導電型の第1のセレクタに対して出力する2a個の第2導電型の第2のセレクタとを含み、
前記第1導電型の第1及び第2のセレクタを構成する各MOSトランジスタのチャネル幅方向は平行であり、且つ前記第1導電型の第2のセレクタの各第2のセレクタを構成するMOSトランジスタのうち前記第1導電型の第1のセレクタに接続されるMOSトランジスタがそのチャネル幅方向に隣接して配置され、
前記第1導電型の第1のセレクタを構成する各第1導電型MOSトランジスタのオン抵抗は、前記第1導電型の第2のセレクタを構成する各第1導電型のMOSトランジスタのオン抵抗より小さく、
前記第1導電型の第1のセレクタの出力と前記第2導電型の第1のセレクタの出力とが接続されたノードから、(a+b+c)ビットの前記ディジタルデータに対応した生成電圧を出力することを特徴とする電圧生成回路。 - 請求項1において、
前記第1導電型の第1のセレクタが、
各第1導電型MOSトランジスタのゲートにディジタルデータの前記aビットのデータに対応したゲート信号が印加され、該各第1導電型MOSトランジスタのドレイン同士が電気的に接続される複数の第1導電型MOSトランジスタを有し、
前記第2導電型の第1のセレクタが、
各第2導電型MOSトランジスタのゲートにディジタルデータの前記aビットのデータに対応したゲート信号が印加され、該各第2導電型MOSトランジスタのドレイン同士が電気的に接続される複数の第2導電型MOSトランジスタを有し、
前記第1導電型の第2のセレクタが、
各第1導電型MOSトランジスタのゲートにディジタルデータの前記bビットのデータに対応したゲート信号が印加され、該各第1導電型MOSトランジスタのドレイン同士が電気的に接続される複数の第1導電型MOSトランジスタを有し、
前記第1導電型の第2のセレクタを構成する各第1導電型MOSトランジスタのドレイン同士が電気的に接続されるノードが、前記第1導電型の第1のセレクタを構成する第1導電型MOSトランジスタのソースのいずれかに電気的に接続され、
前記第2導電型の第2のセレクタが、
各第2導電型MOSトランジスタのゲートにディジタルデータの前記bビットのデータに対応したゲート信号が印加され、該各第2導電型MOSトランジスタのドレイン同士が電気的に接続される複数の第2導電型MOSトランジスタを有し、
前記第2導電型の第2のセレクタを構成する各第2導電型MOSトランジスタのドレイン同士が電気的に接続されるノードが、前記第2導電型の第1のセレクタを構成する第2の導電型MOSトランジスタのソースのいずれかに電気的に接続され、
前記第1導電型の第1のセレクタを構成する第1導電型MOSトランジスタのドレイン同士と、前記第2導電型の第1のセレクタを構成する第2導電型MOSトランジスタのドレイン同士とが電気的に接続されることを特徴とする電圧生成回路。 - 請求項1又は2において、
前記第1導電型の第1のセレクタを構成する各第1導電型MOSトランジスタのチャネル幅は、前記第1導電型の第2のセレクタを構成する各第1導電型MOSトランジスタのチャネル幅より大きいことを特徴とする電圧生成回路。 - 請求項1乃至3のいずれかにおいて、
前記ディジタルデータが、階調データであり、
前記生成電圧が、階調電圧であることを特徴とする電圧生成回路。 - 複数の走査線及び複数のデータ線を含む電気光学装置の前記複数のデータ線をディジタルデータに基づいて駆動するデータドライバであって、
請求項4記載の電圧生成回路と、
前記電圧生成回路によって出力された階調電圧に基づいてデータ線を駆動する駆動回路とを含むことを特徴とするデータドライバ。 - 複数の走査線と、
複数のデータ線と、
各スイッチング素子が各走査線及び各データ線に接続される複数のスイッチング素子と、
前記複数の走査線を走査する走査ドライバと、
前記複数のデータ線を駆動する請求項5記載のデータドライバとを含むことを特徴とする表示装置。
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