JP4939096B2 - 増幅器及びこれを用いた駆動回路 - Google Patents

Description

本発明は、液晶ディスプレイなどの容量性負荷を駆動するための増幅器及びこれを用いた駆動回路に関する。

近年、高度な映像・情報化社会の進展やマルチメディアシステムの普及に伴い、液晶ディスプレイなどのフラットパネルディスプレイの重要性はますます増大している。液晶ディスプレイは、低消費電力・薄型・軽量などの利点を有することから、携帯端末機器などのディスプレイとして幅広く応用されている。

液晶ディスプレイは、画像表示を行う液晶パネルと、この液晶パネルを駆動するための駆動回路とを備えている。アクティブマトリックスタイプの液晶パネルは、素子基板と、対向基板と、これら両基板の間に挟持された液晶とを備えている。素子基板上には、水平方向に走査線、垂直方向にデータ線がそれぞれ形成されている。また、走査線及びデータ線の間には、マトリクス状に複数の画素電極が形成されている。走査線とデータ線の交差点付近にはＴＦＴ（Thin Film Transistor）などのアクティブ素子が設けられている。ＴＦＴのゲート電極が走査線に、ソース電極がデータ線に、ドレイン電極が画素電極にそれぞれ接続されている。

一方、対向基板上には、画素電極に対向するコモン電極が形成されている。容量性負荷である液晶容量の一方は、画素電極に接続される。また、液晶容量の他方は、対向基板上に形成され画素電極に対向するコモン電極に接続される。従って、液晶容量はＴＦＴのドレイン電極に等価的に接続される。

走査線には走査線駆動回路が、データ線にはデータ線駆動回路がそれぞれ接続される。走査線駆動回路によって走査線を上から下に向かって順次走査することにより、ＴＦＴを介して、データ線駆動回路から画素電極に電圧を印加する。また、コモン電極には、コモン電極駆動回路により適切な電圧が与えられる。従って、液晶には、画素電極とコモン電極との電位差に相当する電圧が印加される。液晶ディスプレイは、液晶に印加する電圧を変化させることにより、液晶の配列を変化させ、透過率を変化させることによって階調表示を行う。

公知の液晶ディスプレイにおいて、データ線からＴＦＴを介して画素電極に印加される電圧（以下、画素電圧とする）の極性は、所定の期間ごとに反転する。液晶に印加される電圧の極性を反転させて交流駆動を行うことにより、直流駆動に起因して発生する液晶の特性劣化を抑制している。交流駆動方式としては、例えば、画素ごとに画素電圧の極性を反転させるドット反転駆動方式などが知られている。

一般的に、液晶ディスプレイに用いられる駆動回路に用いられる出力回路としては、ボルテージフォロア接続された演算増幅器が用いられている。演算増幅器は、駆動する負荷条件の変動により周波数特性が変化する。駆動回路に用いられる演算増幅器において、周波数特性が悪化すると、演算増幅器が発振し、液晶パネルの表示に不具合が発生する。

そこで、演算増幅器の周波数特性を向上させる方法の一つとして、ミラー容量による位相補償（以下、ミラー補償とする）が知られている（例えば、特許文献１参照）。図９に、特許文献１に記載の従来の駆動回路１０の構成を示す。図９に示すように、従来の駆動回路１００は、Ｎ受け差動増幅器１０１、Ｐ受け差動増幅器１０２及びＡＢ級増幅回路１０３を備えている。特許文献１に記載の液晶ディスプレイの駆動回路は、Ｒａｉｌ−ｔｏ−Ｒａｉｌ入出力可能なミラー補償を行うＡＢ級増幅器１０３を用いている。

ＡＢ級増幅回路１３は、出力端子−電源端子間に接続されたＰチャネル出力ＭＯＳトランジスタ１０４と出力端子−接地端子間に接続されたＮチャネル出力ＭＯＳトランジスタ１０５を有している。ＰチャネルＭＯＳトランジスタ１０４のゲートは、Ｎ受け差動増幅器１０１の出力線に接続されている。また、ＮチャネルＭＯＳトランジスタ１０５のゲートは、Ｐ受け差動増幅器１０５の出力線に接続されている。ＡＢ級出力回路１０３では、一対のＰチャネル出力ＭＯＳトランジスタ１０４、Ｎチャネル出力ＭＯＳトランジスタ１０５のゲートと出力端子Ｖｏｕｔとの間に位相補償用の一対のミラー容量１０６、１０７が接続されている。

この一対のミラー容量１０６、１０７により、差動ＡＢ級増幅回路１の周波数特性を向上させている。位相補償容量となるミラー容量は大きければ大きいほど、周波数特性は向上する。

このようなＲａｉｌ−ｔｏ−Ｒａｉｌ入出力可能なミラー補償の演算増幅器を備える駆動回路を用いて、上述したドット反転駆動方式のような極性が入れ替わる交流駆動を行った場合、極性が切り替わる際に以下のような動作となるため貫通電流が大きくなり、これに伴いスルーレートが低下するという問題点がある。

（１）正極性出力から負極性出力へ切り替わる場合
極性反転信号が正極性から負極性へと切り替わると、ＰチャネルＭＯＳトランジスタ１０４及びＮチャネルＭＯＳトランジスタ１０５のゲート電圧は上昇する。これにより、ＰチャネルＭＯＳトランジスタのオン抵抗は上昇し、また、ＮチャネルＭＯＳトランジスタ１０５のオン抵抗は低下し、Ｖｏｕｔが立ち下がる。このＶｏｕｔの極性が正極性から負極性へと切り替わる瞬間、Ｖｏｕｔの急な電圧下降に伴って、ミラー容量１０６へ電荷が移動する。このため、ＰチャネルＭＯＳトランジスタ１０４のゲート電圧は引き下げられ、そのオン抵抗の上昇が遅くなってしまう。このため、正極性出力から負極性出力への極性切替時においては、ＰチャネルＭＯＳトランジスタ１０４とＮチャネルＭＯＳトランジスタ１０５のオン抵抗が同時に小さくなる期間が生じ、大きな貫通電流が流れる。

（２）負極性出力から正極性出力へ切り替わる場合
極性反転信号が負極性から正極性へと切り替わると、ＰチャネルＭＯＳトランジスタ１０４及びＮチャネルＭＯＳトランジスタ１０５のゲート電圧は下降する。これにより、ＰチャネルＭＯＳトランジスタ１０４のオン抵抗が低下し、また、ＮチャネルＭＯＳトランジスタ１０５のオン抵抗が上昇し、Ｖｏｕｔが立ち上がる。この極性が負極性から正極性へと切り替わる瞬間、Ｖｏｕｔの急な電圧上昇に伴って、ミラー容量１０６へ電荷が移動する。このため、ＮチャネルＭＯＳトランジスタ１０５のゲート電圧は引き上げられ、そのオン抵抗の上昇が遅くなってしまう。このため、負極性出力から正極性出力への極性切替時においても、ＰチャネルＭＯＳトランジスタ１０４とＮチャネルＭＯＳトランジスタ１０５のオン抵抗が同時に小さくなる期間が生じ、大きな貫通電流が流れる。
特開２００５−１２４１２０号公報

このように、液晶パネルを交流駆動する場合、駆動回路に用いられる演算増幅器は、出力する電圧の極性を反転させながら、容量性負荷である液晶を駆動する。この場合、出力電圧の極性が反転するときに、出力電圧が大振幅となる。出力電圧の極性が切り替わる際、所望の出力電圧へと変化させるために、一方のトランジスタのオン抵抗を下げ、もう一方のトランジスタのオン抵抗を上げる。従来のようにミラー補償を行う場合、演算増幅器の出力がミラー容量により出力トランジスタのゲートに影響を及ぼす。このため、本来オン抵抗を大きくし出力を制限すべきトランジスタのオン抵抗の上昇が、ミラー容量により遅れてしまう。従って、両方のトランジスタのオン抵抗が同時に小さくなる期間が生じ、貫通電流が大きくなり、スルーレートが低下してしまう。また、貫通電流の増大により、チップが発熱したり、ＥＭＩ（Electro-Magnetic Interference）が発生するという問題がある。

本発明に係る増幅器の一態様は、第１の電源電位及び第２の電源電位との間に直列に接続された第１及び第２の出力トランジスタと、前記第１及び第２のトランジスタの間のノードに接続された出力端子と、前記第１のトランジスタの制御端子と前記出力端子との間に設けられた第１の容量素子と、前記第２のトランジスタの制御端子と前記出力端子との間に設けられた第２の容量素子と、前記第１の容量素子の一端を前記第１の電源電位あるいは前記第１のトランジスタの制御端子に接続する第１のスイッチング回路と、前記第２の容量素子の一端を前記第２の電源電位あるいは前記第２のトランジスタの制御端子に接続する第２のスイッチング回路とを有するものである。このような構成を有することによって、出力電圧が大きく変化する際に、スイッチング回路により位相補償容量と出力トランジスタのゲートを切り離すことができる。これにより、位相補償容量と切り離した出力トランジスタのオン抵抗の低下を抑制し、貫通電流を低減することができる。このため、演算増幅器のスルーレートの低下を効果的に抑制することが可能となる。

本発明に係る駆動回路の一態様は、それぞれがボルテージフォロア接続され、複数のアナログ信号をデータ線に出力する複数の演算増幅器を備える駆動回路であって、前記演算増幅器は、一対の差動増幅器と、電流ミラー回路を負荷とする増幅回路とを有し、前記増幅回路は、第１の電源電位及び第２の電源電位との間に直列に接続された第１及び第２の出力トランジスタと、前記第１の及び第２のトランジスタの間のノードに接続された出力端子と、前記第１のトランジスタの制御端子と前記出力端子との間に設けられた第１の容量素子と、前記第２のトランジスタの制御端子と前記出力端子との間に設けられた第２の容量素子と、前記第１の容量素子の一端を前記第１の電源電位あるいは前記第１のトランジスタの制御端子に接続する第１のスイッチング回路と、前記第２の容量素子の一端を前記第２の電源電位あるいは前記第２のトランジスタの制御端子に接続する第２のスイッチング回路とを有するものである。このような構成を有することによって、出力電圧が大きく変化する際に、スイッチング回路により位相補償容量と出力トランジスタのゲートを切り離すことができる。これにより、位相補償容量と切り離した出力トランジスタのオン抵抗の低下を抑制し、貫通電流を低減することができる。このため、駆動回路のスルーレートの低下を効果的に抑制することが可能となる。

本発明によれば、極性反転時にトランジスタのオン抵抗の低下を抑制して、貫通電流を低減し、スルーレートの低下を抑制することができる増幅器及びこれを用いた駆動回路を提供することができる。

実施の形態１．
図１を参照して、本発明の実施の形態１に係る演算増幅器について説明する。図１に示すように、本実施の形態に係る演算増幅器は、Ｎ受け差動増幅器１、Ｐ受け差動増幅器２、ＡＢ級出力回路３を備える。

Ｎ受け差動増幅器１は、反転入力端子（−）及び正転入力端子（＋）を有している。具体的な構成としては、例えば図９の従来例のような、一対のＮチャネル差動ＭＯＳトランジスタや、これら一対のＮチャネル差動ＭＯＳトランジスタに接続された電流ミラー型の一対のＰチャネル負荷ＭＯＳトランジスタ、Ｎチャネル差動バイアス電圧をゲートに入力し一対のＮチャネル差動ＭＯＳトランジスタのソースに定電流を供給するＮチャネル定電流源ＭＯＳトランジスタなどを備えた一般的な構成のものを用いることができる。Ｎ受け差動増幅器１の出力端子は、ＡＢ級出力回路３のＰチャネル出力ＭＯＳトランジスタ１４のゲートに接続されている。Ｎ受け差動増幅器１は、入力された信号をＡＢ級出力回路３のＰチャネル出力ＭＯＳトランジスタ１４のゲートへ出力する。

Ｐ受け差動増幅器２は、反転入力端子（−）及び正転入力端子（＋）を有している。具体的な構成としては、例えば図９の従来例のような、一対のＰチャネル差動ＭＯＳトランジスタや、これら一対のＰチャネル差動ＭＯＳトランジスタに接続された電流ミラー型の一対のＮチャネル負荷ＭＯＳトランジスタ、Ｐチャネル差動バイアス電圧をゲートに入力し一対のＰチャネル差動ＭＯＳトランジスタのソースに定電流を供給するＰチャネル定電流源ＭＯＳトランジスタなどを備えた一般的な構成のものを用いることができる。Ｐ受け差動増幅器２の出力端子は、ＡＢ級出力回路３のＮチャネル出力ＭＯＳトランジスタ１５のゲートに接続されている。Ｐ受け差動増幅器２は、入力された信号をＡＢ級出力回路３のＮチャネル出力ＭＯＳトランジスタ１５のゲートへ出力する。

ＡＢ級出力回路３は、Ｐチャネル定電流ＭＯＳトランジスタ１０、Ｎチャネル定電流ＭＯＳトランジスタ１３、ＰチャネルシフトＭＯＳトランジスタ１１、ＮチャネルシフトＭＯＳトランジスタ１２、Ｐチャネル出力ＭＯＳトランジスタ１４、Ｎチャネル出力ＭＯＳトランジスタ１５（以降、適宜ＭＯＳトランジスタ１０〜１５と省略する）、第１のスイッチング回路４、第２のスイッチング回路５、第１のミラー容量（第１の容量素子）３１、第２のミラー容量（第２の容量素子）３２を有している。また、第１のスイッチング回路４は、第１の制御スイッチ２０、第２の制御スイッチ２１を備え、第２のスイッチング回路５は、第３の制御スイッチ２２、第４の制御スイッチ２３を備えている。なお、制御スイッチ２０〜２３、ミラー容量３１、３２の構成であれば、ＭＯＳトランジスタ１０〜１５などの他の構成は図１に示す構成に限定されない。

また、本実施例におけるＡＢ級出力回路３では、従来と同じく、一対のＰ及びＮチャネル出力ＭＯＳトランジスタ４、５のゲートと出力端子Ｖｏｕｔとの間に位相補償用の一対のミラー容量３１、３２が接続されている。このため、差動ＡＢ級増幅回路３が良好な周波数特性を有している。

ＡＢ級出力回路３において、Ｎ受け差動増幅器１及びＰ受け差動増幅器２側には、ＭＯＳトランジスタ１０、１１、１２、１３が設けられる。ＭＯＳトランジスタ１０は、Ｎ受け差動増幅器１の出力線６−電源端子（第１の電源電位）ＶＤＤ間に接続されている。ＭＯＳトランジスタ１０のゲートには、Ｐチャネル定電流バイアス電圧ＢＰ２が入力される。ＭＯＳトランジスタ１３は、Ｐ受け差動増幅器２の出力線７−接地端子（第２の電源電位）ＧＮＤ間に接続されている。ＭＯＳトランジスタ１３のゲートには、Ｎチャネル定電流バイアス電圧ＢＮ２が入力される。

ＭＯＳトランジスタ１１及び１２は、レベルシフタとして機能する。ＭＯＳトランジスタ１１及び１２は、一対のＮ受け差動増幅器１及びＰ受け差動増幅器２のそれぞれの出力線６、７間に並列接続されている。ＭＯＳトランジスタ１１のゲートには、Ｐチャネル定電流バイアス電圧ＢＰ３が入力される。また、ＭＯＳトランジスタ１２のゲートにはＮチャネルバイアス電圧ＢＮ３が入力される。

また、ＡＢ級出力回路３において、ＭＯＳトランジスタ１０〜１３の出力側には、第１のスイッチング回路４、第２のスイッチング回路５及び第１のミラー容量３１、第２のミラー容量３２が設けられている。第１のミラー容量３１は、Ｎ受け差動増幅器１の出力線６及び電源端子ＶＤＤと出力端子Ｖｏｕｔとの間に設けられている。すなわち、第１のミラー容量３１の一端はＮ受け差動増幅器１の出力線６又は電源端子ＶＤＤに接続され、他端は出力端子Ｖｏｕｔに接続される。また、第２のミラー容量３２は、Ｐ受け差動増幅器２の出力線７及び接地端子ＧＮＤと出力端子Ｖｏｕｔとの間に設けられている。すなわち、第２のミラー容量３２の一端はＰ受け差動増幅器２の出力線７又は接地端子ＧＮＤに接続され、他端は出力端子Ｖｏｕｔに接続される。

第１のスイッチング回路４は、第１のミラー容量３１の一端をＮ受け差動増幅器１の出力線６又は電源端子ＶＤＤに切替接続する。第１のスイッチング回路４は、第１の制御スイッチ２０、第２の制御スイッチ２１を備えている。第１の制御スイッチ２０の一端はＮ受け差動増幅器１の出力線６に接続されており、他端は第１のミラー容量３１の一端に接続されている。第２の制御スイッチ２１の一端は電源端子ＶＤＤに接続されており、他端は第１のミラー容量３１の一端に接続されている。これらの制御スイッチ２０、２１の切替動作により、第１のスイッチング回路４は、第１のミラー容量３１の一端をＮ受け差動増幅器１の出力線６又は電源端子ＶＤＤに接続する。

また、第２のスイッチング回路５は、第２のミラー容量３２の一端をＰ受け差動増幅器２の出力線７又は接地端子ＧＮＤに切替接続する。第２のスイッチング回路５は、第３の制御スイッチ２２、第４の制御スイッチ２３を備えている。第３の制御スイッチ２２の一端はＰ受け差動増幅器２の出力線７に接続されており、他端は第２のミラー容量３２の一端に接続されている。第４の制御スイッチ２３の一端は接地端子ＧＮＤに接続されており、他端は第２のミラー容量３２の一端に接続されている。これらの制御スイッチの切替動作により、第２のスイッチング回路５は、第２のミラー容量３２の一端をＰ受け差動増幅器２の出力線７又は接地端子ＧＮＤに接続する。これらの制御スイッチの動作については、後に詳述する。

ＡＢ級出力回路３において、第１のスイッチング回路４及び第２のスイッチング回路５の出力側には、ＭＯＳトランジスタ１４及びＭＯＳトランジスタ１５が設けられている。ＭＯＳトランジスタ１４とＭＯＳトランジスタ１５のそれぞれの主電流路の一端は共通接続されている。そして、ＭＯＳトランジスタ１４とＭＯＳトランジスタ１５の共通接続点は、出力端子Ｖｏｕｔに接続されている。ＭＯＳトランジスタ１４のゲートは、Ｎ受け差動増幅器１の出力線６に接続されている。ＭＯＳトランジスタ１４の主電流路の一端は出力端子Ｖｏｕｔに接続され、他端は電源端子ＶＤＤに接続されている。従って、ＭＯＳトランジスタ１４は、出力端子Ｖｏｕｔ−電源端子ＶＤＤ間に接続される。また、ＭＯＳトランジスタ１５のゲートは、Ｐ受け差動増幅器２の出力線７に接続されている。ＭＯＳトランジスタ１５の主電流路の一端は出力端子Ｖｏｕｔに接続され、他端は接地端子ＧＮＤに接続されている。従って、ＭＯＳトランジスタ１５は、出力端子Ｖｏｕｔ−接地端子ＧＮＤ間に接続される。すなわち、ＭＯＳトランジスタ１４及びＭＯＳトランジスタ１５は、電源端子ＶＤＤと接地端子ＧＮＤとの間に直列に接続されている。また、出力端子Ｖｏｕｔは、ＭＯＳトランジスタ１４及びＭＯＳトランジスタ１５の間のノードに接続されている。

従って、ＭＯＳトランジスタ１４のゲートと出力端子Ｖｏｕｔとの間には第１のミラー容量３１が設けられている。また、ＭＯＳトランジスタ１５のゲートと出力端子との間には第２のミラー容量３２が設けられている。第１のスイッチング回路４は、第１のミラー容量３１の一端を電源端子ＶＤＤあるいはＭＯＳトランジスタ１４のゲートに接続する。また、第２のスイッチング回路５は、第２のミラー容量３２の一端を接地端子ＧＮＤあるいはＭＯＳトランジスタ１５のゲートに接続する。

ここで、図２を参照して、図１において説明した演算増幅器をボルテージフォロア接続した駆動回路について説明する。図２は、本実施の形態に係る駆動回路の構成を示す図である。図２において、図１と同一の構成要素には同一の符号を付し説明を省略する。図２に示すように、出力端子Ｖｏｕｔからの出力は、Ｎ受け差動増幅器１及びＰ受け差動増幅器２の反転入力端子（−）に入力される。本実施の形態に係る駆動回路は、液晶パネルのデータ線の駆動用として好適に用いられるものである。以下、この駆動回路をデータ線駆動回路８とする。なお、ここでは、１つの演算増幅器しか図示していないが、液晶パネルのデータ線の本数に合わせて、複数の演算増幅器が並列に設けられている。又、図２においては図示していないが、データ線駆動回路８は、制御スイッチ２０〜２３を制御する制御回路を有している。制御回路については、後に詳述する。

Ｎ受け差動増幅器１の正転入力端子（＋）には、Ｖｉｎ（＋）端子から階調電圧が入力される。また、Ｐ受け差動増幅器２の正転入力端子（＋）には、上述したＶｉｎ（＋）端子から階調電圧が入力される。Ｖｉｎ（＋）端子に正極性の階調電圧が入力された場合、Ｎ受け差動増幅器１は、ＭＯＳトランジスタ１４のゲート電圧を下げる。一方、Ｐ受け差動増幅器２は、ＭＯＳトランジスタ１５のゲート電圧を下げる。これにより、ＭＯＳトランジスタ１４のオン抵抗は低下し、ＭＯＳトランジスタ１５のオン抵抗は上昇する。そして、出力端子Ｖｏｕｔから正極性の階調電圧が出力される。

一方、Ｖｉｎ（＋）端子に負極性の階調電圧が入力された場合、Ｎ受け差動増幅器１は、ＭＯＳトランジスタ１４のゲート電圧を上げる。一方、Ｐ受け差動増幅器２は、ＭＯＳトランジスタ１５のゲート電圧を上げる。これにより、ＭＯＳトランジスタ１４のオン抵抗は上昇し、ＭＯＳトランジスタ１５のオン抵抗は低下する。そして、出力端子Ｖｏｕｔから負極性の階調電圧が出力される。

ここで、図３を参照して、本実施の形態にかかる駆動回路を用いた液晶ディスプレイの構成について説明する。図３に示すように、本実施の形態に係るデータ線駆動回路８を外部から液晶パネル９に接続する構成とすることができる。また、データ線駆動回路８を、液晶パネル９を構成する基板上に形成し、全てのデータ線ＳＬに接続可能に設けるようにしてもよい。

液晶パネル９は、複数の画素から構成される表示領域を有し、画像の表示を行う。液晶パネル９は、ＴＦＴ（Thin Film Transistor）アレイ基板（不図示）と対向配置される対向基板（不図示）との間に液晶を挟持した構成を有している。ＴＦＴアレイ基板には、水平方向に走査線ＧＬ、垂直方向にデータ線ＳＬがそれぞれ形成されており、走査線ＧＬとデータ線ＳＬの交差点付近にはＴＦＴがそれぞれ設けられている。また、走査線ＧＬとデータ線ＳＬとの間には、マトリクス状に配置された複数の画素電極が形成されている。ＴＦＴのゲート電極が走査線ＧＬに、ソース電極がデータ線ＳＬに、ドレイン電極が画素電極に、それぞれ接続される。従って、画素電極とコモン電極間に挟持される液晶の容量の一方はＴＦＴのドレイン電極（画素電極）、他方はコモン電極に接続されることとなる。

一方、対向基板上にはコモン電極及びＲ（赤）、Ｇ（緑）Ｂ（青）のカラーフィルタが形成されている。コモン電極は、実際には画素電極と対向するように対向基板の略全面に形成される透明電極である。各走査線ＧＬには走査信号が供給され、各走査信号によって選択された１つの走査線ＧＬに接続されているすべてのＴＦＴが同時にオンとなる。そして、各データ線ＳＬに階調電圧が供給され、画素電極に階調電圧に応じた電荷が蓄積される。

階調電圧が書き込まれた画素電極とコモン電極との電位差に応じて、画素電極とコモン電極間の液晶の配列が変化する。これによって、バックライト（不図示）から入射される光の透過量を制御する。液晶パネル９の各画素は、透過する光量に応じた色の濃淡とＲＧＢいずれかの色表示によりさまざまな色合いの表示を行う。なお、モノクロ表示の場合は、カラーフィルタを設けなくてもよい。

本実施形態では、２ラインドット反転駆動方式を用いた例を示す。すなわち、データ線ＳＬごとに画素電極に供給される表示信号の極性は交互に反転すると共に、２走査線ＧＬごとに反転している。そして、各表示信号の極性は、１フレームごとに切り替えられる。ここで、極性が「正（＋）」の状態とは、データ線から供給される表示信号の電位が基準電位としてのコモン電極電位を越える状態のことであり、「負（−）」の状態とはコモン電極電位を下回る状態とする。

本実施の形態のデータ線駆動回路８は、外部から供給された表示信号に基づいて、上述の階調電圧を出力する。データ線駆動回路８は、広く知られているように、シフトレジスタ回路、ラッチ回路、階調電圧生成回路などを有しているが、図２及び３においては省略している。上述のような反転駆動を行う場合、データ線駆動回路８に入力される表示信号として正極用信号と負極用信号とをそれぞれ入力するようにする。あるいは、正極用と負極用の表示信号を共通の信号とし、ラッチ回路において切り替えるようにしてもよい。

図３に示すように、本実施の形態にかかるデータ線駆動回路８は、制御スイッチ２０〜２３を制御する制御回路６０を有している。制御回路６０は、入力される極性反転信号ＰＯＬに応じて、制御スイッチ２０〜２３のオン／オフを制御する。ここで、図４を参照して、制御回路６０の構成の一例について説明する。図４に示すように、制御回路６０は、第１のフリップフロップ回路６１、第２のフリップフロップ回路６２、第１のアンド回路６３、第２のアンド回路６４、オア回路６５、第３のアンド回路６６、第４のアンド回路６７などを有している。ここでは、フリップフロップ回路として、Ｄタイプのものを用いた例について説明する。

第１のフリップフロップ回路６１の入力端子Ｄには極性反転信号ＰＯＬ（ａ）が、入力端子Ｋにはストローブ信号ＳＴＢが入力される。第１のフリップフロップ回路６１からの出力（ｂ）は、第２のフリップフロップ回路６２の入力端子Ｄと第１のアンド回路６３の一方の入力端子に入力される。また、第２のフリップフロップ回路６２の入力端子Ｋには、ストローブ信号ＳＴＢが入力される。

また、第１のフリップフロップ回路６１からの出力（ｂ）は、第２のアンド回路６４の一方の入力端子に反転して入力される。第２のフリップフロップ回路６２からの出力（ｃ）は、第１のアンド回路６３の他方の入力端子に反転して入力される。また、第２のフリップフロップ回路６２からの出力（ｃ）は、第２のアンド回路６４の他方の入力端子に入力される。第１のアンド回路６３と第２のアンド回路６４からの出力は、オア回路６５の入力端子にそれぞれ入力される。

オア回路６５からの出力（ｄ）は、第３のアンド回路６６及び第４のアンド回路６７のそれぞれの一方の入力端子に入力される。また、第３のアンド回路６６の他方の入力端子には、極性反転信号ＰＯＬ（ｅ）が入力される。第４のアンド回路６７の他方の入力端子には、インバータにより反転された極性反転信号ＰＯＬ（ｆ）が入力される。

第３のアンド回路６６からの出力（ｇ）は、第４の制御スイッチ２３に入力され、第３の制御スイッチ２２にインバータを介して反転入力される。また、第４のアンド回路６７からの出力（ｈ）は、第２の制御スイッチ２１に入力され、第１の制御スイッチ２０にインバータを介して反転入力される。

図４中破線Ａの論理回路は、極性反転信号ＰＯＬが反転したときに、ハイレベル（１）の信号（ｄ）を出力する。また、図４中破線Ｂの論理回路は、出力（ｇ）と（ｈ）の２系統の出力を有している。極性反転信号ＰＯＬが一方の論理の時には、１系統の出力を固定し、他方の系統を論理回路Ａの出力（ｄ）に応じて変化させる。極性反転信号ＰＯＬがハイレベルの時には、出力（ｈ）を１つ前の期間のまま固定する。そして、出力（ｇ）を論理回路Ａの出力（ｄ）に応じてハイレベル（１）とローレベル（０）とを切替える。一方、極性反転信号ＰＯＬがローレベルの時には、出力（ｇ）を１つ前の期間の出力のまま固定する。そして、出力（ｈ）を論理回路Ａの出力（ｄ）に応じてハイレベル（１）とローレベル（０）とを切替える。なお、制御回路６０としては、ここで説明した例に限られない。

ここで、図５及び図６を参照して、本実施の形態に係るデータ線駆動回路８の動作について説明する。図５は、本実施の形態に係るデータ線駆動回路８の動作を説明するタイミングチャートである。また、図６は、図４に示す制御回路６０のａ〜ｈ各点の信号の真理値表である。図５に示すように、（１）「負極性出力から正極性出力へと切り替わる場合」、（２）「正極性出力から正極性出力のままの場合」、（３）「正極性出力から負極性出力へと切り替わる場合」、（４）「負極性出力から負極性出力のままの場合」のぞれぞれの場合について、駆動回路８の動作を説明する。ここでは、２ラインドット反転方式の駆動を採用した場合について説明する。従って、奇数列目の演算増幅器と偶数列目の演算増幅器から出力される階調電圧は、その極性が異なることとなる。また、演算増幅器は、２走査線ごとに極性の異なる階調電圧を出力する。図５においては、奇数列目の演算増幅器からの出力Ｖｏｕｔについて示す。

（１）「負極性出力から正極性出力へと切り替わる場合」
図５（１）期間に示すように、極性反転信号ＰＯＬが立ち上がりハイレベルとなると、奇数列の演算増幅器のＮ受け差動増幅器１及びＰ受け差動増幅器２の正転入力端子（＋）には、正極性の階調電圧が入力される。一方、偶数列の演算増幅器のＮ受け差動増幅器１及びＰ受け差動増幅器２の正転入力端子（＋）には、負極性の階調電圧が入力される。

極性反転信号ＰＯＬの立ち上がりと同時にストローブ信号ＳＴＢが立ち上がりハイレベルとなると、Ｐチャネル出力ＭＯＳトランジスタ１４のゲート電圧は下降し、そのオン抵抗が低下する。また、Ｎチャネル出力ＭＯＳトランジスタ１５のゲート電圧もまた下降し、そのオン抵抗は上昇する。これにより、演算増幅器からのＶｏｕｔからの出力電圧は上昇する。すなわち、演算増幅器への入力が負極性から正極性へと切り替わると、Ｖｏｕｔの電圧が負極性から正極性へと変化する。

このとき、図６に示すように、制御回路６０は動作して、制御スイッチ２０〜２３のオン／オフを切替える。図６（１）に示すように、図４中破線Ａの論理回路は、極性反転信号ＰＯＬがローレベルからハイレベルに切り替わったときに、ハイレベル（１）の信号（ｄ）を出力する。このとき、極性反転信号ＰＯＬはハイレベル（１）であるため、第１の制御スイッチ２０及び第２の制御スイッチ２１を制御する出力（ｈ）は、１つ前の期間のときの出力のまま、ローレベル（０）に固定される。従って、第１の制御スイッチ２０がオンとなり、第２の制御スイッチ２１がオフとなる。このため、Ｎ受け差動増幅器１の出力線は、第１のミラー容量３１の一端に接続される。また、電源端子ＶＤＤと第１のミラー容量３１の一端とは切り離される。

一方、第３の制御スイッチ２２及び第４の制御スイッチ２３を制御する出力（ｇ）は、論理回路Ａの出力（ｄ）に応じてローレベル（０）からハイレベル（１）に切替わる。従って、第３の制御スイッチ２２はオフとなり、第４の制御スイッチ２３がオンとなる。このため、接地端子ＧＮＤが第２のミラー容量３２の一端と接続される。また、Ｐ受け差動増幅器２の出力線と第２のミラー容量３２とは切り離される。

このように、第３の制御スイッチ２２がオフとなっているため、Ｎチャネル出力ＭＯＳトランジスタ１５のゲートは、出力から切り離されている。これにより、Ｖｏｕｔが負極性から正極性へと急な電圧上昇をした場合であっても、Ｎチャネル出力ＭＯＳトランジスタ１５は影響を受けない。つまり、Ｖｏｕｔが負極性から正極性へと切り替わったときに、出力線７から第２のミラー容量３２への電荷の移動は生じない。このため、ＮチャネルＭＯＳトランジスタ１５のゲート電圧が引き上げられ、オン抵抗の上昇にかかる時間を短くすることができる。従って、従来の問題点であった、極性が負極性から正極性へと切り替わる瞬間、Ｖｏｕｔの急な電圧上昇に伴って、Ｐチャネル出力ＭＯＳトランジスタ１４とＮチャネル出力ＭＯＳトランジスタ１５のオン抵抗が同時に小さくなり、大きな貫通電流が流れるといった問題を回避することができる。

また、この第２のミラー容量３２をＭＯＳトランジスタ１５のゲート側から切り離す際、第２のミラー容量３２のＭＯＳトランジスタ１５のゲート側に接続されていたノードをオープンとせず、接地端子ＧＮＤに接続している。これにより、次に第２のミラー容量３２をＭＯＳトランジスタ１５のゲートに接続したときに、ゲート電圧が不安定になり動作不良を起こすことを防ぐことができる。

（２）「正極性出力から正極性出力のままの場合」
図５（２）期間に示すように、極性反転信号ＰＯＬがハイレベル状態のまま変化しない場合、奇数列の演算増幅器のＮ受け差動増幅器１及びＰ受け差動増幅器２の正転入力端子（＋）には、正極性の階調電圧が入力されたままである。また、偶数列の演算増幅器のＮ受け差動増幅器１及びＰ受け差動増幅器２の正転入力端子（＋）には、負極性の階調電圧が入力されたままである。

このとき、（１）期間と同様に、Ｐチャネル出力ＭＯＳトランジスタ１４のゲート電圧は下降しており、そのオン抵抗は低くなっている。また、ＮチャネルＭＯＳトランジスタ１５のゲート電圧もまた下降しており、そのオン抵抗は高くなっている。これにより、演算増幅器は出力端子Ｖｏｕｔから正極性の階調電圧を出力する。すなわち、演算増幅器への入力が正極性から変化しない場合、Ｖｏｕｔの電圧が正極性のままである。

このとき、図６（２）に示すように、図４中破線Ａの論理回路は、極性反転信号ＰＯＬがハイレベルのまま変化しないため、ローレベル（０）の信号（ｄ）を出力する。このとき、極性反転信号ＰＯＬはハイレベル（１）であるため、第１の制御スイッチ２０及び第２の制御スイッチ２１を制御する出力（ｈ）は、１つ前の（１）期間のときの出力のままローレベル（０）に固定される。従って、第１の制御スイッチ２０及び第２の制御スイッチ２１は、（１）期間と同様な状態となる。すなわち、第１の制御スイッチ２０がオンとなり、第２の制御スイッチ２１がオフとなる。つまり、Ｎ受け差動増幅器１の出力線は、第１のミラー容量３１の一端に接続される。また、電源端子ＶＤＤと第１のミラー容量３１の一端とは切り離される。

一方、第３の制御スイッチ２２及び第４の制御スイッチ２３を制御する出力（ｇ）は、論理回路Ａの出力（ｄ）に応じてハイレベル（１）からローレベル（０）に切替わる。従って、第３の制御スイッチ２２及び第４の制御スイッチ２３は、それぞれ（１）期間とは逆の状態となる。すなわち、ストローブ信号ＳＴＢの立ち上がりと同時に、第３の制御スイッチ２２はオンとなり、第４の制御スイッチ２３がオフとなる。つまり、Ｐ受け差動増幅器２の出力線が第２のミラー容量３２の一端と接続される。また、接地端子ＧＮＤと第２のミラー容量３２とは切り離される。

このように、演算増幅器への入力が変わらない場合、Ｖｏｕｔの出力電圧の急な変化はない。このため、Ｐチャネル出力ＭＯＳトランジスタ１４及びＮチャネル出力ＭＯＳトランジスタ１５のゲート電圧に影響はない。従って、Ｎ受け差動増幅器１の出力線と第１のミラー容量３１とを接続し、また、Ｐチャネル差動増幅器２の出力線と第２のミラー容量３２とを接続して、従来と同様に位相補償を行うことができる。

（３）「正極性出力から負極性出力へと切り替わる場合」
図５（３）期間に示すように、極性反転信号ＰＯＬが立ち下がりローレベルとなると、奇数列の演算増幅器のＮ受け差動増幅器１及びＰ受け差動増幅器２の正転入力端子（＋）には、負極性の階調電圧が入力される。一方、偶数列の演算増幅器のＮ受け差動増幅器１及びＰ受け差動増幅器２の正転入力端子（＋）には、正極性の階調電圧が入力される。

極性反転信号ＰＯＬの立ち下がりと同時にストローブ信号ＳＴＢが立ち上がりハイレベルとなると、Ｎチャネル出力ＭＯＳトランジスタ１５のゲート電圧は上昇し、そのオン抵抗が低下する。また、Ｐチャネル出力ＭＯＳトランジスタ１４のゲート電圧もまた上昇し、そのオン抵抗が上昇する。これにより、演算増幅器からのＶｏｕｔからの出力電圧は下降する。すなわち、演算増幅器への入力が正極性から負極性へと切り替わると、Ｖｏｕｔの電圧が正極性から負極性へと変化する。

このとき、図６（３）に示すように、図４中破線Ａの論理回路は、極性反転信号ＰＯＬがハイレベルからローレベルに切り替わったときに、ハイレベル（１）の信号（ｄ）を出力する。このとき、極性反転信号ＰＯＬはローレベル（０）であるため、第３の制御スイッチ２２及び第４の制御スイッチ２２を制御する出力（ｇ）は、１つ前の（２）期間のときの出力のまま、ローレベル（０）に固定される。従って、第３の制御スイッチ２２及び第４の制御スイッチ２３は、（２）期間と同様な状態となる。すなわち、ストローブ信号ＳＴＢの立ち上がりと同時に、第３の制御スイッチ２２はオンとなり、第４の制御スイッチ２３がオフとなる。つまり、Ｐ受け差動増幅器２の出力線が第２のミラー容量３２の一端と接続される。また、接地端子ＧＮＤと第２のミラー容量３２とは切り離される。

一方、第１の制御スイッチ２０及び第２の制御スイッチ２２を制御する出力（ｈ）は、論理回路Ａの出力（ｄ）に応じてハイレベル（１）からローレベル（０）に切替わる。従って、第１の制御スイッチ２０及び第２の制御スイッチ２１は、それぞれ（２）期間とは逆の状態となる。すなわち、ストローブ信号ＳＴＢの立ち上がりと同時に、第１の制御スイッチ２０がオフとなり、第２の制御スイッチ２１がオンとなる。つまり、電源端子ＶＤＤは、第１のミラー容量３１の一端に接続される。また、Ｎ受け差動増幅器１の出力線と第１のミラー容量３１の一端とは切り離される。

このように、第１の制御スイッチ２０がオフとなっているため、Ｐチャネル出力ＭＯＳトランジスタ１４のゲートは、出力から切り離されている。これにより、Ｖｏｕｔが正極性から負極性へと急な電圧下降をした場合であっても、Ｐチャネル出力ＭＯＳトランジスタ１４は影響を受けない。つまり、Ｖｏｕｔが正極性から負極性へと切り替わったときに、第１のミラー容量３１への電荷の移動は生じない。このため、ＰチャネルＭＯＳトランジスタ１４のゲート電圧が引き下げられ、そのオン抵抗の上昇に係る時間を短くすることができる。従って、従来の問題点であった、極性が正極性から負極性へと切り替わる瞬間、Ｖｏｕｔの急な電圧下降に伴って、Ｐチャネル出力ＭＯＳトランジスタ１４とＮチャネル出力ＭＯＳトランジスタ１５のオン抵抗が同時に小さくなり、大きな貫通電流が流れるといった問題を回避することができる。

また、この第１のミラー容量３１をＭＯＳトランジスタ１４のゲート側から切り離す際、第１のミラー容量３１のゲート側に接続されていたノードをオープンとせず、電源端子ＶＤＤに接続している。これにより、次に第１のミラー容量３１をＭＯＳトランジスタ１４のゲートに接続したときに、ゲート電位が不安定になり動作不良を起こすことを防ぐことができる。

（４）「負極性出力から負極性出力のままの場合」
図５（４）期間に示すように、極性反転信号ＰＯＬがローレベル状態のまま変化しない場合、奇数列の演算増幅器のＮ受け差動増幅器１及びＰ受け差動増幅器２の正転入力端子（＋）には、負極性の階調電圧が入力されたままである。また、偶数列の演算増幅器のＮ受け差動増幅器１及びＰ受け差動増幅器２の正転入力端子（＋）には、正極性の階調電圧が入力されたままである。

このとき、ストローブ信号ＳＴＢが立ち上がりハイレベルとなると、（３）期間と同様に、Ｎチャネル出力ＭＯＳトランジスタ１５のゲート電圧は上昇しており、ＭＯＳトランジスタ１５のオン抵抗は低くなっている。また、Ｐチャネル出力ＭＯＳトランジスタ１４のゲート電圧もまた上昇ており、そのオン抵抗は高くなっている。これにより、演算増幅器は出力端子Ｖｏｕｔから負極性の階調電圧を出力する。すなわち、演算増幅器への入力が負極性から変化しない場合、Ｖｏｕｔの電圧が負極性のままである。

このとき、図６（４）に示すように、図４中破線Ａの論理回路は、極性反転信号ＰＯＬがローレベルのまま変化しないため、ローレベル（０）の信号（ｄ）を出力する。このとき、極性反転信号ＰＯＬはローレベル（０）であるため、第３の制御スイッチ２２及び第４の制御スイッチ２３を制御する出力（ｇ）は、１つ前の期間（３）のときの出力のままローレベル（０）に固定される。従って、第３の制御スイッチ２２及び第４の制御スイッチ２３は、（３）期間とは同様の状態となる。すなわち、ストローブ信号ＳＴＢの立ち上がりと同時に、第３の制御スイッチ２２はオンとなり、第４の制御スイッチ２３がオフとなる。つまり、Ｐ受け差動増幅器２の出力線が第２のミラー容量３２の一端と接続される。また、接地端子ＧＮＤと第２のミラー容量３２とは切り離される。

一方、第１の制御スイッチ２０及び第２の制御スイッチ２１を制御する出力（ｈ）は、論理回路Ａの出力（ｄ）に応じてハイレベル（１）からローレベル（０）に切替わる。従って、第１の制御スイッチ２０及び第２の制御スイッチ２１は、それぞれ（３）期間とは逆の状態となる。すなわち、第１の制御スイッチ２０がオンとなり、第２の制御スイッチ２１がオフとなる。つまり、Ｎ受け差動増幅器１の出力線は、第１のミラー容量３１の一端に接続される。また、電源端子ＶＤＤと第１のミラー容量３１の一端とは切り離される。

このように、演算増幅器への入力が変わらない場合、出力Ｖｏｕｔの急な変化はない。このため、Ｐチャネル出力ＭＯＳトランジスタ１４及びＮチャネル出力ＭＯＳトランジスタ１５のゲート電圧に影響はない。このため、Ｎ受け差動増幅器１の出力線と第１のミラー容量３１とを接続し、また、Ｐチャネル差動増幅器２の出力線と第２のミラー容量３２とを接続して、従来と同様に位相補償を行うことができる。

以上説明したように、本発明では、第１のスイッチング回路４により、第１のミラー容量３１の一端をＮ受け差動増幅器１の出力線６又は電源端子ＶＤＤに切替接続することができる。また、第２のスイッチング回路５により、第２のミラー容量３２の一端をＰ受け差動増幅器２の出力線７又は接地端子ＧＮＤに切替接続することができる。これにより、出力する階調電圧の極性が切り替わる際の貫通電流の増大を効果的に抑制することができる。また、貫通電流を抑制することにより、演算増幅器のスルーレートの低下を防止することができる。

実施の形態２．
本発明の実施の形態２にかかる演算増幅器について図７を参照して説明する。図７は、本発明の実施の形態に係る演算増幅器の他の構成を示す図である。図７において、図１と同様の構成要素には同一の符号を付し、説明を省略する。

図７に示すように、本実施の形態に係る演算増幅器は、Ｐ受け差動増幅器１、Ｎ受け差動増幅器２、ＡＢ級出力回路３を備えている。ＡＢ級出力回路３は、ＭＯＳトランジスタ１０〜１５、制御スイッチ２０〜２３、ミラー容量３１、３２、零点消去抵抗４０、４１から構成される。本実施の形態において、図１に示す実施の形態１と異なる点は、第１の零点消去抵抗４１及び第２の零点消去抵抗４２が設けられている点である。

零点消去抵抗４１、４２は、時定数を大きくし、周波数特性を向上させるために設けられる。第１の零点消去抵抗４１は、第１の制御スイッチ２０と第１のミラー容量３１との間に設けられている。また、第２の零点消去抵抗４２は、第３の制御スイッチ２２と第２のミラー容量３２との間に設けられている。なお、制御スイッチ２０〜２３、ミラー容量３１、３２、零点消去抵抗４０、４１を有する構成であれば、他のＭＯＳトランジスタ１０〜１５などの構成は図７に示す構成に限定されない。また、第１の制御スイッチ２０と零点消去抵抗４０、第３の制御スイッチ２２と零点消去抵抗４１は直列に接続されていれば配置は逆でもよい。

制御スイッチ２０〜２３の動作に関しては、実施の形態１と同様に図５に示される動作となる。この場合についても、上述したように、貫通電流を抑制し、演算増幅器のスルーレートの低下を抑制することができる。

実施の形態３．
本発明の実施の形態３にかかる演算増幅器について図８を参照して説明する。図８は、本発明の実施の形態に係る演算増幅器の他の構成を示す図である。図８において、図１と同様の構成要素には同一の符号を付し、説明を省略する。

図８に示すように、本実施の形態に係る演算増幅器は、上述の実施の形態同様にＰ受け差動増幅器１、Ｎ受け差動増幅器２、ＡＢ級出力回路３を備えている。ＡＢ級出力回路３は、ＭＯＳトランジスタ１０〜１５、制御スイッチ２０〜２３、ミラー容量３１、３２、制御トランジスタ５０〜５３から構成される。本実施の形態において、図１に示す実施の形態１及び２と異なる点は、制御スイッチ２０〜２３の代わりに、制御トランジスタ５０〜５３が設けられている点である。

第１のスイッチング回路４は、第１の制御トランジスタ５０、第２の制御トランジスタ５２を備えている。第１の制御トランジスタ５０の一端はＮ受け差動増幅器１の出力線６に接続されており、他端は第１のミラー容量３１の一端に接続されている。第２の制御トランジスタ５１の一端は電源端子ＶＤＤに接続されており、他端は第１のミラー容量３１の一端に接続されている。これらの制御トランジスタ５０、５１の切替動作により、第１のスイッチング回路４は、第１のミラー容量３１の一端をＮ受け差動増幅器１の出力線６又は電源端子ＶＤＤに接続する。従って、第１の制御トランジスタ５０が第１の制御スイッチ２０に相当し、第２の制御トランジスタ５１が第２の制御スイッチ２１に相当する。

また、第２のスイッチング回路５は、第３の制御トランジスタ５２、第４の制御トランジスタ５３を備えている。第３の制御トランジスタ５２の一端はＰ受け差動増幅器２の出力線７に接続されており、他端は第２のミラー容量３２の一端に接続されている。第４の制御トランジスタ５３の一端は接地端子ＧＮＤに接続されており、他端は第２のミラー容量３２の一端に接続されている。従って、第３の制御トランジスタ５２が第３の制御スイッチ２２に相当し、第４の制御トランジスタ５３が第４の制御スイッチ２３に相当する。

制御スイッチ２０〜２３を制御トランジスタ５０〜５３に置き換えることにより、時定数を増やすことができ、周波数特性を向上させることができる。なお、第１の制御トランジスタ５０及び第３の制御トランジスタ５２は、オン抵抗の高いトランジスタを用いることが好ましい。また、第２の制御トランジスタ５１及び第４の制御トランジスタ５３は、オン抵抗が低いトランジスタを用いることが好ましい。すなわち、実施の形態２に示す第１の制御スイッチ２０と第１の零点消去抵抗４０の部分を第１の制御トランジスタ５０にて置き換え、第３の制御スイッチ２２と第２の零点消去抵抗４１の部分を第３の制御トランジスタ５２にて置き換えることができる。これによりさらに、演算増幅器の周波数特性を向上させることができる。

制御トランジスタ５０〜５３の動作に関してはそれぞれ、実施の形態１において説明した図５に示される制御スイッチ２０〜２３の動作となる。この場合についても、上述したように、貫通電流を抑制し、演算増幅器のスルーレートの低下を抑制することができる。

以上説明したように、本発明によれば、ミラー容量と出力トランジスタのゲートとの間に制御スイッチを設けることにより、出力電圧の極性の切り替わり時に、オン抵抗が低下するべきではないトランジスタのゲートとミラー容量を切り離すことにより、ゲート電圧の変化をなくし、貫通電流を低減し、スルーレートを向上させることができる。

また、出力トランジスタのゲートと接続されているミラー容量の端子には、もう一つの制御スイッチが設けられており、トランジスタのゲートとミラー容量が切り離された場合には、Ｐチャネルトランジスタ側に接続されていたミラー容量は電源にＮチャネルトランジスタ側に接続されていたミラー容量は接地端子に接続する。これにより、次に出力の極性が切り替わる際、切り離されていたトランジスタのゲートとミラー容量が再度接続されるとき、ミラー容量に溜まっている電荷により、ゲート電圧が変化し、不安定な動作となることを防ぐことができる。

本発明に係る演算増幅器は、ボルテージフォロア接続され液晶駆動用の出力回路として好適に用いることができる。また、貫通電流の低下により、チップの発熱やＥＭＩの低減も期待できる。

実施の形態１に係る演算増幅器の構成を示す図である。 実施の形態１に係る駆動回路の構成を示す図である。 実施の形態１に係る駆動回路を用いた液晶ディスプレイの構成の一例を示す図である。 実施の形態１に係る駆動回路に用いられるスイッチ制御回路の構成の一例を示す図である。 実施の形態１に係る駆動回路の動作を説明するための図である。 実施の形態１に係る駆動回路の動作を説明するための図である。 実施の形態２に係る演算増幅器の構成を示す図である。 実施の形態３に係る演算増幅器の構成を示す図である。 従来の演算増幅器の構成を示す図である。

符号の説明

１ Ｎ受け差動増幅器
２ Ｐ受け差動増幅器
３ ＡＢ級出力回路
４、５ スイッチング回路
６ 出力線
７ 出力線
１０〜１５ ＭＯＳトランジスタ
２０〜２３ 制御スイッチ
３１、３２ ミラー容量
４０、４１ 零点消去抵抗
５０〜５３ 制御トランジスタ
６０ スイッチ制御回路
６１、６２ フリップフロップ回路
６３、６４、６６、６７ アンド回路
６５ オア回路

Claims (17)

1. 第１の電源電位及び第２の電源電位との間に直列に接続された第１及び第２の出力トランジスタと、
   前記第１及び第２のトランジスタの間のノードに接続された出力端子と、
   前記第１のトランジスタの制御端子と前記出力端子との間に設けられた第１の容量素子と、
   前記第２のトランジスタの制御端子と前記出力端子との間に設けられた第２の容量素子と、
   前記第１の容量素子の一端を前記第１の電源電位あるいは前記第１のトランジスタの制御端子に接続する第１のスイッチング回路と、
   前記第２の容量素子の一端を前記第２の電源電位あるいは前記第２のトランジスタの制御端子に接続する第２のスイッチング回路とを有し、
   前記出力端子から出力される出力が負極性から正極性に変わる際に、前記第１のスイッチング回路は、前記第１の容量素子の一端を前記第１のトランジスタの制御端子から切り離して、前記第１の電源電位に接続し、
   前記出力端子から出力される出力が正極性から負極性に変わる際に、前記第２のスイッチング回路は、前記第２の容量素子の一端を前記第２のトランジスタの制御端子から切り離して、前記第２の電源電位と接続することを特徴とする増幅器。
2. 前記第１のスイッチング回路は、前記第１の容量素子の一端と前記第１のトランジスタの制御端子との間に設けられた第１の制御スイッチと、前記第１の容量素子の一端と前記第１の電源電位との間に設けられた第２の制御スイッチとを備え、
   前記第２のスイッチング回路は、前記第２の容量素子の一端と前記第２のトランジスタの制御端子との間に設けられた第３の制御スイッチと、前記第２の容量素子の一端と前記第２の電源電位との間に設けられた第４の制御スイッチとを備える請求項１に記載の増幅器。
3. 前記出力端子から出力される出力が負極性から正極性に変わる際に、前記第１の制御スイッチがオフ、前記第２の制御スイッチがオンとなり、かつ、前記第３の制御スイッチがオン、前記第４の制御スイッチがオフとなり、
   前記出力端子から出力される出力が正極性から負極性に変わる際に、前記第１の制御スイッチがオン、前記第２の制御スイッチがオフとなり、かつ、前記第３の制御スイッチがオフ、前記第４の制御スイッチがオンとなることを特徴とする請求項２に記載の増幅器。
4. 前記第１の制御スイッチの一端と前記第１の容量素子の一端との間に接続された第１の抵抗素子と、
   前記第３の制御スイッチの一端と前記第２の容量素子の一端との間に接続された第２の抵抗素子とをさらに備える請求項２又は３に記載の増幅器。
5. 前記第１、第２、第３及び第４の制御スイッチは、ＭＯＳトランジスタから構成されている請求項２、３又は４に記載の増幅器。
6. 前記第１、及び第３の制御スイッチのオン抵抗は、前記第２及び第４の制御スイッチのオン抵抗よりも大きい請求項５に記載の増幅器。
7. 前記第１のトランジスタの制御端子に接続された第１の差動増幅器と、
   前記第２のトランジスタの制御端子に接続された第２の差動増幅器とをさらに備える請求項１〜６のいずれか１項に記載の増幅器。
8. 前記第１及び第２のトランジスタ、前記第１及び第２の容量素子、前記第１及び第２のスイッチング回路を含む回路は、ＡＢ級出力回路である請求項１〜７のいずれか１項に記載の増幅器。
9. 請求項１〜８のいずれか１項に記載の増幅器と、
   入力される極性反転信号に応じて、前記第１及び第２のスイッチング回路を制御する制御回路とを有する駆動回路。
10. それぞれがボルテージフォロア接続され、複数のアナログ信号をデータ線に出力する複数の演算増幅器を備える駆動回路であって、
    前記演算増幅器は、
    一対の差動増幅器と、電流ミラー回路を負荷とする増幅回路とを有し、
    前記増幅回路は、
    第１の電源電位及び第２の電源電位との間に直列に接続された第１及び第２の出力トランジスタと、
    前記第１及び第２のトランジスタの間のノードに接続された出力端子と、
    前記第１のトランジスタの制御端子と前記出力端子との間に設けられた第１の容量素子と、
    前記第２のトランジスタの制御端子と前記出力端子との間に設けられた第２の容量素子と、
    前記第１の容量素子の一端を前記第１の電源電位あるいは前記第１のトランジスタの制御端子に接続する第１のスイッチング回路と、
    前記第２の容量素子の一端を前記第２の電源電位あるいは前記第２のトランジスタの制御端子に接続する第２のスイッチング回路とを有し、
    前記出力端子から出力される出力が負極性から正極性に変わる際に、前記第１のスイッチング回路は、前記第１の容量素子の一端を前記第１のトランジスタの制御端子から切り離して、前記第１の電源電位に接続し、
    前記出力端子から出力される出力が正極性から負極性に変わる際に、前記第２のスイッチング回路は、前記第２の容量素子の一端を前記第２のトランジスタの制御端子から切り離して、前記第２の電源電位と接続することを特徴とする駆動回路。
11. 前記出力端子から出力される出力が負極性から正極性に変わる際に、前記第２のスイッチング回路は、前記第２の容量素子の一端を前記第２のトランジスタの制御端子に接続し、
    前記出力端子から出力される出力が正極性から負極性に変わる際に、前記第１のスイッチング回路は、前記第１の容量素子の一端を前記第１のトランジスタの制御端子に接続する請求項１０に記載の駆動回路。
12. 前記第１のスイッチング回路は、前記第１の容量素子の一端と前記第１のトランジスタの制御端子の間に設けられた第１の制御スイッチと、前記第１の容量素子の一端と前記第１の電源電位との間に設けられた第２の制御スイッチとを備え、
    前記第２のスイッチング回路は、前記第２の容量素子の一端と前記第２のトランジスタの制御端子との間に設けられた第３の制御スイッチと、前記第２の容量素子の一端と前記第２の電源電位との間に設けられた第４の制御スイッチとを備える請求項１０又は１１に記載の駆動回路。
13. 前記第１の制御スイッチの一端と前記第１の容量素子の一端との間に接続された第１の抵抗素子と、
    前記第３の制御スイッチの一端と前記第２の容量素子の一端との間に接続された第２の抵抗素子とをさらに備える請求項１０、１１又は１２に記載の駆動回路。
14. 前記第１、第２、第３及び第４の制御スイッチは、ＭＯＳトランジスタから構成されている請求項１２又は１３に記載の駆動回路。
15. 前記第１、及び第３の制御スイッチのオン抵抗は、前記第２及び第４の制御スイッチのオン抵抗よりも大きい請求項１４に記載の駆動回路。
16. 前記増幅回路は、ＡＢ級増幅回路である請求項１０〜１５のいずれか１項に記載の駆動回路。
17. 入力される極性反転信号に応じて、前記制御スイッチを制御する制御回路を有する請求項１０〜１６のいずれか１項に記載の駆動回路。

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