JP2007281661A - 増幅器及びこれを用いた駆動回路 - Google Patents
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Abstract
【解決手段】本発明の一態様に係る増幅器は、電源端子VDD及び接地端子GNDとの間に直列に接続されたMOSトランジスタ14及び15と、MOSトランジスタ14、15の間のノードに接続された出力端子Voutと、MOSトランジスタ14のゲートと出力端子Voutとの間に設けられた第1のミラー容量31と、MOSトランジスタ15のゲートと出力端子Voutとの間に設けられた第2のミラー容量32と、第1のミラー容量31の一端を電源端子VDDあるいはMOSトランジスタ14のゲートに接続する第1のスイッチング回路4と、第2のミラー容量32の一端を接地端子GNDあるいはMOSトランジスタ15のゲートに接続する第2のスイッチング回路5とを有する。
【選択図】 図2
Description
極性反転信号が正極性から負極性へと切り替わると、PチャネルMOSトランジスタ104及びNチャネルMOSトランジスタ105のゲート電圧は上昇する。これにより、PチャネルMOSトランジスタのオン抵抗は上昇し、また、NチャネルMOSトランジスタ105のオン抵抗は低下し、Voutが立ち下がる。このVoutの極性が正極性から負極性へと切り替わる瞬間、Voutの急な電圧下降に伴って、ミラー容量106へ電荷が移動する。このため、PチャネルMOSトランジスタ104のゲート電圧は引き下げられ、そのオン抵抗の上昇が遅くなってしまう。このため、正極性出力から負極性出力への極性切替時においては、PチャネルMOSトランジスタ104とNチャネルMOSトランジスタ105のオン抵抗が同時に小さくなる期間が生じ、大きな貫通電流が流れる。
極性反転信号が負極性から正極性へと切り替わると、PチャネルMOSトランジスタ104及びNチャネルMOSトランジスタ105のゲート電圧は下降する。これにより、PチャネルMOSトランジスタ104のオン抵抗が低下し、また、NチャネルMOSトランジスタ105のオン抵抗が上昇し、Voutが立ち上がる。この極性が負極性から正極性へと切り替わる瞬間、Voutの急な電圧上昇に伴って、ミラー容量106へ電荷が移動する。このため、NチャネルMOSトランジスタ105のゲート電圧は引き上げられ、そのオン抵抗の上昇が遅くなってしまう。このため、負極性出力から正極性出力への極性切替時においても、PチャネルMOSトランジスタ104とNチャネルMOSトランジスタ105のオン抵抗が同時に小さくなる期間が生じ、大きな貫通電流が流れる。
図1を参照して、本発明の実施の形態1に係る演算増幅器について説明する。図1に示すように、本実施の形態に係る演算増幅器は、N受け差動増幅器1、P受け差動増幅器2、AB級出力回路3を備える。
図5(1)期間に示すように、極性反転信号POLが立ち上がりハイレベルとなると、奇数列の演算増幅器のN受け差動増幅器1及びP受け差動増幅器2の正転入力端子(+)には、正極性の階調電圧が入力される。一方、偶数列の演算増幅器のN受け差動増幅器1及びP受け差動増幅器2の正転入力端子(+)には、負極性の階調電圧が入力される。
図5(2)期間に示すように、極性反転信号POLがハイレベル状態のまま変化しない場合、奇数列の演算増幅器のN受け差動増幅器1及びP受け差動増幅器2の正転入力端子(+)には、正極性の階調電圧が入力されたままである。また、偶数列の演算増幅器のN受け差動増幅器1及びP受け差動増幅器2の正転入力端子(+)には、負極性の階調電圧が入力されたままである。
図5(3)期間に示すように、極性反転信号POLが立ち下がりローレベルとなると、奇数列の演算増幅器のN受け差動増幅器1及びP受け差動増幅器2の正転入力端子(+)には、負極性の階調電圧が入力される。一方、偶数列の演算増幅器のN受け差動増幅器1及びP受け差動増幅器2の正転入力端子(+)には、正極性の階調電圧が入力される。
図5(4)期間に示すように、極性反転信号POLがローレベル状態のまま変化しない場合、奇数列の演算増幅器のN受け差動増幅器1及びP受け差動増幅器2の正転入力端子(+)には、負極性の階調電圧が入力されたままである。また、偶数列の演算増幅器のN受け差動増幅器1及びP受け差動増幅器2の正転入力端子(+)には、正極性の階調電圧が入力されたままである。
本発明の実施の形態2にかかる演算増幅器について図7を参照して説明する。図7は、本発明の実施の形態に係る演算増幅器の他の構成を示す図である。図7において、図1と同様の構成要素には同一の符号を付し、説明を省略する。
本発明の実施の形態3にかかる演算増幅器について図8を参照して説明する。図8は、本発明の実施の形態に係る演算増幅器の他の構成を示す図である。図8において、図1と同様の構成要素には同一の符号を付し、説明を省略する。
2 P受け差動増幅器
3 AB級出力回路
4、5 スイッチング回路
6 出力線
7 出力線
10〜15 MOSトランジスタ
20〜23 制御スイッチ
31、32 ミラー容量
40、41 零点消去抵抗
50〜53 制御トランジスタ
60 スイッチ制御回路
61、62 フリップフロップ回路
63、64、66、67 アンド回路
65 オア回路
Claims (17)
- 第1の電源電位及び第2の電源電位との間に直列に接続された第1及び第2の出力トランジスタと、
前記第1及び第2のトランジスタの間のノードに接続された出力端子と、
前記第1のトランジスタの制御端子と前記出力端子との間に設けられた第1の容量素子と、
前記第2のトランジスタの制御端子と前記出力端子との間に設けられた第2の容量素子と、
前記第1の容量素子の一端を前記第1の電源電位あるいは前記第1のトランジスタの制御端子に接続する第1のスイッチング回路と、
前記第2の容量素子の一端を前記第2の電源電位あるいは前記第2のトランジスタの制御端子に接続する第2のスイッチング回路とを有する増幅器。 - 前記第1のスイッチング回路は、前記第1の容量素子の一端と前記第1のトランジスタの制御端子との間に設けられた第1の制御スイッチと、前記第1の容量素子の一端と前記第1の電源電位との間に設けられた第2の制御スイッチとを備え、
前記第2のスイッチング回路は、前記第2の容量素子の一端と前記第2のトランジスタの制御端子との間に設けられた第3の制御スイッチと、前記第2の容量素子の一端と前記第2の電源電位との間に設けられた第4の制御スイッチとを備える請求項1に記載の増幅器。 - 前記第1の制御スイッチの一端と前記第1の容量素子の一端との間に接続された第1の抵抗素子と、
前記第3の制御スイッチの一端と前記第2の容量素子の一端との間に接続された第2の抵抗素子とをさらに備える請求項1又は2に記載の増幅器。 - 前記第1、第2、第3及び第4の制御スイッチは、MOSトランジスタから構成されている請求項2又は3に記載の増幅器。
- 前記第1、及び第3の制御スイッチのオン抵抗は、前記第2及び第4の制御スイッチのオン抵抗よりも大きい請求項4に記載の増幅器。
- 前記第1トランジスタの制御端子に接続された第1の差動増幅器と、
前記第2のトランジスタの制御端子に接続された第2の差動増幅器とをさらに備える請求項1〜5のいずれか1項に記載の増幅器。 - 前記第1及び第2のトランジスタ、前記第1及び第2の容量素子、前記第1及び第2のスイッチング回路を含む回路は、AB級出力回路である請求項1〜6のいずれか1項に記載の増幅器。
- 請求項1〜7のいずれか1項に記載の増幅器と、
入力される極性反転信号に応じて、前記第1及び第2のスイッチング回路を制御する制御回路とを有する駆動回路。 - それぞれがボルテージフォロア接続され、複数のアナログ信号をデータ線に出力する複数の演算増幅器を備える駆動回路であって、
前記演算増幅器は、
一対の差動増幅器と、電流ミラー回路を負荷とする増幅回路とを有し、
前記増幅回路は、
第1の電源電位及び第2の電源電位との間に直列に接続された第1及び第2の出力トランジスタと、
前記第1の及び第2のトランジスタの間のノードに接続された出力端子と、
前記第1のトランジスタの制御端子と前記出力端子との間に設けられた第1の容量素子と、
前記第2のトランジスタの制御端子と前記出力端子との間に設けられた第2の容量素子と、
前記第1の容量素子の一端を前記第1の電源電位あるいは前記第1のトランジスタの制御端子に接続する第1のスイッチング回路と、
前記第2の容量素子の一端を前記第2の電源電位あるいは前記第2のトランジスタの制御端子に接続する第2のスイッチング回路とを有する駆動回路。 - 前記出力端子から出力される出力が負極性から正極性に変わる際に、前記第1のスイッチング回路は、前記第1の容量素子の一端を前記第1の電源電位に接続し、かつ、前記第2のスイッチング回路は、前記第2の容量素子の一端を前記第2トランジスタの制御端子に接続し、
前記出力端子から出力される出力が正極性から負極性に変わる際に、前記第1のスイッチング回路は、前記第1の容量素子の一端を前記第1のトランジスタの制御端子に接続し、かつ、前記第2のスイッチング回路は、前記第2の容量素子の一端を前記第2の電源電位に接続する請求項9に記載の駆動回路。 - 前記第1のスイッチング回路は、前記第1の容量素子の一端と前記第1のトランジスタの制御端子の間に設けられた第1の制御スイッチと、前記第1の容量素子の一端と前記第1の電源電位との間に設けられた第2の制御スイッチとを備え、
前記第2のスイッチング回路は、前記第2の容量素子の一端と前記第2のトランジスタの制御端子との間に設けられた第3の制御スイッチと、前記第2の容量素子の一端と前記第2の電源電位との間に設けられた第4の制御スイッチとを備える請求項9又は10に記載の駆動回路。 - 前記第1の制御スイッチの一端と前記第1の容量素子の一端との間に接続された第1の抵抗素子と、
前記第3の制御スイッチの一端と前記第2の容量素子の一端との間に接続された第2の抵抗素子とをさらに備える請求項9、10又は11に記載の駆動回路。 - 前記第1、第2、第3及び第4の制御スイッチは、MOSトランジスタから構成されている請求項11又は12のいずれか1項に記載の駆動回路。
- 前記第1、及び第3の制御スイッチのオン抵抗は、前記第2及び第4の制御スイッチのオン抵抗よりも大きい請求項13に記載の駆動回路。
- 前記増幅回路は、AB級増幅回路である請求項9〜14のいずれか1項に記載の駆動回路。
- 入力される極性反転信号に応じて、前記制御スイッチを制御する制御回路を有する請求項9〜15のいずれか1項に記載の駆動回路。
- 第1の電源電位及び第2の電源電位との間に直列に接続された第1及び第2の出力トランジスタと、
前記第1及び第2のトランジスタの間のノードに接続された出力端子と、
前記第1のトランジスタの制御端子と前記出力端子との間に設けられた容量素子とを備え、
前記出力端子からの出力電圧が第1のレベルから第2のレベルに変動するとき、前記第1の容量素子と前記第1のトランジスタの制御端子とを電気的に切り離す増幅器。
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