JP4676507B2

JP4676507B2 - 負荷容量の駆動回路

Info

Publication number: JP4676507B2
Application number: JP2008040162A
Authority: JP
Inventors: 秀明長谷川; 鋼児樋口; 厚志平間; 厚司山崎
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2008-02-21
Filing date: 2008-02-21
Publication date: 2011-04-27
Anticipated expiration: 2028-02-21
Also published as: US20090212832A1; JP2009198801A; US7948278B2

Description

本発明は負荷容量の駆動回路に係り、特に、ＬＣＤ(液晶ディスプレイ)等の表示デバイスの駆動に好適な負荷容量の駆動回路に関する。

近年の液晶表示装置の大画面化に伴い、ＬＣＤを駆動する駆動装置に対しても様々な性能の向上が求められており、特に、液晶表示装置の大画面化に伴ってＬＣＤのデータ線の負荷容量が増大していることから、駆動能力の向上が重要となってきている。また、最近は液晶表示装置の分野の競争が激しさを増し、各搭載部品のコストダウンを余儀なくされており、ＬＣＤの駆動装置についても、高駆動能力を備えかつ安価なものが求められている。

上記に関連して特許文献１には、出力オペアンプの入出力信号の差を比較器で比較し、入力信号が出力信号より所定の閾値電圧以上低いときのみ、比較器からイネーブル信号を出力させ、スイッチングトランジスタをオンさせて大電流源を有効にすることで、負荷容量を放電させる際の出力電流を可変にすることを可能とし、装置の消費電力を抑制する技術が開示されている。

また特許文献２には、電流供給能力向上のため、オペアンプの出力段のトランジスタを並列に設けることで出力トランジスタのオン抵抗を低減する技術が、図７及び段落「００７２」に開示されている。
特開平０５−０４１６５１号公報特開２００３−１２２３２５号公報

しかしながら、特許文献１に記載の技術では、入力信号が出力信号より閾値電圧以上低いときには負荷容量の放電を速やかに行えるものの、入力信号が出力信号より閾値電圧以上低くなる迄の動作は従来と同じであるので、出力電圧の範囲が広い場合の有効性が非常に低いという問題がある。また、特許文献１には負荷容量の充電を速やかに行うための構成は開示されていない。

また、特許文献２に記載の技術では、充電動作、放電動作を持ち合わせているものの、それぞれの別経路については、何らかの別信号により制御する必要が有り、結果として制御回路の構成の複雑化、面積の増大を招くという問題がある。また、単純にトランジスタのオンオフで制御したとしても、大電流に対応したトランジスタでは素早い反応は期待できず、高速な制御は困難である。

本発明は上記事実を考慮して成されたもので、安価で高駆動能力を有する負荷容量の駆動回路を得ることが目的である。

上記目的を達成するために請求項１記載の発明に係る負荷容量の駆動回路は、反転入力端、非反転入力端及び出力端を有し、ドレインが前記出力端に接続されソースが接地された出力用ＮＭＯＳトランジスタが出力段に設けられ、前記反転入力端と前記出力端が接続されたオペアンプと、前記オペアンプの前記出力用ＮＭＯＳトランジスタのゲートに印加されるゲート電位がゲートに供給され、ドレインが電源に接続され、ソース及びバックゲートが第１ノードに接続された第１ＮＭＯＳトランジスタと、ゲートに所定の第１電圧が供給され、ドレインが前記第１ノードに接続され、ソースが接地された第２ＮＭＯＳトランジスタと、ゲートが前記第１ノードに接続され、ドレインが前記オペアンプの前記出力端に接続され、ソースが接地された第３ＮＭＯＳトランジスタと、を含んで構成されている。

また、請求項２記載の発明に係る負荷容量の駆動回路は、反転入力端、非反転入力端及び出力端を有し、ドレインが前記出力端に接続されソースが電源に接続された出力用ＰＭＯＳトランジスタが出力段に設けられ、前記反転入力端と前記出力端が接続されたオペアンプと、前記オペアンプの前記出力用ＰＭＯＳトランジスタのゲートに印加されるゲート電位がゲートに供給され、ドレインが接地され、ソース及びバックゲートが第２ノードに接続された第１ＰＭＯＳトランジスタと、ゲートに所定の第２電圧が供給され、ドレインが前記第２ノードに接続され、ソースが電源に接続された第２ＰＭＯＳトランジスタと、ゲートが前記第２ノードに接続され、ドレインが前記オペアンプの前記出力端に接続され、ソースが電源に接続された第３ＰＭＯＳトランジスタと、を含んで構成されている。

また、請求項３記載の発明に係る負荷容量の駆動回路は、反転入力端、非反転入力端及び出力端を有し、ドレインが前記出力端に接続されソースが接地された出力用ＮＭＯＳトランジスタ及びドレインが前記出力端に接続されソースが電源に接続された出力用ＰＭＯＳトランジスタが出力段に各々設けられ、前記反転入力端と前記出力端が接続されたオペアンプと、前記オペアンプの前記出力用ＮＭＯＳトランジスタのゲートに印加されるゲート電位がゲートに供給され、ドレインが電源に接続され、ソース及びバックゲートが第１ノードに接続された第１ＮＭＯＳトランジスタと、ゲートに所定の第１電圧が供給され、ドレインが前記第１ノードに接続され、ソースが接地された第２ＮＭＯＳトランジスタと、ゲートが前記第１ノードに接続され、ドレインが前記オペアンプの前記出力端に接続され、ソースが接地された第３ＮＭＯＳトランジスタと、前記オペアンプの前記出力用ＰＭＯＳトランジスタのゲートに印加されるゲート電位がゲートに供給され、ドレインが接地され、ソース及びバックゲートが第２ノードに接続された第１ＰＭＯＳトランジスタと、ゲートに所定の第２電圧が供給され、ドレインが前記第２ノードに接続され、ソースが電源に接続された第２ＰＭＯＳトランジスタと、ゲートが前記第２ノードに接続され、ドレインが前記オペアンプの前記出力端に接続され、ソースが電源に接続された第３ＰＭＯＳトランジスタと、を含んで構成されている。

また、請求項４記載の発明は、請求項１又は請求項３記載の発明において、前記第１ＮＭＯＳトランジスタのバックゲートが接続されるウェルと、前記第２ＮＭＯＳトランジスタのバックゲートが接続されるウェルが分離されていることを特徴としている。

また、請求項５記載の発明は、請求項２又は請求項３記載の発明において、前記第１ＰＭＯＳトランジスタのバックゲートが接続されるウェルと、前記第２ＰＭＯＳトランジスタのバックゲートが接続されるウェルが分離されていることを特徴としている。

以上説明したように本発明は、オペアンプの出力用ＭＯＳトランジスタのゲートに印加されるゲート電位がゲートに供給され、ソース及びバックゲートが同一ノードに接続された第１ＭＯＳトランジスタと、ゲートが前記ノードに接続され、ドレインがオペアンプの出力端に接続され、ソースが接地されるか又は電源に接続された第３ＭＯＳトランジスタを備えているので、高駆動能力を有する負荷容量の駆動回路を安価に構成することができる、という優れた効果を有する。

以下、図面を参照して本発明の実施形態の一例を詳細に説明する。図２には本実施形態に係る液晶表示装置１０が示されている。液晶表示装置１０は表示デバイスとしてのＬＣＤ１２にゲートドライバ１４やソースドライバ１６等が接続されて構成されている。ＬＣＤ１２がＴＦＴ−ＬＣＤである場合、図示は省略するが、ＬＣＤ１２は、所定の間隔を隔てて対向配置された一対の透明基板の間に液晶が封入され、一方の透明基板の対向面上の全面に電極が形成され、他方の透明基板の対向面上に、図２のＸ方向に沿って一定間隔で配置され各々図２のＹ方向に沿って延びる多数本のデータ線と、図２のＹ方向に沿って一定間隔で配置され各々図２のＸ方向に沿って延びる多数本のゲート線と、個々のデータ線と個々のゲート線の交差位置（画素位置）に各々配置された薄膜トランジスタ(ＴＦＴ)及び電極が各々設けられて構成されており、個々のＴＦＴはソースが電極に、ゲートがゲート線に、ドレインがデータ線に各々接続されている。

なお、ＬＣＤ１２はＴＦＴ−ＬＣＤに限られるものではなく、その他の構成の液晶ディスプレイであってもよい。また表示デバイスはＬＣＤに限られるものでもなく、負荷容量を有する公知の他の表示デバイスであってもよい。

また、ＬＣＤ１２の個々のゲート線はゲートドライバ１４に各々接続されており、ＬＣＤ１２の個々のデータ線はソースドライバ１６に各々接続されている。ゲートドライバ１４はタイミングコントローラ(図示省略)に接続されており、タイミングコントローラから入力されるゲートドライバ制御信号に従い、ＬＣＤ１２の多数本のゲート線のうち何れか１本のゲート線にゲート信号を所定時間供給し、当該ゲート線に接続されている１ライン分の画素のＴＦＴを所定時間オンさせることを、ゲート信号を供給するゲート線を順に切り替えながら、水平同期信号に同期したタイミングで繰り返す。

一方、ソースドライバ１６は、互いに電圧レベルの異なる複数種の階調電圧を発生する階調電圧発生回路１８と、ＬＣＤ１２の個々のデータ線に対応して各々設けられ階調電圧発生回路１８に各々接続された複数のＤ／Ａ変換器２０と、ＬＣＤ１２の個々のデータ線に対応して各々設けられ互いに異なるＤ／Ａ変換器２０に接続された駆動回路２２を備えている。ソースドライバ１６はタイミングコントローラ(図示省略)に接続されており、個々のＤ／Ａ変換器２０には、水平同期信号の各周期に、ＬＣＤ１２に表示すべき画像を表す画像データから抽出された図２のＸ方向に沿ったＬＣＤ１２の１ライン分の画像データ（ＬＣＤ１２の個々のデータ線に供給すべきデータ電圧のレベルを表すＲＧＢデータ）のうち、互いに異なる１画素分の画像データがタイミングコントローラから並列に入力される。Ｄ／Ａ変換器２０は、階調電圧発生回路１８で発生された複数種の階調電圧の中から入力された１画素分のデータに応じた階調電圧を各々選択・出力する。

駆動回路２２の構成は後述するが、個々のＤ／Ａ変換器２０で選択・出力された階調電圧は、個々のＤ／Ａ変換器２０に接続された駆動回路２２に入力信号ＩＮとして各々入力され、個々の駆動回路２２では、入力信号ＩＮに応じたデータ電圧を対応するデータ線に一定期間供給する。個々の駆動回路２２から見ると、対応するデータ線に接続されゲートドライバ１４からのゲート信号によってオンしているＴＦＴに対応する画素は負荷容量となり、対応するデータ線へのデータ電圧の供給により負荷容量の充放電が成され、負荷容量の両端の電圧に応じて対応する画素位置における液晶の光透過率が変化する。これによりＬＣＤ１２に１ライン分の画像が表示される。そして、ゲートドライバ１４によってゲート信号が供給されるゲート線が順に切り替わると共に、ソースドライバ１６の複数のＤ／Ａ変換器２０に画像データが入力されるラインが順に切り替わることで、ＬＣＤ１２に画像が表示される。

次に図１を参照して駆動回路２２の構成を説明する。駆動回路２２は、Ｄ／Ａ変換器２０からの入力信号ＩＮが入力される増幅回路（オペアンプ）２４を備えている。なお、図１では増幅回路２４を詳細な回路図で示しているが、この回路図はレイル・ツー・レイル(rail to rail)動作を行う一般的なオペアンプの回路構成を示したものであり、構成及び動作の説明は省略する。増幅回路２４は、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１のゲートが非反転入力端とされ、Ｄ／Ａ変換器２０からの入力信号ＩＮはこの非反転入力端に入力される。なお、駆動回路２２は本発明に係る負荷容量の駆動回路に対応しており、増幅回路２４は本発明に係るオペアンプに対応している。

また増幅回路２４は、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２のゲートが反転入力端とされ、出力段のＰＭＯＳトランジスタＭＰＯ(出力用ＰＭＯＳトランジスタ)とＮＭＯＳトランジスタＭＮＯ(出力用ＮＭＯＳトランジスタ)との接続点が出力端とされている。本実施形態に係る増幅回路２４は上記の反転入力端と出力端とが接続されていることで、ボルテージフォロアとして機能する。また、駆動回路２２の出力端に接続されたノードＯＵＴはソースドライバ１６を収容するドライバＩＣの出力パッドＰＡＤに接続され、更に、ＬＣＤ１２に設けられた多数本のデータ線の何れかに接続されている。従って、駆動回路２２のノードＯＵＴからの出力信号は、出力パッドＰＡＤを経由してＬＣＤ１２の負荷容量ＣＬＯＡＤに供給される。

また、駆動回路２２はＮＭＯＳトランジスタＭＮ８，ＭＮ９，ＭＮＯ２を備えている。ＮＭＯＳトランジスタＭＮ９は、ドレインがノードＮＧＡＴに接続され、ゲートには定電圧が印加され、ソース及びバックゲート(サブストレートゲートともいう)が各々グランドに接続されている。ＮＭＯＳトランジスタＭＮ９は、ソースの電位とゲートの電位を比較し、ゲートの電位がソースの電位より閾値以上高い場合にオンする。ここで、ＮＭＯＳトランジスタＭＮ９のゲートに印加される定電圧は、グランド電位ＧＮＤよりもＮＭＯＳトランジスタＭＮ９の閾値電圧以上高い電圧とされている。従って、駆動回路２２に電力が供給されている間、ＮＭＯＳトランジスタＭＮ９は常時オン状態となり、一定電流が常時流れる。

また、ＮＭＯＳトランジスタＭＮ８は、ドレインが定電圧電源に接続されて電源電位ＶＤＤに維持され、ゲートが増幅回路２４の出力段のＮＭＯＳトランジスタＭＮＯのゲートに接続されることで増幅回路２４の出力段のゲート電位とされ、ソース及びバックゲートがノードＮＧＡＴに各々接続されている。また、ＮＭＯＳトランジスタＭＮＯ２は、ドレインがノードＯＵＴに接続され、ゲートがノードＮＧＡＴに接続され、ソース及びバックゲートが各々接続されている。

なお、ＮＭＯＳトランジスタＭＮ８は本発明に係る第１ＮＭＯＳトランジスタに、ＮＭＯＳトランジスタＭＮ９は本発明に係る第２ＮＭＯＳトランジスタに、ＮＭＯＳトランジスタＭＮＯ２は本発明に係る第３ＮＭＯＳトランジスタに各々対応しており、増幅回路２４の出力段のＮＭＯＳトランジスタＭＮＯは、請求項３に記載の「オペアンプの出力段のＮＭＯＳトランジスタ」に対応している。

また、駆動回路２２はＰＭＯＳトランジスタＭＰ８，ＭＰ９，ＭＰＯ２を備えている。ＰＭＯＳトランジスタＭＰ９は、ソース及びバックゲート(サブストレートゲートともいう)が定電圧電源に各々接続されて電源電位ＶＤＤに維持され、ゲートには定電圧が印加され、ドレインがノードＰＧＡＴに接続されている。ＰＭＯＳトランジスタＭＰ９は、ソースの電位とゲートの電位を比較し、ゲートの電位がソースの電位より閾値以上低い場合にオンする。ここで、ＰＭＯＳトランジスタＭＰ９のゲートに印加される定電圧は、電源電位ＶＤＤよりもＰＭＯＳトランジスタＭＰ９の閾値電圧以上低い電圧とされている。従って、駆動回路２２に電力が供給されている間、ＰＭＯＳトランジスタＭＰ９は常時オン状態となり、一定電流が常時流れる。

また、ＰＭＯＳトランジスタＭＰ８は、ソース及びバックゲートがノードＰＧＡＴに接続され、ゲートが増幅回路２４の出力段のＰＭＯＳトランジスタＭＰＯのゲートに接続されることで増幅回路２４の出力段のゲート電位とされ、ドレインがグランドに接続されている。また、ＰＭＯＳトランジスタＭＰＯ２は、ソース及びバックゲートが定電圧電源に各々接続されて電源電位ＶＤＤに維持され、ゲートがノードＰＧＡＴに接続され、ドレインがノードＯＵＴに接続されている。

なお、ＰＭＯＳトランジスタＭＰ８は本発明に係る第１ＰＭＯＳトランジスタに、ＰＭＯＳトランジスタＭＰ９は本発明に係る第２ＰＭＯＳトランジスタに、ＰＭＯＳトランジスタＭＰＯ２は本発明に係る第３ＰＭＯＳトランジスタに各々対応しており、増幅回路２４の出力段のＰＭＯＳトランジスタＭＰＯは、請求項３に記載の「オペアンプの出力段のＰＭＯＳトランジスタ」に対応している。

次に本実施形態の作用として、図３を参照して駆動回路２２の動作を説明する。図３に示すように、駆動回路２２（増幅回路２４）への入力信号ＩＮの電圧ＶＩＮが、時刻ｔ１において、共通電位Ｖｃｏｍよりも高い電位から共通電位Ｖｃｏｍより低い電位へ変化すると、入力信号電圧ＶＩＮと出力信号電圧ＶＯＵＴに電位差が生じることで、増幅回路２４の出力段のＮＭＯＳトランジスタＭＮＯのゲート電圧ＶＭＮＯＧが増加し、これに伴いＮＭＯＳトランジスタＭＮＯがオンする。また、ゲート電圧ＶＭＮＯＧが増加することで、ＮＭＯＳトランジスタＭＮＯのゲートにゲートが接続されたＮＭＯＳトランジスタＭＮ８もオンする。このＮＭＯＳトランジスタＭＮ８のオンにより、ゲート電圧ＶＭＮＯＧと同様にノードＮＧＡＴの電位ＶＮＧＡＴも増加し、この電位ＶＮＧＡＴの変化がＮＭＯＳトランジスタＭＮＯ２のゲートに入力されることで、ＮＭＯＳトランジスタＭＮＯと同様にＮＭＯＳトランジスタＭＮＯ２もオンする。

これにより、ノードＯＵＴ（増幅回路２４の出力端）が増幅回路２４の出力段のＮＭＯＳトランジスタＭＮＯを介してグランドに接続されると共に、ＮＭＯＳトランジスタＭＮＯ２を介してもグランドに接続されるので、液晶パネルの負荷容量ＣＬＯＡＤの電荷はＮＭＯＳトランジスタＭＮＯ及びＮＭＯＳトランジスタＭＮＯ２を経由して急激に放電され、出力信号電圧ＶＯＵＴは急激に低下する。

また、入力信号電圧ＶＩＮと出力信号電圧ＶＯＵＴとの電位差が小さくなってくると、ゲート電圧ＶＭＮＯＧが減少していき、ゲート電圧ＶＭＮＯＧと同様にノードＮＧＡＴの電位ＶＮＧＡＴも減少していくことで、ＮＭＯＳトランジスタＭＮＯ及びＮＭＯＳトランジスタＭＮＯ２を流れる電流（負荷容量ＣＬＯＡＤの放電電流）も減少していく。そしてＮＭＯＳトランジスタＭＮＯ、ＮＭＯＳトランジスタＭＮ８及びＮＭＯＳトランジスタＭＮＯ２が各々オフすることで、液晶パネルの負荷容量ＣＬＯＡＤの放電は終了する。

また、駆動回路２２（増幅回路２４）への入力信号ＩＮの電圧ＶＩＮが、時刻ｔ２において、共通電位Ｖｃｏｍよりも低い電位から共通電位Ｖｃｏｍより高い電位へ変化すると、入力信号電圧ＶＩＮと出力信号電圧ＶＯＵＴに電位差が生じることで、増幅回路２４の出力段のＰＭＯＳトランジスタＭＰＯのゲート電圧ＶＭＰＯＧが減少し、ＰＭＯＳトランジスタＭＰＯがオンする。また、ゲート電圧ＶＭＰＯＧが減少することで、ＰＭＯＳトランジスタＭＰＯのゲートにゲートが接続されたＰＭＯＳトランジスタＭＰ８もオンする。このＰＭＯＳトランジスタＭＰ８のオンにより、ゲート電圧ＶＭＰＯＧと同様にノードＰＧＡＴの電位ＶＰＧＡＴも減少し、この電位ＶＰＧＡＴの変化がＰＭＯＳトランジスタＭＰＯ２のゲートに入力されることで、ＰＭＯＳトランジスタＭＰＯと同様にＰＭＯＳトランジスタＭＰＯ２もオンする。

これにより、ノードＯＵＴ（増幅回路２４の出力端）が増幅回路２４の出力段のＰＭＯＳトランジスタＭＰＯを介して定電圧電源に接続されると共に、ＰＭＯＳトランジスタＭＰＯ２を介しても定電圧電源に接続されるので、定電圧電源からＰＭＯＳトランジスタＭＰＯ及びＰＭＯＳトランジスタＭＰＯ２を経由して液晶パネルの負荷容量ＣＬＯＡＤへ流れる電流によって負荷容量ＣＬＯＡＤは急激に充電され、出力信号電圧ＶＯＵＴは急激に増加する。

また、入力信号電圧ＶＩＮと出力信号電圧ＶＯＵＴとの電位差が小さくなってくると、ゲート電圧ＶＭＰＯＧが増加していき、ゲート電圧ＶＭＰＯＧと同様にノードＰＧＡＴの電位ＶＰＧＡＴも増加していくことで、ＰＭＯＳトランジスタＭＰＯ及びＰＭＯＳトランジスタＭＰＯ２を流れる電流（負荷容量ＣＬＯＡＤの充電電流）も減少していく。そしてＰＭＯＳトランジスタＭＰＯ、ＰＭＯＳトランジスタＭＰ８及びＰＭＯＳトランジスタＭＰＯ２が各々オフすることで、液晶パネルの負荷容量ＣＬＯＡＤへの充電は終了する。

このように、本実施形態によれば、増幅回路２４の出力段のＮＭＯＳトランジスタＭＮＯのゲート電位ＶＭＮＯＧ及びＰＭＯＳトランジスタＭＰＯのゲート電位ＶＭＰＯＧを利用し、ＮＭＯＳトランジスタＭＮ８及びＰＭＯＳトランジスタＭＰ８を介してＮＭＯＳトランジスタＭＮＯ２及びＰＭＯＳトランジスタＭＰＯ２の動作を制御することで、出力信号電圧ＶＯＵＴを入力信号電圧ＶＩＮの変化に高速で追従させることが可能となる。また、ＮＭＯＳトランジスタＭＮＯ２及びＰＭＯＳトランジスタＭＰＯ２の動作を制御するための外部制御信号が不要となるので、タイミングコントローラ等の専用の制御回路を設ける必要がなくなり、制御回路の開発にかかるコストを削減できると共に、制御回路の分だけ回路面積を削減することができる。また、増幅回路２４の定常電流を増加させることなく駆動回路２２の駆動能力を向上させることができる。

また、駆動回路２２のＮＭＯＳトランジスタＭＮ８とＮＭＯＳトランジスタＭＮ９、或いは、ＰＭＯＳトランジスタＭＰ８とＰＭＯＳトランジスタＭＰ９のように、隣り合いかつドレインとソースが接続される同種のＭＯＳトランジスタが回路中に存在している場合、これらのＭＯＳトランジスタのバックゲートが接続されるウェルが共通化されることで、これらのＭＯＳトランジスタのバックゲートが接続される（同電位とされる）ことが一般的である。しかし、駆動回路２２のＮＭＯＳトランジスタＭＮ８とＮＭＯＳトランジスタＭＮ９のバックゲートを接続した場合、ＮＭＯＳトランジスタＭＮ８のソースとバックゲートに電位差が生じることで、ＮＭＯＳトランジスタＭＮ８のゲートに入力されるゲート電圧ＶＭＮＯＧの増加に対するＮＭＯＳトランジスタＭＮ８の反応速度（オンするタイミング）が遅くなり、図３に破線で示すように、ノードＮＧＡＴの電位ＶＮＧＡＴの変化の傾き及び変化量が小さくなる。また、駆動回路２２のＰＭＯＳトランジスタＭＰ８とＰＭＯＳトランジスタＭＰ９のバックゲートを接続（それぞれのバックゲートが接続されるウェルを共通化）した場合にも、ＰＭＯＳトランジスタＭＰ８のソースとバックゲートに電位差が生じることで、ＰＭＯＳトランジスタＭＰ８のゲートに入力されるゲート電圧ＶＭＰＯＧの減少に対するＰＭＯＳトランジスタＭＰ８の反応速度（オンするタイミング）が遅くなり、図３に破線で示すように、ノードＰＧＡＴの電位ＶＮＧＡＴの変化の傾き及び変化量が小さくなる。

これに対して本実施形態では、ＮＭＯＳトランジスタＭＮ８のバックゲートがＮＭＯＳトランジスタＭＮ９のバックゲートと接続されておらず（それぞれのバックゲートが接続されるウェルが分離されており）、ＮＭＯＳトランジスタＭＮ８のソース及びバックゲートがノードＮＧＡＴに各々接続されていることで、ＮＭＯＳトランジスタＭＮ８のソースとバックゲートが同電位とされている。これにより、ＮＭＯＳトランジスタＭＮ８のゲートに入力されるゲート電圧ＶＭＮＯＧの増加に対するＮＭＯＳトランジスタＭＮ８の反応速度が速く（オンするタイミングが早く）なり、図３に実線で示すように、ノードＮＧＡＴの電位ＶＮＧＡＴの変化の傾き及び変化量が大きくなる。これに伴い、ＮＭＯＳトランジスタＭＮＯ２を流れる電流（負荷容量ＣＬＯＡＤの放電電流）が大きくなるので、図３に出力信号電圧ＶＯＵＴとして実線で示す波形を破線で示す波形と比較しても明らかなように、液晶パネルの負荷容量ＣＬＯＡＤの電荷をより短時間で十分に放電させることができる。

また本実施形態では、ＰＭＯＳトランジスタＭＰ８についてもバックゲートがＰＭＯＳトランジスタＭＰ９のバックゲートと接続されておらず（それぞれのバックゲートが接続されるウェルが分離されており）、ＰＭＯＳトランジスタＭＰ８のソース及びバックゲートがノードＰＧＡＴに各々接続されていることで、ＰＭＯＳトランジスタＭＰ８のソースとバックゲートが同電位とされている。これにより、ＰＭＯＳトランジスタＭＰ８のゲートに入力されるゲート電圧ＶＭＰＯＧの増加に対するＰＭＯＳトランジスタＭＰ８の反応速度が速く（オンするタイミングが早く）なり、図３に実線で示すように、ノードＰＧＡＴの電位ＶＰＧＡＴの変化の傾き及び変化量が大きくなる。これに伴い、ＰＭＯＳトランジスタＭＰＯ２を流れる電流（負荷容量ＣＬＯＡＤの充電電流）が大きくなるので、図３に出力信号電圧ＶＯＵＴとして実線で示す波形を破線で示す波形と比較しても明らかなように、液晶パネルの負荷容量ＣＬＯＡＤをより短時間で充電させることができる。

また本実施形態では、ＮＭＯＳトランジスタＭＮ８のソースとバックゲートを同電位とすることで、上記のように、ＮＭＯＳトランジスタＭＮ８及びＮＭＯＳトランジスタＭＮ９のバックゲートを接続した場合よりも、ノードＮＧＡＴの電位ＶＮＧＡＴの変化の傾き及び変化量を大きくすることができるので、ノードＮＧＡＴにゲートが接続されたＮＭＯＳトランジスタＭＮＯ２のサイズをより小さくすることができる。また、ＰＭＯＳトランジスタＭＰ８のソースとバックゲートを同電位とすることで、上記のように、ＰＭＯＳトランジスタＭＰ８及びＰＭＯＳトランジスタＭＰ９のバックゲートを接続した場合よりも、ノードＰＧＡＴの電位ＶＰＧＡＴの変化の傾き及び変化量を大きくすることができるので、ノードＰＧＡＴにゲートが接続されたＰＭＯＳトランジスタＭＰＯ２のサイズもより小さくすることができる。

これに伴い、ＮＭＯＳトランジスタＭＮＯ２及びＰＭＯＳトランジスタＭＰＯ２の寄生容量が小さくなるため、ＮＭＯＳトランジスタＭＮＯ２及びＰＭＯＳトランジスタＭＰＯ２からノードＯＵＴを経由して増幅回路２４の反転入力端（ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２のゲート）にフィードバックされる出力信号の位相遅れを小さくすることができ、駆動回路２２（増幅回路２４）の発振安定性を向上させることができる。

なお、駆動回路２２における本発明の最小構成要素は、増幅回路２４と、ＮＭＯＳトランジスタＭＮ８，ＭＮ９，ＭＮＯ２、又は、ＰＭＯＳトランジスタＭＰ８，ＭＰ９，ＭＰＯ２であり、本発明は、負荷容量ＣＬＯＡＤの放電又は充電にのみ本発明を適用し、ＮＭＯＳトランジスタＭＮ８，ＭＮ９，ＭＮＯ２から成る回路、又は、ＰＭＯＳトランジスタＭＰ８，ＭＰ９，ＭＰＯ２から成る回路を別構成の回路に置き換えた態様も権利範囲に含まれる。また、本発明に係るオペアンプは、増幅回路２４のようにレイル・ツー・レイル（rail to rail）動作を行う構成に限られるものでもなく、別の構成を用いてもよい。

本実施形態に係る駆動回路の回路図である。図１の駆動回路を含む液晶表示装置の概略構成図である。駆動回路の動作を説明するタイミングチャートである。

符号の説明

１０液晶表示装置
２２駆動回路
２４増幅回路
ＭＮ８，ＭＮ９，ＭＮＯ２ＮＭＯＳトランジスタ
ＭＰ８，ＭＰ９，ＭＰＯ２ＰＭＯＳトランジスタ

Claims

反転入力端、非反転入力端及び出力端を有し、ドレインが前記出力端に接続されソースが接地された出力用ＮＭＯＳトランジスタが出力段に設けられ、前記反転入力端と前記出力端が接続されたオペアンプと、
前記オペアンプの前記出力用ＮＭＯＳトランジスタのゲートに印加されるゲート電位がゲートに供給され、ドレインが電源に接続され、ソース及びバックゲートが第１ノードに接続された第１ＮＭＯＳトランジスタと、
ゲートに所定の第１電圧が供給され、ドレインが前記第１ノードに接続され、ソースが接地された第２ＮＭＯＳトランジスタと、
ゲートが前記第１ノードに接続され、ドレインが前記オペアンプの前記出力端に接続され、ソースが接地された第３ＮＭＯＳトランジスタと、
を含む負荷容量の駆動回路。
反転入力端、非反転入力端及び出力端を有し、ドレインが前記出力端に接続されソースが電源に接続された出力用ＰＭＯＳトランジスタが出力段に設けられ、前記反転入力端と前記出力端が接続されたオペアンプと、
前記オペアンプの前記出力用ＰＭＯＳトランジスタのゲートに印加されるゲート電位がゲートに供給され、ドレインが接地され、ソース及びバックゲートが第２ノードに接続された第１ＰＭＯＳトランジスタと、
ゲートに所定の第２電圧が供給され、ドレインが前記第２ノードに接続され、ソースが電源に接続された第２ＰＭＯＳトランジスタと、
ゲートが前記第２ノードに接続され、ドレインが前記オペアンプの前記出力端に接続され、ソースが電源に接続された第３ＰＭＯＳトランジスタと、
を含む負荷容量の駆動回路。
反転入力端、非反転入力端及び出力端を有し、ドレインが前記出力端に接続されソースが接地された出力用ＮＭＯＳトランジスタ及びドレインが前記出力端に接続されソースが電源に接続された出力用ＰＭＯＳトランジスタが出力段に各々設けられ、前記反転入力端と前記出力端が接続されたオペアンプと、
前記オペアンプの前記出力用ＮＭＯＳトランジスタのゲートに印加されるゲート電位がゲートに供給され、ドレインが電源に接続され、ソース及びバックゲートが第１ノードに接続された第１ＮＭＯＳトランジスタと、
ゲートに所定の第１電圧が供給され、ドレインが前記第１ノードに接続され、ソースが接地された第２ＮＭＯＳトランジスタと、
ゲートが前記第１ノードに接続され、ドレインが前記オペアンプの前記出力端に接続され、ソースが接地された第３ＮＭＯＳトランジスタと、
前記オペアンプの前記出力用ＰＭＯＳトランジスタのゲートに印加されるゲート電位がゲートに供給され、ドレインが接地され、ソース及びバックゲートが第２ノードに接続された第１ＰＭＯＳトランジスタと、
ゲートに所定の第２電圧が供給され、ドレインが前記第２ノードに接続され、ソースが電源に接続された第２ＰＭＯＳトランジスタと、
ゲートが前記第２ノードに接続され、ドレインが前記オペアンプの前記出力端に接続され、ソースが電源に接続された第３ＰＭＯＳトランジスタと、
を含む負荷容量の駆動回路。
前記第１ＮＭＯＳトランジスタのバックゲートが接続されるウェルと、前記第２ＮＭＯＳトランジスタのバックゲートが接続されるウェルが分離されていることを特徴とする請求項１又は請求項３記載の負荷容量の駆動回路。
前記第１ＰＭＯＳトランジスタのバックゲートが接続されるウェルと、前記第２ＰＭＯＳトランジスタのバックゲートが接続されるウェルが分離されていることを特徴とする請求項２又は請求項３記載の負荷容量の駆動回路。