JP3916915B2 - 表示装置用駆動回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、例えば液晶表示装置に用いられる駆動回路に関し、詳しくは階調電圧選択方式の駆動回路に関する。
【０００２】
【従来の技術】
一般的な液晶表示装置では、液晶パネルの走査線を駆動するゲートドライバと信号線を駆動するソースドライバが液晶パネルの駆動回路として接続されている。このうち、ソースドライバの駆動方式としては、アナログの表示データをスイッチの開閉により信号線に書き込むアナログサンプルホールド方式のほか、デジタルの表示データに対応する階調電圧を選択して信号線に書き込む階調電圧選択方式が知られている。
【０００３】
この階調電圧選択方式の駆動回路として、特開平１０−３０１５４１号公報には、１水平走査期間に各階調レベルが書き込まれる度数を検出し、この度数に応じて階調電圧発生回路のバイアス電流を設定するようにした液晶駆動回路が開示されている。この液晶駆動回路によれば、出力される表示データに応じた必要最小限の駆動電流をその都度流すことができるため、液晶表示装置全体の低消費電力化を図ることができる。
【０００４】
【発明が解決しようとする課題】
上記のような階調電圧選択方式の駆動回路では、表示データの階調度合いによっては、１水平走査期間に１つの階調電圧がすべての信号線に出力される場合と、１つの階調電圧が１本の信号線に出力される場合が生じる。信号線は液晶パネルの液晶容量（負荷容量）に接続されているので、ソースドライバの各階調アンプでは、出力が一本の信号線に接続される場合よりも、すべての信号線に接続される場合の方が負荷が大きくなる。
【０００５】
図８は、一般的な階調電圧選択方式の駆動回路において、１つの階調アンプから信号線に出力される階調電圧の一例を示す信号波形図である。ここでは、振幅Ｖ０の階調電圧が出力された例を示している。図８に示すように、階調アンプからの出力がすべての信号線（ここでは２７０本）に接続されたとき（図中、破線ａ）の方が、前記出力が１つの信号線に接続されたとき（図中、実線ｂ）よりも負荷が大きくなるため、立ち上がりでΔｔ１、立ち下がりでΔｔ２だけスルーレートが遅れることになる。スルーレートが遅れると、液晶容量への階調電圧の書き込み時間が短くなるため、画素上では本来の階調レベルが得られなくなり、これが表示ムラとして認識されることになる。なお、ここでは波形の立ち上がり（立ち下がり）から一定時間経過後、振幅Ｖ０（Ｖ１）に至るまでの時間をスルーレートと呼ぶものとする。
【０００６】
上述した特開平１０−３０１５４１号の液晶駆動回路では、負荷に応じて階調電圧発生回路に供給されるバイアス電流が設定されるので、スルーレートの遅れもある程度は解消されるが、同一の駆動回路を液晶容量の異なる液晶パネルと組み合わせたときには、負荷特性の違いからスルーレートの調整が必要となる。しかし、階調電圧発生回路に供給されるバイアス電流とスルーレートは必ずしも一定の比例関係にないため、負荷の大きさに適したバイアス電流を設定することが難しく、スルーレート調整が簡単にできないという問題点があった。また、バイアス電流を低く設定した場合には、階調アンプとして使われるＭＯＳトランジスタの能力が落ち、スルーレートが悪化することも考えられる。
【０００７】
この発明の目的は、階調アンプの能力を損なうことなしに、スルーレート調整を容易に行うことができる表示装置用駆動回路を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１の発明は、複数の階調電圧を発生する階調電圧発生手段と、入力された階調表示データを複数の階調レベルに変換するデータ変換手段と、前記複数の階調電圧が各々供給される複数の階調電圧入力ラインと複数の階調電圧出力ラインとがマトリクス配列されると共に、前記マトリクスの各交差部に、前記階調レベルに対応してオン／オフ制御され、オン時に前記階調電圧入力ラインと階調電圧出力ラインとを導通させて前記階調電圧入力ラインに供給された階調電圧を前記階調電圧出力ラインに出力する階調選択スイッチが接続され、前記各階調レベルに対応した階調電圧を前記階調電圧出力ライン毎に出力する階調電圧選択手段と、前記階調表示データを入力して、前記複数の階調電圧のそれぞれが１水平走査期間に選択される個数を各階調電圧毎にカウントする階調カウント手段と、前記階調カウント手段でカウントされた個数に応じて前記階調電圧出力ライン毎に抵抗値を設定する出力抵抗値設定手段とを備えたことを特徴とする表示装置用駆動回路である。
【０００９】
請求項２の発明は、請求項１において、前記出力抵抗値設定手段は、前記階調選択スイッチと階調電圧出力ラインとの間に接続され、少なくとも１つの抵抗値を選択可能に構成された出力抵抗選択回路と、前記階調カウント手段でカウントされた個数に応じて前記出力抵抗選択回路の抵抗値を非選択又は少なくとも１つ選択して、前記階調電圧入力ライン毎に抵抗値を設定する出力抵抗設定回路とからなることを特徴とする。
【００１０】
また、上記目的を達成するため、請求項３の発明は、複数の階調電圧を発生する階調電圧発生手段と、入力された階調表示データを複数の階調レベルに変換するデータ変換手段と、前記複数の階調電圧が各々供給される複数の階調電圧入力ラインと複数の階調電圧出力ラインとがマトリクス配列されると共に、前記マトリクスの各交差部に、前記階調レベルに対応してオン／オフ制御され、オン時に前記階調電圧入力ラインと階調電圧出力ラインとを導通させて前記階調電圧入力ラインに供給された階調電圧を前記階調電圧出力ラインに出力する階調選択スイッチが接続され、前記各階調レベルに対応した階調電圧を前記階調電圧出力ライン毎に出力する階調電圧選択手段と、前記階調表示データを入力して、前記複数の階調電圧のそれぞれが１水平走査期間に選択される個数を各階調電圧毎にカウントする階調カウント手段と、前記階調カウント手段でカウントされた個数に応じて前記階調電圧入力ライン毎に抵抗値を設定する入力抵抗値設定手段とを備えたことを特徴とする表示装置用駆動回路である。
【００１１】
請求項４の発明は、請求項３において、前記入力抵抗値設定手段は、前記階調電圧発生手段の出力段に接続され、少なくとも１つの抵抗値を選択可能に構成された入力抵抗選択回路と、前記階調カウント手段でカウントされた個数に応じて前記入力抵抗選択回路の抵抗値を非選択又は少なくとも１つ選択して、前記階調電圧入力ライン毎に抵抗値を設定する入力抵抗調整回路とからなることを特徴とする。
【００１５】
【発明の実施の形態】
以下、この発明に係わる表示装置用駆動回路を階調電圧選択方式による液晶表示装置のソースドライバに適用した場合の実施形態について説明する。
【００１６】
以下の説明において、“階調表示データ”とは外部から供給されるデジタルデータを、また“表示データ”とは階調電圧選択回路１４で変換されたアナログデータを指すものとする。
【００１７】
図２は、本実施形態に係わる液晶表示装置の全体的な回路構成図である。ここでは、駆動回路一体型の液晶表示装置の構成を示している。
【００１８】
図２において、アレイ基板１０上には、複数本の走査線Ｇ１，Ｇ２，…Ｇｎ（総称Ｇ）と、これと直交する複数本の信号線Ｄ１，Ｄ２，…Ｄｍ（総称Ｄ）がマトリクス配列されている。走査線Ｇの端部はゲートドライバ２に、また信号線Ｄの端部はソースドライバ３にそれぞれ接続されている。前記両線の各交点近傍には液晶画素５が形成され、これら複数の液晶画素５により表示画素部１が構成されている。液晶画素５は、画素電極６、対向電極７及びこれら電極間に保持される液晶層８から構成されている。各液晶画素５への表示データの供給は、スイッチ素子としてのＭＯＳＦＥＴ９により制御されている。各ＭＯＳＦＥＴ９のゲートは行毎に共通に走査線Ｇ１，Ｇ２，…Ｇｎに接続され、ドレインは列毎に信号線Ｄ１，Ｄ２，…Ｄｍに接続されている。また、ソースは画素電極６に接続されている。さらに、すべての液晶画素５に対応する対向電極７は共通にコモン回路４に接続されている。ただし、対向電極７はアレイ基板１０と対向配置される図示しない対向基板上に形成された電極であり、コモン回路４は図示しない外部駆動回路基板（以下、外部という）に配置されている回路である。また図示していないが、画素電極６には表示データ書き込み時の電圧変動の影響を抑制するための補助容量が並列に接続されている。
【００１９】
図２において、ソースドライバ３から信号線Ｄ１，Ｄ２，…に表示データが供給され、これと同期してゲートドライバ２から走査線Ｇ１，Ｇ２，…に行選択信号が上から下に向かって順に出力されると、その走査線Ｇに接続する各ＭＯＳＦＥＴ９がオン状態となり、信号線Ｄ１，Ｄ２，…にサンプリングされた表示データはオン状態のＭＯＳＦＥＴ９を介して液晶画素５に書き込まれる。この表示データは画素電極６と対向電極７との間に電荷として蓄積され、これに液晶層８が応答することで、その電荷の大きさに応じた階調度の映像が映し出される。なお、図２に示すアレイ基板１０は絶縁基板であり、例えばガラス基板で構成されている。
【００２０】
本実施形態において、表示画素部１に配置されるＭＯＳＦＥＴ９、及びゲートドライバ２やソースドライバ３内の図示しないスイッチ素子として使用されるＭＯＳＦＥＴは、ｐ−Ｓｉ（ポリシリコン）ＴＦＴで構成されている。そして、ゲートドライバ２、ソースドライバ３及び表示画素部１は、同一の製造プロセスによりアレイ基板１０上に一体に形成されている。
【００２１】
なお、以下に説明する実施形態１、２及び３において、ソースドライバ３１、３２及び３３は、図２のソースドライバ３に対応する。
【００２２】
［実施形態１］
図１は、実施形態１に係わるソースドライバ３１の回路構成図である。図１において、外部の電源回路から供給された電位Ｖ０、Ｖ１の外部電圧は、抵抗分割回路１１においてＶ０〜Ｖ１間でｎ段（ｎは階調数）の階調電圧Ｖｔ１〜Ｖｔｎに分割される。階調アンプ回路１２は、階調レベル毎に設けられたｎ段の階調アンプＡＭＰ１，ＡＭＰ２，…ＡＭＰｎ（総称ＡＭＰ）で構成されている。各階調アンプＡＭＰには、階調アンプ回路１２から対応する階調電圧Ｖｔ１〜Ｖｔｎと、階調電圧バイアス回路１３からそれぞれ一定のバイアス電圧（及びバイアス電流）とが供給されている。
【００２３】
抵抗分割回路１１から出力された各階調電圧は、階調アンプ回路１２の対応する階調アンプＡＭＰ１，ＡＭＰ２，…ＡＭＰｎにより、信号線Ｄ１，Ｄ２，…への書き込みに必要な電圧まで増幅された後、階調電圧選択回路１４に出力される。階調アンプＡＭＰ１，ＡＭＰ２，…ＡＭＰｎから出力される各階調電圧は、ＡＭＰ１＞ＡＭＰ２＞，…＞ＡＭＰｎ（又はこの逆）の関係にある。なお、抵抗分割回路１１，階調アンプ回路１２及びバイアス回路１３は、本実施形態における階調電圧発生手段を構成する。
【００２４】
階調電圧選択回路１４は、図２の信号線Ｄ１，Ｄ２，…Ｄｍと接続する階調電圧出力ラインＤＬ１，ＤＬ２，…ＤＬｍと、階調アンプＡＭＰ１，ＡＭＰ２，…ＡＭＰｎの出力に接続された階調電圧入力ラインＡＬ１，ＡＬ２，…ＡＬｎとがマトリクス配列（ｍ×ｎ）され、そのマトリクスの各交差部には階調選択スイッチＳＷ１１，…ＳＷｎｍ（総称ＳＷ）が接続されている。階調選択スイッチＳＷはＭＯＳＦＥＴで構成されており、各階調選択スイッチＳＷのソース電極は行毎に共通に階調電圧入力ラインＡＬに、またドレイン電極は後述する抵抗選択回路ＲＳ１１，…ＲＳｎｍ(総称ＲＳ)を介して列毎に共通に階調電圧出力ラインＤＬに、さらにゲート電極は後述するデコーダ１６の出力ラインにそれぞれ接続されている。
【００２５】
ここで、“行”とは横方向に配列されたラインである階調電圧入力ラインＡＬに、また“列”とは縦方向に配列されたラインである階調電圧出力ラインＤＬに相当する。
【００２６】
各階調選択スイッチＳＷ１１，…ＳＷｎｍは、デコーダ１６からの出力によりオン・オフが制御される。オン時には、階調電圧入力ラインＡＬと抵抗選択回路ＲＳ、並びに階調電圧出力ラインＤＬとを導通させて、階調電圧入力ラインＡＬに供給された階調電圧を階調電圧出力ラインＤＬに出力する。なお、階調電圧選択回路１４は、本実施形態における階調電圧選択手段を構成する。
【００２７】
抵抗選択回路ＲＳ１１，…ＲＳｎｍは、階調選択スイッチＳＷと階調電圧出力ラインＤＬとの間に接続された回路である。図１の抵抗選択回路ＲＳ１１を代表して説明すると、直列に接続された抵抗Ｒ１、Ｒ２及び抵抗選択スイッチＳにより構成されている。抵抗選択スイッチＳはＭＯＳＦＥＴで構成されており、抵抗選択スイッチＳのソース電極は抵抗Ｒ１，Ｒ２の中間ノードに、またドレイン電極は階調電圧出力ラインＤＬにそれぞれ接続されている。この例では、抵抗選択スイッチＳが抵抗Ｒ２と並列に接続されているが、抵抗Ｒ１と並列に接続されていてもよい。抵抗選択スイッチＳのゲート電極は後述する出力抵抗設定回路１８の信号ライン１０１に接続されている。
【００２８】
各抵抗選択スイッチＳは、出力抵抗設定回路１８から出力される信号レベルによりオン・オフが制御される。オン時には、階調選択スイッチＳＷのドレイン電極と階調電圧出力ラインＤＬとの間は抵抗Ｒ１の抵抗値に設定される。また、オフ時には階調選択スイッチＳＷのドレイン電極と階調電圧出力ラインＤＬとの間は抵抗Ｒ１＋Ｒ２の抵抗値に設定される。本実施形態では、抵抗Ｒ１＋Ｒ２の抵抗値に設定した状態において、各階調電圧の出力が１つの信号線Ｄに接続されたときに図８の実線ｂに示すようなスルーレートが得られるように抵抗Ｒ１，Ｒ２の抵抗値が決められている。
【００２９】
本実施形態の出力抵抗選択回路ＲＳでは、抵抗Ｒ１又は抵抗Ｒ１＋Ｒ２の２つの抵抗値を選択することができるが、出力抵抗選択回路ＲＳは少なくとも１つの抵抗値を選択可能に構成されていればよく、幾つかの回路構成が考えられる。例えば、抵抗Ｒ１，Ｒ２にそれぞれ並列に抵抗選択スイッチＳ１，Ｓ２（図示せず、Ｓ１は抵抗Ｒ１に、Ｓ２は抵抗Ｒ２に対応する）を接続した場合は、抵抗選択スイッチＳ１，Ｓ２を共にオンした時に抵抗Ｒ１，Ｒ２は共に非選択に設定され、抵抗選択スイッチＳ１（又はＳ２）をオフした時に抵抗Ｒ１（又はＲ２）が抵抗値に設定される。また、抵抗選択スイッチＳ１及びＳ２をオフした時には抵抗Ｒ１＋Ｒ２が抵抗値に設定される。この場合、抵抗Ｒ１，Ｒ２が同一抵抗値であれば３段階の抵抗値を設定することができ、抵抗Ｒ１，Ｒ２が異なる抵抗値であれば４段階の抵抗値を設定することができる。さらに、抵抗と抵抗選択スイッチとを適宜に組み合わせにより、多段の抵抗値を設定することが可能となる。
【００３０】
ラッチ回路１５は、外部のコントロールＩＣからシリアルデータとして供給されたデジタルの階調表示データを１ライン分ラッチし、パラレルデータとしてデコーダ１６と後述する階調カウンタ１７にそれぞれ出力する。デコーダ１６は、送られてきた階調表示データのコードを復号して、１ライン分（ｍ個）の階調レベル信号として出力する。各階調レベル信号は、各列において階調アンプＡＭＰ１，ＡＭＰ２，…ＡＭＰｎから供給される階調電圧の一つを選択する信号となる。すなわち、階調レベル信号に対応する階調選択スイッチＳＷ１１，…ＳＷｎｍが列毎に一つ選択されると、階調電圧出力ラインＤＬ１，ＤＬ２，…ＤＬｍには、階調アンプＡＭＰ１，ＡＭＰ２，…ＡＭＰｎから供給された階調電圧の一つが出力される。このようにして、入力された１ライン分の階調表示データに応じた各階調電圧（表示データ）が階調電圧出力ラインＤＬ１，ＤＬ２，…ＤＬｍから信号線Ｄ１，Ｄ２，…Ｄｍに出力される。なお、ラッチ回路１５及びデコーダ１６は、本実施形態におけるデータ変換手段を構成する。
【００３１】
本実施形態において、階調選択スイッチＳＷや抵抗選択スイッチＳは、Ｃ−ＭＯＳ、Ｎ型又はＰ型ＭＯＳトランジスタで構成することができる。
【００３２】
階調カウンタ１７は、ラッチ回路１５から送られてきた階調表示データを入力して、各階調電圧が１水平走査期間内にいくつ出力されるのかをカウントし、その結果を各階調電圧毎の出力数（個数）として出力抵抗設定回路１８に出力する。
【００３３】
出力抵抗設定回路１８は、階調カウンタ１７でカウントされた出力数（各階調電圧が１水平走査期間内に出力される個数）に応じた出力抵抗選択信号を信号ライン１０１を通じて各階調電圧毎に出力し、出力抵抗選択回路ＲＳ１１，…ＲＳｎｍの各抵抗選択スイッチＳを選択（又は非選択）する。これにより、各階調電圧に対応する階調電圧入力ラインＡＬ１，ＡＬ２，…ＡＬｎの抵抗値が、階調カウンタ１７でカウントされた出力数に応じて設定される。各抵抗選択スイッチＳは、行毎に供給される同一の出力抵抗選択信号により一斉に選択（又は非選択）される。
【００３４】
なお、出力抵抗選択回路ＲＳと出力抵抗設定回路１８は、本実施形態における出力抵抗値設定手段を構成する。
【００３５】
出力抵抗設定回路１８では、階調カウンタ１７でカウントされた階調電圧の出力数が多い場合、すなわち接続する負荷が大きい場合は、その階調電圧に対応する階調電圧入力ラインＡＬの抵抗値を抵抗Ｒ１とするために、オンレベルの出力抵抗選択信号を出力して、対応する抵抗選択スイッチＳをすべてオン状態とする。また、階調電圧の出力数が少ない場合、すなわち接続する負荷が小さい場合は、その階調電圧に対応する階調電圧入力ラインＡＬの抵抗値を抵抗Ｒ１＋Ｒ２とするため、オフレベルの出力抵抗選択信号を出力して、対応する抵抗選択スイッチＳをすべてオフ状態とする。
【００３６】
上記のような抵抗選択スイッチＳの選択は１水平走査期間毎にリセットされ、各１水平走査期間に入力される階調表示データに従って、各階調電圧入力ラインＡＬ１，ＡＬ２，…ＡＬｎの抵抗値が設定される。
【００３７】
本実施形態では、出力抵抗選択回路ＲＳで抵抗値を２段階に選択することができるため、例えば階調電圧出力ラインＤＬ１，ＤＬ２，…ＤＬｍを２７０本とすると、１水平走査期間に出力される階調電圧の出力数が０〜１３５であれば、抵抗選択スイッチＳをオフして抵抗Ｒ１＋Ｒ２の抵抗値に設定し、また１３６〜２７０であれば、抵抗選択スイッチＳをオンして抵抗Ｒ１のみの抵抗値に設定する。ただし、１水平走査期間に出力される階調電圧の出力数と設定される抵抗値との関係は、本実施形態の例に限定されることなく、適宜に変更可能である。
【００３８】
次に、実施形態１に係わるソースドライバ３１の動作を図３のタイミングチャートを参照しながら説明する。図３において、（ａ）は階調表示データのＬＯＡＤ（読み込み）信号、（ｂ）は階調表示データ、（ｃ）は階調カウンタ１７のカウント動作を示す信号、（ｄ）は出力抵抗設定回路１８から出力される出力抵抗選択信号、（ｅ）は１水平走査期間（１Ｈ）に表示画素部１に供給される表示データをそれぞれ示している。
【００３９】
期間ｎで入力された階調表示データ（ｂ）は、ラッチ回路１５で１ライン分のパラレルデータに変換され、デコーダ１６と階調カウンタ１７にそれぞれ出力される。デコーダ１６に供給された階調表示データは、１ライン分の階調レベル信号に復号され、次の期間ｎ＋１でＬＯＡＤ信号（ａ）が入力されると同時に、表示データとして信号線Ｄ１，Ｄ２，…に出力される。図３では（ｅ）のＤａｔａ（ｎ）に相当する。
【００４０】
一方、階調カウンタ１７では、入力された階調表示データを元に、各階調電圧が１水平走査期間内にいくつ出力されるかがカウントされる（ｃ）。カウント結果は、次の期間ｎ＋１でＬＯＡＤ信号が入力されると同時に、出力抵抗設定回路１８に供給される。出力抵抗設定回路１８では、ＬＯＡＤ信号が入力している間に、階調カウンタ１７でカウントされた出力数に応じて、各階調電圧毎に出力抵抗選択信号を出力する（ｄ）。
【００４１】
このように、期間ｎで入力した階調表示データが期間ｎ＋１で表示データとして表示画素部１に供給される前に、出力抵抗選択回路ＲＳ１１，…ＲＳｎｍの各抵抗選択スイッチＳが期間ｎでのカウント結果に応じて選択（又は非選択）される。これにより、各階調電圧に対応する階調電圧入力ラインＡＬ１，ＡＬ２，…ＡＬｎでは、接続する負荷の大きさに対応した抵抗値がそれぞれ設定される。この際、階調アンプＡＭＰの出力に接続される負荷の数が少ないときには通常の抵抗値に設定され、負荷の数が多いときにはそれよりも小さいに抵抗値に設定される。
【００４２】
本実施形態において、１つの階調アンプＡＭＰから信号線Ｄに出力される階調電圧の一例を図４に示す。ここでは、電位Ｖ０の階調電圧（例えばＶｔ１）が出力された例を示している。図４に示すように、階調アンプからの出力がすべての信号線（２７０本）に接続されたとき（図中、太破線ａ′）と、前記出力が１つの信号線に接続されたとき（図中、実線ｂ）とを比較すると、スルーレートの遅れを立ち上がりでΔｔ１′、立ち下がりでΔｔ２′とすることができ、図８に示す従来例に比べスルーレートの遅れを大幅に改善することができる。
【００４３】
本実施形態の構成によれば、１水平走査期間に接続される負荷の大きさに係わらずスルーレートをほぼ均一化することができるので、負荷が大きい場合であっても液晶容量への階調電圧の書き込み時間が短くなることがない。すなわち、表示データの階調度合いがどのようなものであっても、画素上では常に本来の階調レベルが得られることになる。したがって、階調レベルの不足による表示ムラを解消して、高品位な画像を得ることができる。
【００４４】
また、本実施形態の構成においては、出力抵抗選択回路ＲＳ１１，…ＲＳｎｍにより階調電圧入力ラインＡＬの抵抗値を設定するようにしているので、同一のソースドライバを液晶容量の異なる液晶パネルと組み合わせる場合でも、抵抗Ｒ１，Ｒ２を液晶容量に応じて再設定することにより、スルーレート調整を容易に行うことができる。先に説明したように、負荷に応じて階調電圧発生回路に供給するバイアス電流を設定するように構成した場合は、負荷の大きさに適したバイアス電流を設定することが難しいため、同一のソースドライバを液晶容量の異なる液晶パネルと組み合わせる際のスルーレート調整が難しいという問題点がある。しかし、本実施形態のように負荷に応じて抵抗値を設定する構成においては、時定数により、スルーレートΔｔ＝ＣＲ（ここで、Ｃ＝ＬＳＩ内部寄生容量＋液晶パネル負荷容量）の関係が成り立つため、負荷の大きさに適した抵抗値を容易に設定することができる。
【００４５】
また、ソースドライバ３１、ゲートドライバ２及び表示画素部１は同一の製造プロセスで作製することができるため、抵抗Ｒ１，Ｒ２の抵抗値は、プロセス条件等を修正することで容易に再設定することができる。
【００４６】
さらに、階調アンプＡＭＰには常に一定のバイアス電流が供給されるため、バイアス電流が低く設定されることにより、階調アンプの能力が低下するという不具合を防ぐことができる。したがって、階調アンプの能力を損なうことなしに、スルーレート調整を容易に行うことができる。
【００４７】
［実施形態２］
図５は、実施形態２に係わるソースドライバ３２の回路構成図である。図５では、図１と同等部分を同一符号で示すものとし、その説明を適宜に省略する。
【００４８】
実施形態２のソースドライバ３２では、図１の出力抵抗選択回路ＲＳ１１，…ＲＳｎｍと出力抵抗設定回路１８の代わりに、入力抵抗選択回路ＲＳ１，…ＲＳｎと入力抵抗設定回路１９を備えている。
【００４９】
入力抵抗選択回路ＲＳ１，…ＲＳｎは、階調アンプ回路１２の出力段に接続された回路であり、入力抵抗選択回路ＲＳ１に代表して示すように、直列に接続された抵抗Ｒ１，Ｒ２及び抵抗選択スイッチＳ１、Ｓ２により構成されている。抵抗選択スイッチＳ１，Ｓ２はＭＯＳＦＥＴで構成されており、抵抗選択スイッチＳ１のソース電極は階調電圧入力ラインＡＬに、ドレイン電極は抵抗Ｒ１、Ｒ２の中間ノードにそれぞれ接続されている。また、抵抗選択スイッチＳ２のソース電極は抵抗Ｒ１、Ｒ２の中間ノードに、ドレイン電極は階調電圧入力ラインＡＬに、それぞれ接続されている。さらに、各スイッチのゲート電極は後述する入力抵抗設定回路１９からの信号ライン１０２，１０３にそれぞれ接続されている。
【００５０】
各抵抗選択スイッチＳ１，Ｓ２は、入力抵抗設定回路１９から出力される入力抵抗選択信号によりオン・オフが制御され、これにより回路の抵抗値が設定される。すなわち、抵抗選択スイッチＳ１，Ｓ２がオンすると、抵抗Ｒ１，Ｒ２は共に非選択に設定され、抵抗選択スイッチＳ１（又はＳ２）がオフすると、抵抗Ｒ１（又はＲ２）が抵抗値として設定される。また、抵抗選択スイッチＳ１及びＳ２がオフすると、抵抗Ｒ１＋Ｒ２が抵抗値として設定される。本実施形態では、抵抗Ｒ１，Ｒ２を異なる抵抗値（Ｒ１＜Ｒ２）としているため、抵抗選択スイッチＳ１又はＳ２のオン・オフにより４段階の抵抗値を設定することができる。ただし、抵抗Ｒ１，Ｒ２が同一抵抗値であれば３段階の抵抗値を設定することができる。
【００５１】
さらに、抵抗と抵抗選択スイッチとを適宜に組み合わせることにより、多段の抵抗値を設定することが可能となる。本実施形態においても、抵抗Ｒ１＋Ｒ２の抵抗値に設定した状態において、各階調電圧の出力が１つの信号線Ｄに接続されたときに図８の実線ｂに示すようなスルーレートが得られるように抵抗Ｒ１，Ｒ２の抵抗値が決められている。
【００５２】
入力抵抗設定回路１９は、階調カウンタ１７でカウントされた出力数に応じた入力抵抗選択信号を信号ライン１０２，１０３を通じて各階調電圧毎に出力し、入力抵抗選択回路ＲＳ１，…ＲＳｎの抵抗選択スイッチＳ１，Ｓ２を選択又は非選択とする。これにより、各階調電圧に対応する階調電圧入力ラインＡＬ１，Ａｌ２，…Ａｌｎの抵抗値が、階調カウンタ１７でカウントされた出力数に応じて設定される。
【００５３】
なお、入力抵抗選択回路ＲＳと入力抵抗設定回路１９は、本実施形態における入力抵抗値設定手段を構成する。
【００５４】
入力抵抗設定回路１９では、階調カウンタ１７でカウントされた階調電圧の出力数が多い場合、すなわち接続する負荷が大きい場合は、その階調電圧に対応する階調電圧入力ラインＡＬの抵抗値を抵抗Ｒ１とするために、信号ライン１０２にはオフレベル、信号ライン１０３にはオンレベルの入力抵抗選択信号を出力して、対応する抵抗選択スイッチＳ１をすべてオフ状態、Ｓ２をすべてオン状態とする。また、階調電圧の出力数が少ない場合、すなわち接続する負荷が小さい場合は、その階調電圧に対応する階調電圧入力ラインＡＬの抵抗値を抵抗Ｒ１＋Ｒ２とするために、信号ライン１０２及び１０３にオフレベルの入力抵抗選択信号を出力して、対応する抵抗選択スイッチＳ１，Ｓ２をすべてオフ状態とする。
【００５５】
上記のような抵抗選択スイッチＳ１，Ｓ２の選択は１水平走査期間毎にリセットされ、各１水平走査期間に入力される階調表示データに従って、各階調電圧入力ラインＡＬ１，ＡＬ２，…ＡＬｎの抵抗値が設定される。
【００５６】
本実施形態では、入力抵抗選択回路ＲＳで抵抗値を４段階に選択することができるため、例えば階調電圧出力ラインＤＬ１，ＤＬ２，…ＤＬｍを２７０本とすると、１水平走査期間に出力される階調電圧の出力数が０〜７０であれば、抵抗選択スイッチＳ１，Ｓ２を共にオフ状態として抵抗Ｒ１＋Ｒ２の抵抗値に設定し、出力数が７１〜１４０であれば、抵抗選択スイッチＳ１をオン状態、Ｓ２をオフ状態として抵抗Ｒ２のみの抵抗値に設定する。また出力数が１４１〜２１０であれば、抵抗選択スイッチＳ１をオフ状態、Ｓ２をオン状態として抵抗Ｒ１のみの抵抗値に設定し、さらに出力数が２１０〜２７０であれば、抵抗選択スイッチＳ１，Ｓ２を共にオン状態として抵抗Ｒ１，Ｒ２を共に非選択に設定する。この場合は、階調電圧出力ラインＤＬ１，ＤＬ２，…ＤＬｍのもつ配線抵抗値に設定されたことになる。なお、１水平走査期間に出力される階調電圧の出力数と設定される抵抗値との関係は、本実施形態の例に限定されることなく、適宜に変更可能である。
【００５７】
この実施形態２のように、階調電圧の出力数に応じて階調電圧入力ラインの抵抗値を設定するように構成した場合においても、図４に示すように、スルーレートの遅れを立ち上がりでΔｔ１′、立ち下がりでΔｔ２′とすることができ、図８の従来例に比べスルーレートの遅れを大幅に改善することができる。このように、１水平走査期間に接続される負荷の大きさに係わらずスルーレートをほぼ均一化することができるため、表示データの階調度合いに関わらず、画素上では常に本来の階調レベルを得ることができるようになり、階調レベルの不足による表示ムラを解消して、高品位な画像を得ることができる。
【００５８】
また、本実施形態においては、入力抵抗選択回路ＲＳ１，…ＲＳｎから入力抵抗選択信号を出力して階調電圧入力ラインＡＬの抵抗値を設定するようにしているので、同一のソースドライバを液晶容量の異なる液晶パネルと組み合わせる場合でも、抵抗Ｒ１，Ｒ２を液晶容量に応じて再設定することにより、スルーレート調整を容易に行うことができる。この場合も、時定数により、スルーレートΔｔ＝ＣＲ（ここで、Ｃ＝ＬＳＩ内部寄生容量＋液晶パネル負荷容量）の関係が成り立つため、負荷の大きさに適した抵抗値を容易に設定することができる。
【００５９】
また、ソースドライバ３２、ゲートドライバ２及び表示画素部１は同一の製造プロセスで作製することができるため、抵抗Ｒ１，Ｒ２の抵抗値は、プロセス条件等を修正することで容易に再設定することができる。とくに、実施形態２の入力抵抗選択回路ＲＳ１，ＲＳ２，…Ｒｓｎは、実施形態１の出力抵抗選択回路ＲＳ１１，…ＲＳｎｍよりも抵抗及びスイッチ数を大幅に少なくすることができるため、低消費電力化が可能となるだけでなく、基板構成を簡略化して製造コストの低減を図ることができる。
【００６０】
さらに、階調アンプＡＭＰには常に一定のバイアス電流が供給されるため、バイアス電流が低く設定されることにより、階調アンプの能力が低下するという不具合を防ぐことができる。したがって、階調アンプの能力を損なうことなしに、スルーレート調整を容易に行うことができる。
【００６１】
さらに加えて、実施形態１及び２においては、階調アンプＡＭＰやバイアス回路の構成を変更する必要がないというメリットがある。
【００６２】
［実施形態３］
図６は、実施形態３に係わるソースドライバ３３の回路構成図である。図６では、図１又は図５と同等部分を同一符号で示すものとし、その説明を適宜に省略する。
【００６３】
実施形態３のソースドライバ３３では、図５の入力抵抗選択回路ＲＳ１，…ＲＳｎと入力抵抗設定回路１９の代わりに、階調アンプ回路２１と出力電流設定回路２０を備えている。
【００６４】
階調アンプ回路２１は、階調電圧の出力数に応じて出力電流を供給する経路を選択可能な階調アンプＡＭＰ１１，ＡＭＰ１２，…ＡＭＰｎにより構成されている。次に、階調アンプＡＭＰ１１を代表して構成を説明する。
【００６５】
図７は、階調アンプＡＭＰ１１の回路構成図である。作動増幅部１１１は、Ｎ型のトランジスタＴｒＮ１，ＴｒＮ２及びＰ型のトランジスタＴｒＰ１，ＴｒＰ２及びＴｒＰ３で構成されている。これらトランジスタはＭＯＳＦＥＴで構成されている。
【００６６】
ＴｒＰ１にはバイアス回路１３から定電圧が供給され、ＴｒＮ２には抵抗分割回路１１から階調電圧Ｖｔ１が供給されている。上記トランジスタのうち、ＴｒＰ２，ＴｒＰ３はトランジスタサイズが同じであり、またＴｒＮ１，ＴｒＮ２についてもトランジスタサイズは同じである。ただし、ＴｒＮ１≠ＴｒＰ１，ＴｒＮ２≠ＴｒＰ２であり、Ｐ型及びＮ型のトランジスタサイズは異なるものとする。
【００６７】
ここで、階調アンプ回路２１の基本動作について説明する。階調アンプＡＭＰ１１，ＡＭＰ１２，…ＡＭＰｎには、抵抗分割回路１１からそれぞれ対応する階調電圧Ｖｔ１〜Ｖｔｎが与えられている。このうち、電圧の低い階調電圧がＴｒＮ２に与えられる階調アンプ（例えばＡＭＰｎ）では、ＴｒＰ３−ＴｒＮ２の経路に流れる電流Ｉ１が減少するため、ノードＡの電圧は増加する。そのため、ＴｒＮ３の電流ＩDS は増大し、アンプ出力ＯＵＴの電圧は低くなる。このアンプ出力ＯＵＴの電圧はＴｒＮ１のゲート電極に印加され、ＴｒＰ２−ＴｒＮ１間の電流Ｉ２が減少する。ここで、ＴｒＰ２，ＴｔＰ３のゲート電圧はＴｒＰ２−ＴｒＮ１間にも供給されているため、ＴｒＮ１−ＴｒＰ３間の電圧がノードＡの電圧（Ｉ１＝Ｉ２）と等しくなるまで上記動作が続けられ、入力された階調電圧Ｖｔｎがアンプ出力ＯＵＴとなった時点で階調アンプ内部が安定する。
【００６８】
一方、電圧の高い階調電圧がＴｒＮ２に与えられる階調アンプ（例えばＡＭＰ１１）では、ＴｒＰ３−ＴｒＮ２の経路に流れる電流Ｉ１が増加し、ノードＡの電圧が低下する。そのため、ＴｒＮ３の電流ＩDS は減少し、アンプ出力ＯＵＴの電圧は高くなる。このアンプ出力ＯＵＴの電圧はＴｒＮ１のゲート電極に印加され、ＴｒＰ２−ＴｒＮ１間の電流Ｉ２は増加する。この後、ＴｒＮ１−ＴｒＰ３間の電圧がノードＡの電圧（Ｉ１＝Ｉ２）と等しくなるまで上記動作が続けられ、入力された階調電圧Ｖｔｎがアンプ出力ＯＵＴとなった時点で階調アンプ内部が安定する。
【００６９】
電流供給経路選択部（出力部）１１２は、Ｎ型トランジスタＴｒＮ３，ＴｒＮ４，ＴｒＮ５及びＰ型トランジスタＴｒＰ４、ＴｒＰ５及びＴｒＰ６で構成されている。これらトランジスタはＭＯＳＦＥＴで構成されている。
【００７０】
ＴｒＰ４には、ＴｒＰ１と同じ定電圧がバイアス回路１３から供給されている。また電流供給経路選択部１１２の出力端であるアンプ出力ＯＵＴは、対応する階調電圧入力ラインＡＬ１に接続されている。上記トランジスタのうち、ＴｒＰ６とＴｒＮ５は電流供給経路を切り替えるためのスイッチとして機能し、ＴｒＰ５とＴｒＮ４のオン抵抗に依存しないようにオン抵抗が低い（Ｌ＝小，Ｗ＝大）トランジスタサイズとなっている。ＴｒＰ６とＴｒＮ５のゲート電極には、後述する出力電流設定回路２０からの信号ライン１０４が接続されている。ただし、ＴｒＰ６はインバータＩＮＶを介して信号ライン１０４と接続されている。
【００７１】
階調アンプＡＭＰ１１のＴｒＰ６，ＴｒＮ５は、出力電流設定回路２０から出力される出力電流経路選択信号によりオン・オフが制御され、これにより階調電圧入力ラインに出力される出力電流が設定される。
【００７２】
例えば、通常時はＬレベルの出力電流経路選択信号が入力されるとすると、この時にはＴｒＰ６のゲート電極にはＨレベル、ＴｒＮ５のゲート電極にはＬレベルの信号がそれぞれ印加されるので、ＴｒＰ６及びＴｒＮ５は共にオフする。このため、出力電流を供給するトランジスタ回路の電流供給経路は、ＴｒＰ４及びＴｒＮ３の２つのトランジスタ回路となる。一方、Ｈレベルの出力電流経路選択信号が入力された場合、ＴｒＰ６のゲート電極にはＬレベル、ＴｒＮ５のゲート電極にはＨレベルの信号がそれぞれ印加されるので、ＴｒＰ６及びＴｒＮ５は共にオンする。ここで、トランジスタサイズをＴｒＰ４＝ＴｒＰ５、ＴｒＮ３＝ＴｒＮ４とすると、出力電流を供給するトランジスタ回路の電流供給経路は、ＴｒＰ４とＴｒＰ５＋ＴｒＰ６の２経路が並列に接続されたトランジスタ回路が電源電圧ＶＤＤ〜アンプ出力ＯＵＴを経由する電流供給経路となり、ＴｒＮ３とＴｒＮ４＋ＴｒＮ５の２経路が並列に接続されたトランジスタ回路がアンプ出力ＯＵＴ〜接地電圧ＧＮＤを経由する電流供給経路となる。この場合には、トランジスタ回路のＷ値が２倍となるため、電流供給経路選択部１１２のオン抵抗は１／２となり、電流供給能力は２倍となる。
【００７３】
出力電流設定回路２０は、階調カウンタ１７でカウントされた出力数に応じた出力電流経路選択信号を各階調電圧毎に信号ライン１０４を通じて出力し、階調アンプＡＭＰの電流供給経路選択部１１２に含まれるＴｒＰ６，ＴｒＮ５をオン・オフする。これにより、各階調電圧に対応する階調電圧入力ラインＡＬ１，Ａｌ２，…Ａｌｎへ供給される出力電流が、階調カウンタ１７でカウントされた出力数に応じて設定される。
【００７４】
なお、電流供給経路選択部１１２と出力電流設定回路２０は、本実施形態における出力電流設定手段を構成する。
【００７５】
次に、階調アンプ回路２１で出力電流を設定する動作について説明する。出力電流設定回路２０では、階調カウンタ１７でカウントされた階調電圧の出力数が少ない場合、すなわち接続する負荷が小さい場合は、その階調電圧に対応する階調電圧入力ラインＡＬの出力電流が通常時の電流量となるようにＬレベルの出力電流選択信号を出力して、出力電流を供給するトランジスタ回路の電流供給経路をＴｒＰ４及びＴｒＮ３の２つのトランジスタ回路とする。また、階調電圧の出力数が多い場合、すなわち接続する負荷が大きい場合は、その階調電圧に対応する階調電圧入力ラインＡＬの出力電流が通常時よりも多い電流量となるようにＨレベルの出力電流選択信号を出力して、出力電流を供給するトランジスタ回路の電流供給経路として、ＴｒＰ４とＴｒＰ５＋ＴｒＰ６の２経路が並列に接続されたトランジスタ回路を電源電圧ＶＤＤ〜アンプ出力ＯＵＴを経由する電流供給経路とし、且つＴｒＮ３とＴｒＮ４＋ＴｒＮ５の２経路が並列に接続されたトランジスタ回路をアンプ出力ＯＵＴ〜接地電圧ＧＮＤを経由する電流供給経路とする。この場合はトランジスタ回路のＷ値が２倍となるため、出力電流を供給するトランジスタ回路の電流供給経路をＴｒＰ４及びＴｒＮ３の２つのトランジスタ回路とした場合と比べ、電流供給経路選択部１１２の電流供給能力を２倍にすることができる。
【００７６】
この実施形態３のように、階調電圧の出力数に応じて階調アンプＡＭＰの出力電流を設定するように構成した場合においても、図４に示すように、スルーレートの遅れを立ち上がりでΔｔ１′、立ち下がりでΔｔ２′とすることができ、図８の従来例に比べスルーレートの遅れを大幅に改善することができる。このように、１水平走査期間に接続される負荷の大きさに係わらずスルーレートをほぼ均一化することができるため、表示データの階調度合いに関わらず、画素上では常に本来の階調レベルを得ることができるようになり、階調レベルの不足による表示ムラを解消して、高品位な画像を得ることができる。
【００７７】
本実施形態において、１水平走査期間に出力される階調電圧の出力数と設定される出力電流との関係は、本実施形態の例に限定されることなく、適宜に変更可能である。
【００７８】
また、実施形態３ではＰ型のトランジスタＴｒＰ４とＴｒＰ５＋ＴｒＰ６、並びにＮ型のトランジスタＴｒＮ３とＴｒＮ４＋ＴｒＮ５を同時に切り替える例について説明したが、出力電流経路選択信号によりＴｒＰ６のみをオンさせるように構成した場合、出力電流を供給するトランジスタ回路の電流供給経路は、電源電圧ＶＤＤ〜アンプ出力ＯＵＴを経由する電流供給経路において、ＴｒＰ４とＴｒＰ５＋ＴｒＰ６の２経路が並列に接続されたトランジスタ回路のみとなり、出力電流の立ち上がりのスルーレートのみを調整することができる。また、出力電流経路選択信号によりＴｒＮ５のみをオンさせるように構成した場合、出力電流を供給するトランジスタ回路の電流供給経路は、アンプ出力ＯＵＴ〜接地電圧ＧＮＤを経由する電流供給経路において、ＴｒＴ３とＴｒＮ４＋ＴｒＮ５の２経路が並列に接続されたトランジスタ回路のみとなり、出力電流の立ち下がりのスルーレートのみを調整することができる。
【００７９】
また、本実施形態においては、階調アンプＡＭＰ１１，ＡＭＰ１２，…ＡＭＰｎにおいて階調電圧の出力数に応じた出力電流を設定するようにしているので、同一のソースドライバを液晶容量の異なる液晶パネルと組み合わせる場合でも、階調アンプＡＭＰのトランジスタサイズを液晶容量に応じて再設定することにより、スルーレート調整を容易に行うことができる。
【００８０】
また、階調アンプ回路２１は、ソースドライバ３３、ゲートドライバ２及び表示画素部１は同一の製造プロセスで作製することができるため、トランジスタサイズは、プロセス条件等を修正することで容易に再設定することができる。とくに、実施形態３では、実施形態１及び２に比べて抵抗数を大幅に少なくすることができるため、低消費電力化が可能となるだけでなく、基板構成を簡略化して製造コストの低減を図ることができる。さらに、階調アンプＡＭＰには常に一定のバイアス電流が供給されるため、バイアス電流が低く設定されることにより、階調アンプの能力が低下するという不具合を防ぐことができる。したがって、階調アンプの能力を損なうことなしに、スルーレート調整を容易に行うことができる。
【００８１】
【発明の効果】
以上説明したように、本発明に係わる表示装置用駆動回路では、負荷の大きさに応じて階調電圧入力ラインの抵抗値や出力電流を設定するようにしたので、階調電圧入力ラインによりスルーレートの変動するソースドライバのスルーレート調整を容易に行うことができる。また、同一のソースドライバを液晶容量の異なる液晶パネルと組み合わせる場合でもスルーレート調整を容易に行うことができる。また、階調アンプには常に一定のバイアス電流が供給されるため、階調アンプの能力が低下することがない。
【００８２】
したがって、本発明に係わる表示装置用駆動回路によれば、階調アンプの能力を損なうことなしに、スルーレート調整を容易に行うことができる。
【図面の簡単な説明】
【図１】実施形態１に係わるソースドライバの回路構成図。
【図２】実施形態に係わる液晶表示装置の全体的な回路構成図。
【図３】実施形態１に係わるソースドライバの動作を示すタイミングチャート。
【図４】信号線への出力数とスルーレートとの関係を示す実施形態の信号波形図。
【図５】実施形態２に係わるソースドライバの回路構成図。
【図６】実施形態３に係わるソースドライバの回路構成図。
【図７】階調アンプの回路構成図。
【図８】信号線への出力数とスルーレートとの関係を示す従来例の信号波形図。
【符号の説明】
１：表示画素部、３，３１，３２，３３：ソースドライバ、１１：抵抗分割回路、１２，２１：階調アンプ回路、１３：バイアス回路、１４：階調電圧選択回路、１５：ラッチ回路、１６：デコーダ、１７：階調カウンタ、１８：出力抵抗設定回路、１９：入力抵抗設定回路、２０：出力電流設定回路、１０１〜１０４：信号ライン、１１１：作動増幅部、１１２：電流供給経路選択部、ＡＭＰ１，ＡＭＰ２，…ＡＭＰｎ，ＡＭＰ１１，ＡＭＰ１２，…ＡＭＰｎ：階調アンプ、Ｄ１，Ｄ２，…Ｄｍ：信号線、ＤＬ１，ＤＬ２，…ＤＬｍ：階調電圧出力ライン、ＲＳ１１，…ＲＳｎｍ：抵抗選択回路、ＳＷ１１，…ＳＷｎｍ：階調選択スイッチ、ＲＳ１１，…ＲＳｎｍ：出力抵抗選択回路
【発明の属する技術分野】
この発明は、例えば液晶表示装置に用いられる駆動回路に関し、詳しくは階調電圧選択方式の駆動回路に関する。
【０００２】
【従来の技術】
一般的な液晶表示装置では、液晶パネルの走査線を駆動するゲートドライバと信号線を駆動するソースドライバが液晶パネルの駆動回路として接続されている。このうち、ソースドライバの駆動方式としては、アナログの表示データをスイッチの開閉により信号線に書き込むアナログサンプルホールド方式のほか、デジタルの表示データに対応する階調電圧を選択して信号線に書き込む階調電圧選択方式が知られている。
【０００３】
この階調電圧選択方式の駆動回路として、特開平１０−３０１５４１号公報には、１水平走査期間に各階調レベルが書き込まれる度数を検出し、この度数に応じて階調電圧発生回路のバイアス電流を設定するようにした液晶駆動回路が開示されている。この液晶駆動回路によれば、出力される表示データに応じた必要最小限の駆動電流をその都度流すことができるため、液晶表示装置全体の低消費電力化を図ることができる。
【０００４】
【発明が解決しようとする課題】
上記のような階調電圧選択方式の駆動回路では、表示データの階調度合いによっては、１水平走査期間に１つの階調電圧がすべての信号線に出力される場合と、１つの階調電圧が１本の信号線に出力される場合が生じる。信号線は液晶パネルの液晶容量（負荷容量）に接続されているので、ソースドライバの各階調アンプでは、出力が一本の信号線に接続される場合よりも、すべての信号線に接続される場合の方が負荷が大きくなる。
【０００５】
図８は、一般的な階調電圧選択方式の駆動回路において、１つの階調アンプから信号線に出力される階調電圧の一例を示す信号波形図である。ここでは、振幅Ｖ０の階調電圧が出力された例を示している。図８に示すように、階調アンプからの出力がすべての信号線（ここでは２７０本）に接続されたとき（図中、破線ａ）の方が、前記出力が１つの信号線に接続されたとき（図中、実線ｂ）よりも負荷が大きくなるため、立ち上がりでΔｔ１、立ち下がりでΔｔ２だけスルーレートが遅れることになる。スルーレートが遅れると、液晶容量への階調電圧の書き込み時間が短くなるため、画素上では本来の階調レベルが得られなくなり、これが表示ムラとして認識されることになる。なお、ここでは波形の立ち上がり（立ち下がり）から一定時間経過後、振幅Ｖ０（Ｖ１）に至るまでの時間をスルーレートと呼ぶものとする。
【０００６】
上述した特開平１０−３０１５４１号の液晶駆動回路では、負荷に応じて階調電圧発生回路に供給されるバイアス電流が設定されるので、スルーレートの遅れもある程度は解消されるが、同一の駆動回路を液晶容量の異なる液晶パネルと組み合わせたときには、負荷特性の違いからスルーレートの調整が必要となる。しかし、階調電圧発生回路に供給されるバイアス電流とスルーレートは必ずしも一定の比例関係にないため、負荷の大きさに適したバイアス電流を設定することが難しく、スルーレート調整が簡単にできないという問題点があった。また、バイアス電流を低く設定した場合には、階調アンプとして使われるＭＯＳトランジスタの能力が落ち、スルーレートが悪化することも考えられる。
【０００７】
この発明の目的は、階調アンプの能力を損なうことなしに、スルーレート調整を容易に行うことができる表示装置用駆動回路を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１の発明は、複数の階調電圧を発生する階調電圧発生手段と、入力された階調表示データを複数の階調レベルに変換するデータ変換手段と、前記複数の階調電圧が各々供給される複数の階調電圧入力ラインと複数の階調電圧出力ラインとがマトリクス配列されると共に、前記マトリクスの各交差部に、前記階調レベルに対応してオン／オフ制御され、オン時に前記階調電圧入力ラインと階調電圧出力ラインとを導通させて前記階調電圧入力ラインに供給された階調電圧を前記階調電圧出力ラインに出力する階調選択スイッチが接続され、前記各階調レベルに対応した階調電圧を前記階調電圧出力ライン毎に出力する階調電圧選択手段と、前記階調表示データを入力して、前記複数の階調電圧のそれぞれが１水平走査期間に選択される個数を各階調電圧毎にカウントする階調カウント手段と、前記階調カウント手段でカウントされた個数に応じて前記階調電圧出力ライン毎に抵抗値を設定する出力抵抗値設定手段とを備えたことを特徴とする表示装置用駆動回路である。
【０００９】
請求項２の発明は、請求項１において、前記出力抵抗値設定手段は、前記階調選択スイッチと階調電圧出力ラインとの間に接続され、少なくとも１つの抵抗値を選択可能に構成された出力抵抗選択回路と、前記階調カウント手段でカウントされた個数に応じて前記出力抵抗選択回路の抵抗値を非選択又は少なくとも１つ選択して、前記階調電圧入力ライン毎に抵抗値を設定する出力抵抗設定回路とからなることを特徴とする。
【００１０】
また、上記目的を達成するため、請求項３の発明は、複数の階調電圧を発生する階調電圧発生手段と、入力された階調表示データを複数の階調レベルに変換するデータ変換手段と、前記複数の階調電圧が各々供給される複数の階調電圧入力ラインと複数の階調電圧出力ラインとがマトリクス配列されると共に、前記マトリクスの各交差部に、前記階調レベルに対応してオン／オフ制御され、オン時に前記階調電圧入力ラインと階調電圧出力ラインとを導通させて前記階調電圧入力ラインに供給された階調電圧を前記階調電圧出力ラインに出力する階調選択スイッチが接続され、前記各階調レベルに対応した階調電圧を前記階調電圧出力ライン毎に出力する階調電圧選択手段と、前記階調表示データを入力して、前記複数の階調電圧のそれぞれが１水平走査期間に選択される個数を各階調電圧毎にカウントする階調カウント手段と、前記階調カウント手段でカウントされた個数に応じて前記階調電圧入力ライン毎に抵抗値を設定する入力抵抗値設定手段とを備えたことを特徴とする表示装置用駆動回路である。
【００１１】
請求項４の発明は、請求項３において、前記入力抵抗値設定手段は、前記階調電圧発生手段の出力段に接続され、少なくとも１つの抵抗値を選択可能に構成された入力抵抗選択回路と、前記階調カウント手段でカウントされた個数に応じて前記入力抵抗選択回路の抵抗値を非選択又は少なくとも１つ選択して、前記階調電圧入力ライン毎に抵抗値を設定する入力抵抗調整回路とからなることを特徴とする。
【００１５】
【発明の実施の形態】
以下、この発明に係わる表示装置用駆動回路を階調電圧選択方式による液晶表示装置のソースドライバに適用した場合の実施形態について説明する。
【００１６】
以下の説明において、“階調表示データ”とは外部から供給されるデジタルデータを、また“表示データ”とは階調電圧選択回路１４で変換されたアナログデータを指すものとする。
【００１７】
図２は、本実施形態に係わる液晶表示装置の全体的な回路構成図である。ここでは、駆動回路一体型の液晶表示装置の構成を示している。
【００１８】
図２において、アレイ基板１０上には、複数本の走査線Ｇ１，Ｇ２，…Ｇｎ（総称Ｇ）と、これと直交する複数本の信号線Ｄ１，Ｄ２，…Ｄｍ（総称Ｄ）がマトリクス配列されている。走査線Ｇの端部はゲートドライバ２に、また信号線Ｄの端部はソースドライバ３にそれぞれ接続されている。前記両線の各交点近傍には液晶画素５が形成され、これら複数の液晶画素５により表示画素部１が構成されている。液晶画素５は、画素電極６、対向電極７及びこれら電極間に保持される液晶層８から構成されている。各液晶画素５への表示データの供給は、スイッチ素子としてのＭＯＳＦＥＴ９により制御されている。各ＭＯＳＦＥＴ９のゲートは行毎に共通に走査線Ｇ１，Ｇ２，…Ｇｎに接続され、ドレインは列毎に信号線Ｄ１，Ｄ２，…Ｄｍに接続されている。また、ソースは画素電極６に接続されている。さらに、すべての液晶画素５に対応する対向電極７は共通にコモン回路４に接続されている。ただし、対向電極７はアレイ基板１０と対向配置される図示しない対向基板上に形成された電極であり、コモン回路４は図示しない外部駆動回路基板（以下、外部という）に配置されている回路である。また図示していないが、画素電極６には表示データ書き込み時の電圧変動の影響を抑制するための補助容量が並列に接続されている。
【００１９】
図２において、ソースドライバ３から信号線Ｄ１，Ｄ２，…に表示データが供給され、これと同期してゲートドライバ２から走査線Ｇ１，Ｇ２，…に行選択信号が上から下に向かって順に出力されると、その走査線Ｇに接続する各ＭＯＳＦＥＴ９がオン状態となり、信号線Ｄ１，Ｄ２，…にサンプリングされた表示データはオン状態のＭＯＳＦＥＴ９を介して液晶画素５に書き込まれる。この表示データは画素電極６と対向電極７との間に電荷として蓄積され、これに液晶層８が応答することで、その電荷の大きさに応じた階調度の映像が映し出される。なお、図２に示すアレイ基板１０は絶縁基板であり、例えばガラス基板で構成されている。
【００２０】
本実施形態において、表示画素部１に配置されるＭＯＳＦＥＴ９、及びゲートドライバ２やソースドライバ３内の図示しないスイッチ素子として使用されるＭＯＳＦＥＴは、ｐ−Ｓｉ（ポリシリコン）ＴＦＴで構成されている。そして、ゲートドライバ２、ソースドライバ３及び表示画素部１は、同一の製造プロセスによりアレイ基板１０上に一体に形成されている。
【００２１】
なお、以下に説明する実施形態１、２及び３において、ソースドライバ３１、３２及び３３は、図２のソースドライバ３に対応する。
【００２２】
［実施形態１］
図１は、実施形態１に係わるソースドライバ３１の回路構成図である。図１において、外部の電源回路から供給された電位Ｖ０、Ｖ１の外部電圧は、抵抗分割回路１１においてＶ０〜Ｖ１間でｎ段（ｎは階調数）の階調電圧Ｖｔ１〜Ｖｔｎに分割される。階調アンプ回路１２は、階調レベル毎に設けられたｎ段の階調アンプＡＭＰ１，ＡＭＰ２，…ＡＭＰｎ（総称ＡＭＰ）で構成されている。各階調アンプＡＭＰには、階調アンプ回路１２から対応する階調電圧Ｖｔ１〜Ｖｔｎと、階調電圧バイアス回路１３からそれぞれ一定のバイアス電圧（及びバイアス電流）とが供給されている。
【００２３】
抵抗分割回路１１から出力された各階調電圧は、階調アンプ回路１２の対応する階調アンプＡＭＰ１，ＡＭＰ２，…ＡＭＰｎにより、信号線Ｄ１，Ｄ２，…への書き込みに必要な電圧まで増幅された後、階調電圧選択回路１４に出力される。階調アンプＡＭＰ１，ＡＭＰ２，…ＡＭＰｎから出力される各階調電圧は、ＡＭＰ１＞ＡＭＰ２＞，…＞ＡＭＰｎ（又はこの逆）の関係にある。なお、抵抗分割回路１１，階調アンプ回路１２及びバイアス回路１３は、本実施形態における階調電圧発生手段を構成する。
【００２４】
階調電圧選択回路１４は、図２の信号線Ｄ１，Ｄ２，…Ｄｍと接続する階調電圧出力ラインＤＬ１，ＤＬ２，…ＤＬｍと、階調アンプＡＭＰ１，ＡＭＰ２，…ＡＭＰｎの出力に接続された階調電圧入力ラインＡＬ１，ＡＬ２，…ＡＬｎとがマトリクス配列（ｍ×ｎ）され、そのマトリクスの各交差部には階調選択スイッチＳＷ１１，…ＳＷｎｍ（総称ＳＷ）が接続されている。階調選択スイッチＳＷはＭＯＳＦＥＴで構成されており、各階調選択スイッチＳＷのソース電極は行毎に共通に階調電圧入力ラインＡＬに、またドレイン電極は後述する抵抗選択回路ＲＳ１１，…ＲＳｎｍ(総称ＲＳ)を介して列毎に共通に階調電圧出力ラインＤＬに、さらにゲート電極は後述するデコーダ１６の出力ラインにそれぞれ接続されている。
【００２５】
ここで、“行”とは横方向に配列されたラインである階調電圧入力ラインＡＬに、また“列”とは縦方向に配列されたラインである階調電圧出力ラインＤＬに相当する。
【００２６】
各階調選択スイッチＳＷ１１，…ＳＷｎｍは、デコーダ１６からの出力によりオン・オフが制御される。オン時には、階調電圧入力ラインＡＬと抵抗選択回路ＲＳ、並びに階調電圧出力ラインＤＬとを導通させて、階調電圧入力ラインＡＬに供給された階調電圧を階調電圧出力ラインＤＬに出力する。なお、階調電圧選択回路１４は、本実施形態における階調電圧選択手段を構成する。
【００２７】
抵抗選択回路ＲＳ１１，…ＲＳｎｍは、階調選択スイッチＳＷと階調電圧出力ラインＤＬとの間に接続された回路である。図１の抵抗選択回路ＲＳ１１を代表して説明すると、直列に接続された抵抗Ｒ１、Ｒ２及び抵抗選択スイッチＳにより構成されている。抵抗選択スイッチＳはＭＯＳＦＥＴで構成されており、抵抗選択スイッチＳのソース電極は抵抗Ｒ１，Ｒ２の中間ノードに、またドレイン電極は階調電圧出力ラインＤＬにそれぞれ接続されている。この例では、抵抗選択スイッチＳが抵抗Ｒ２と並列に接続されているが、抵抗Ｒ１と並列に接続されていてもよい。抵抗選択スイッチＳのゲート電極は後述する出力抵抗設定回路１８の信号ライン１０１に接続されている。
【００２８】
各抵抗選択スイッチＳは、出力抵抗設定回路１８から出力される信号レベルによりオン・オフが制御される。オン時には、階調選択スイッチＳＷのドレイン電極と階調電圧出力ラインＤＬとの間は抵抗Ｒ１の抵抗値に設定される。また、オフ時には階調選択スイッチＳＷのドレイン電極と階調電圧出力ラインＤＬとの間は抵抗Ｒ１＋Ｒ２の抵抗値に設定される。本実施形態では、抵抗Ｒ１＋Ｒ２の抵抗値に設定した状態において、各階調電圧の出力が１つの信号線Ｄに接続されたときに図８の実線ｂに示すようなスルーレートが得られるように抵抗Ｒ１，Ｒ２の抵抗値が決められている。
【００２９】
本実施形態の出力抵抗選択回路ＲＳでは、抵抗Ｒ１又は抵抗Ｒ１＋Ｒ２の２つの抵抗値を選択することができるが、出力抵抗選択回路ＲＳは少なくとも１つの抵抗値を選択可能に構成されていればよく、幾つかの回路構成が考えられる。例えば、抵抗Ｒ１，Ｒ２にそれぞれ並列に抵抗選択スイッチＳ１，Ｓ２（図示せず、Ｓ１は抵抗Ｒ１に、Ｓ２は抵抗Ｒ２に対応する）を接続した場合は、抵抗選択スイッチＳ１，Ｓ２を共にオンした時に抵抗Ｒ１，Ｒ２は共に非選択に設定され、抵抗選択スイッチＳ１（又はＳ２）をオフした時に抵抗Ｒ１（又はＲ２）が抵抗値に設定される。また、抵抗選択スイッチＳ１及びＳ２をオフした時には抵抗Ｒ１＋Ｒ２が抵抗値に設定される。この場合、抵抗Ｒ１，Ｒ２が同一抵抗値であれば３段階の抵抗値を設定することができ、抵抗Ｒ１，Ｒ２が異なる抵抗値であれば４段階の抵抗値を設定することができる。さらに、抵抗と抵抗選択スイッチとを適宜に組み合わせにより、多段の抵抗値を設定することが可能となる。
【００３０】
ラッチ回路１５は、外部のコントロールＩＣからシリアルデータとして供給されたデジタルの階調表示データを１ライン分ラッチし、パラレルデータとしてデコーダ１６と後述する階調カウンタ１７にそれぞれ出力する。デコーダ１６は、送られてきた階調表示データのコードを復号して、１ライン分（ｍ個）の階調レベル信号として出力する。各階調レベル信号は、各列において階調アンプＡＭＰ１，ＡＭＰ２，…ＡＭＰｎから供給される階調電圧の一つを選択する信号となる。すなわち、階調レベル信号に対応する階調選択スイッチＳＷ１１，…ＳＷｎｍが列毎に一つ選択されると、階調電圧出力ラインＤＬ１，ＤＬ２，…ＤＬｍには、階調アンプＡＭＰ１，ＡＭＰ２，…ＡＭＰｎから供給された階調電圧の一つが出力される。このようにして、入力された１ライン分の階調表示データに応じた各階調電圧（表示データ）が階調電圧出力ラインＤＬ１，ＤＬ２，…ＤＬｍから信号線Ｄ１，Ｄ２，…Ｄｍに出力される。なお、ラッチ回路１５及びデコーダ１６は、本実施形態におけるデータ変換手段を構成する。
【００３１】
本実施形態において、階調選択スイッチＳＷや抵抗選択スイッチＳは、Ｃ−ＭＯＳ、Ｎ型又はＰ型ＭＯＳトランジスタで構成することができる。
【００３２】
階調カウンタ１７は、ラッチ回路１５から送られてきた階調表示データを入力して、各階調電圧が１水平走査期間内にいくつ出力されるのかをカウントし、その結果を各階調電圧毎の出力数（個数）として出力抵抗設定回路１８に出力する。
【００３３】
出力抵抗設定回路１８は、階調カウンタ１７でカウントされた出力数（各階調電圧が１水平走査期間内に出力される個数）に応じた出力抵抗選択信号を信号ライン１０１を通じて各階調電圧毎に出力し、出力抵抗選択回路ＲＳ１１，…ＲＳｎｍの各抵抗選択スイッチＳを選択（又は非選択）する。これにより、各階調電圧に対応する階調電圧入力ラインＡＬ１，ＡＬ２，…ＡＬｎの抵抗値が、階調カウンタ１７でカウントされた出力数に応じて設定される。各抵抗選択スイッチＳは、行毎に供給される同一の出力抵抗選択信号により一斉に選択（又は非選択）される。
【００３４】
なお、出力抵抗選択回路ＲＳと出力抵抗設定回路１８は、本実施形態における出力抵抗値設定手段を構成する。
【００３５】
出力抵抗設定回路１８では、階調カウンタ１７でカウントされた階調電圧の出力数が多い場合、すなわち接続する負荷が大きい場合は、その階調電圧に対応する階調電圧入力ラインＡＬの抵抗値を抵抗Ｒ１とするために、オンレベルの出力抵抗選択信号を出力して、対応する抵抗選択スイッチＳをすべてオン状態とする。また、階調電圧の出力数が少ない場合、すなわち接続する負荷が小さい場合は、その階調電圧に対応する階調電圧入力ラインＡＬの抵抗値を抵抗Ｒ１＋Ｒ２とするため、オフレベルの出力抵抗選択信号を出力して、対応する抵抗選択スイッチＳをすべてオフ状態とする。
【００３６】
上記のような抵抗選択スイッチＳの選択は１水平走査期間毎にリセットされ、各１水平走査期間に入力される階調表示データに従って、各階調電圧入力ラインＡＬ１，ＡＬ２，…ＡＬｎの抵抗値が設定される。
【００３７】
本実施形態では、出力抵抗選択回路ＲＳで抵抗値を２段階に選択することができるため、例えば階調電圧出力ラインＤＬ１，ＤＬ２，…ＤＬｍを２７０本とすると、１水平走査期間に出力される階調電圧の出力数が０〜１３５であれば、抵抗選択スイッチＳをオフして抵抗Ｒ１＋Ｒ２の抵抗値に設定し、また１３６〜２７０であれば、抵抗選択スイッチＳをオンして抵抗Ｒ１のみの抵抗値に設定する。ただし、１水平走査期間に出力される階調電圧の出力数と設定される抵抗値との関係は、本実施形態の例に限定されることなく、適宜に変更可能である。
【００３８】
次に、実施形態１に係わるソースドライバ３１の動作を図３のタイミングチャートを参照しながら説明する。図３において、（ａ）は階調表示データのＬＯＡＤ（読み込み）信号、（ｂ）は階調表示データ、（ｃ）は階調カウンタ１７のカウント動作を示す信号、（ｄ）は出力抵抗設定回路１８から出力される出力抵抗選択信号、（ｅ）は１水平走査期間（１Ｈ）に表示画素部１に供給される表示データをそれぞれ示している。
【００３９】
期間ｎで入力された階調表示データ（ｂ）は、ラッチ回路１５で１ライン分のパラレルデータに変換され、デコーダ１６と階調カウンタ１７にそれぞれ出力される。デコーダ１６に供給された階調表示データは、１ライン分の階調レベル信号に復号され、次の期間ｎ＋１でＬＯＡＤ信号（ａ）が入力されると同時に、表示データとして信号線Ｄ１，Ｄ２，…に出力される。図３では（ｅ）のＤａｔａ（ｎ）に相当する。
【００４０】
一方、階調カウンタ１７では、入力された階調表示データを元に、各階調電圧が１水平走査期間内にいくつ出力されるかがカウントされる（ｃ）。カウント結果は、次の期間ｎ＋１でＬＯＡＤ信号が入力されると同時に、出力抵抗設定回路１８に供給される。出力抵抗設定回路１８では、ＬＯＡＤ信号が入力している間に、階調カウンタ１７でカウントされた出力数に応じて、各階調電圧毎に出力抵抗選択信号を出力する（ｄ）。
【００４１】
このように、期間ｎで入力した階調表示データが期間ｎ＋１で表示データとして表示画素部１に供給される前に、出力抵抗選択回路ＲＳ１１，…ＲＳｎｍの各抵抗選択スイッチＳが期間ｎでのカウント結果に応じて選択（又は非選択）される。これにより、各階調電圧に対応する階調電圧入力ラインＡＬ１，ＡＬ２，…ＡＬｎでは、接続する負荷の大きさに対応した抵抗値がそれぞれ設定される。この際、階調アンプＡＭＰの出力に接続される負荷の数が少ないときには通常の抵抗値に設定され、負荷の数が多いときにはそれよりも小さいに抵抗値に設定される。
【００４２】
本実施形態において、１つの階調アンプＡＭＰから信号線Ｄに出力される階調電圧の一例を図４に示す。ここでは、電位Ｖ０の階調電圧（例えばＶｔ１）が出力された例を示している。図４に示すように、階調アンプからの出力がすべての信号線（２７０本）に接続されたとき（図中、太破線ａ′）と、前記出力が１つの信号線に接続されたとき（図中、実線ｂ）とを比較すると、スルーレートの遅れを立ち上がりでΔｔ１′、立ち下がりでΔｔ２′とすることができ、図８に示す従来例に比べスルーレートの遅れを大幅に改善することができる。
【００４３】
本実施形態の構成によれば、１水平走査期間に接続される負荷の大きさに係わらずスルーレートをほぼ均一化することができるので、負荷が大きい場合であっても液晶容量への階調電圧の書き込み時間が短くなることがない。すなわち、表示データの階調度合いがどのようなものであっても、画素上では常に本来の階調レベルが得られることになる。したがって、階調レベルの不足による表示ムラを解消して、高品位な画像を得ることができる。
【００４４】
また、本実施形態の構成においては、出力抵抗選択回路ＲＳ１１，…ＲＳｎｍにより階調電圧入力ラインＡＬの抵抗値を設定するようにしているので、同一のソースドライバを液晶容量の異なる液晶パネルと組み合わせる場合でも、抵抗Ｒ１，Ｒ２を液晶容量に応じて再設定することにより、スルーレート調整を容易に行うことができる。先に説明したように、負荷に応じて階調電圧発生回路に供給するバイアス電流を設定するように構成した場合は、負荷の大きさに適したバイアス電流を設定することが難しいため、同一のソースドライバを液晶容量の異なる液晶パネルと組み合わせる際のスルーレート調整が難しいという問題点がある。しかし、本実施形態のように負荷に応じて抵抗値を設定する構成においては、時定数により、スルーレートΔｔ＝ＣＲ（ここで、Ｃ＝ＬＳＩ内部寄生容量＋液晶パネル負荷容量）の関係が成り立つため、負荷の大きさに適した抵抗値を容易に設定することができる。
【００４５】
また、ソースドライバ３１、ゲートドライバ２及び表示画素部１は同一の製造プロセスで作製することができるため、抵抗Ｒ１，Ｒ２の抵抗値は、プロセス条件等を修正することで容易に再設定することができる。
【００４６】
さらに、階調アンプＡＭＰには常に一定のバイアス電流が供給されるため、バイアス電流が低く設定されることにより、階調アンプの能力が低下するという不具合を防ぐことができる。したがって、階調アンプの能力を損なうことなしに、スルーレート調整を容易に行うことができる。
【００４７】
［実施形態２］
図５は、実施形態２に係わるソースドライバ３２の回路構成図である。図５では、図１と同等部分を同一符号で示すものとし、その説明を適宜に省略する。
【００４８】
実施形態２のソースドライバ３２では、図１の出力抵抗選択回路ＲＳ１１，…ＲＳｎｍと出力抵抗設定回路１８の代わりに、入力抵抗選択回路ＲＳ１，…ＲＳｎと入力抵抗設定回路１９を備えている。
【００４９】
入力抵抗選択回路ＲＳ１，…ＲＳｎは、階調アンプ回路１２の出力段に接続された回路であり、入力抵抗選択回路ＲＳ１に代表して示すように、直列に接続された抵抗Ｒ１，Ｒ２及び抵抗選択スイッチＳ１、Ｓ２により構成されている。抵抗選択スイッチＳ１，Ｓ２はＭＯＳＦＥＴで構成されており、抵抗選択スイッチＳ１のソース電極は階調電圧入力ラインＡＬに、ドレイン電極は抵抗Ｒ１、Ｒ２の中間ノードにそれぞれ接続されている。また、抵抗選択スイッチＳ２のソース電極は抵抗Ｒ１、Ｒ２の中間ノードに、ドレイン電極は階調電圧入力ラインＡＬに、それぞれ接続されている。さらに、各スイッチのゲート電極は後述する入力抵抗設定回路１９からの信号ライン１０２，１０３にそれぞれ接続されている。
【００５０】
各抵抗選択スイッチＳ１，Ｓ２は、入力抵抗設定回路１９から出力される入力抵抗選択信号によりオン・オフが制御され、これにより回路の抵抗値が設定される。すなわち、抵抗選択スイッチＳ１，Ｓ２がオンすると、抵抗Ｒ１，Ｒ２は共に非選択に設定され、抵抗選択スイッチＳ１（又はＳ２）がオフすると、抵抗Ｒ１（又はＲ２）が抵抗値として設定される。また、抵抗選択スイッチＳ１及びＳ２がオフすると、抵抗Ｒ１＋Ｒ２が抵抗値として設定される。本実施形態では、抵抗Ｒ１，Ｒ２を異なる抵抗値（Ｒ１＜Ｒ２）としているため、抵抗選択スイッチＳ１又はＳ２のオン・オフにより４段階の抵抗値を設定することができる。ただし、抵抗Ｒ１，Ｒ２が同一抵抗値であれば３段階の抵抗値を設定することができる。
【００５１】
さらに、抵抗と抵抗選択スイッチとを適宜に組み合わせることにより、多段の抵抗値を設定することが可能となる。本実施形態においても、抵抗Ｒ１＋Ｒ２の抵抗値に設定した状態において、各階調電圧の出力が１つの信号線Ｄに接続されたときに図８の実線ｂに示すようなスルーレートが得られるように抵抗Ｒ１，Ｒ２の抵抗値が決められている。
【００５２】
入力抵抗設定回路１９は、階調カウンタ１７でカウントされた出力数に応じた入力抵抗選択信号を信号ライン１０２，１０３を通じて各階調電圧毎に出力し、入力抵抗選択回路ＲＳ１，…ＲＳｎの抵抗選択スイッチＳ１，Ｓ２を選択又は非選択とする。これにより、各階調電圧に対応する階調電圧入力ラインＡＬ１，Ａｌ２，…Ａｌｎの抵抗値が、階調カウンタ１７でカウントされた出力数に応じて設定される。
【００５３】
なお、入力抵抗選択回路ＲＳと入力抵抗設定回路１９は、本実施形態における入力抵抗値設定手段を構成する。
【００５４】
入力抵抗設定回路１９では、階調カウンタ１７でカウントされた階調電圧の出力数が多い場合、すなわち接続する負荷が大きい場合は、その階調電圧に対応する階調電圧入力ラインＡＬの抵抗値を抵抗Ｒ１とするために、信号ライン１０２にはオフレベル、信号ライン１０３にはオンレベルの入力抵抗選択信号を出力して、対応する抵抗選択スイッチＳ１をすべてオフ状態、Ｓ２をすべてオン状態とする。また、階調電圧の出力数が少ない場合、すなわち接続する負荷が小さい場合は、その階調電圧に対応する階調電圧入力ラインＡＬの抵抗値を抵抗Ｒ１＋Ｒ２とするために、信号ライン１０２及び１０３にオフレベルの入力抵抗選択信号を出力して、対応する抵抗選択スイッチＳ１，Ｓ２をすべてオフ状態とする。
【００５５】
上記のような抵抗選択スイッチＳ１，Ｓ２の選択は１水平走査期間毎にリセットされ、各１水平走査期間に入力される階調表示データに従って、各階調電圧入力ラインＡＬ１，ＡＬ２，…ＡＬｎの抵抗値が設定される。
【００５６】
本実施形態では、入力抵抗選択回路ＲＳで抵抗値を４段階に選択することができるため、例えば階調電圧出力ラインＤＬ１，ＤＬ２，…ＤＬｍを２７０本とすると、１水平走査期間に出力される階調電圧の出力数が０〜７０であれば、抵抗選択スイッチＳ１，Ｓ２を共にオフ状態として抵抗Ｒ１＋Ｒ２の抵抗値に設定し、出力数が７１〜１４０であれば、抵抗選択スイッチＳ１をオン状態、Ｓ２をオフ状態として抵抗Ｒ２のみの抵抗値に設定する。また出力数が１４１〜２１０であれば、抵抗選択スイッチＳ１をオフ状態、Ｓ２をオン状態として抵抗Ｒ１のみの抵抗値に設定し、さらに出力数が２１０〜２７０であれば、抵抗選択スイッチＳ１，Ｓ２を共にオン状態として抵抗Ｒ１，Ｒ２を共に非選択に設定する。この場合は、階調電圧出力ラインＤＬ１，ＤＬ２，…ＤＬｍのもつ配線抵抗値に設定されたことになる。なお、１水平走査期間に出力される階調電圧の出力数と設定される抵抗値との関係は、本実施形態の例に限定されることなく、適宜に変更可能である。
【００５７】
この実施形態２のように、階調電圧の出力数に応じて階調電圧入力ラインの抵抗値を設定するように構成した場合においても、図４に示すように、スルーレートの遅れを立ち上がりでΔｔ１′、立ち下がりでΔｔ２′とすることができ、図８の従来例に比べスルーレートの遅れを大幅に改善することができる。このように、１水平走査期間に接続される負荷の大きさに係わらずスルーレートをほぼ均一化することができるため、表示データの階調度合いに関わらず、画素上では常に本来の階調レベルを得ることができるようになり、階調レベルの不足による表示ムラを解消して、高品位な画像を得ることができる。
【００５８】
また、本実施形態においては、入力抵抗選択回路ＲＳ１，…ＲＳｎから入力抵抗選択信号を出力して階調電圧入力ラインＡＬの抵抗値を設定するようにしているので、同一のソースドライバを液晶容量の異なる液晶パネルと組み合わせる場合でも、抵抗Ｒ１，Ｒ２を液晶容量に応じて再設定することにより、スルーレート調整を容易に行うことができる。この場合も、時定数により、スルーレートΔｔ＝ＣＲ（ここで、Ｃ＝ＬＳＩ内部寄生容量＋液晶パネル負荷容量）の関係が成り立つため、負荷の大きさに適した抵抗値を容易に設定することができる。
【００５９】
また、ソースドライバ３２、ゲートドライバ２及び表示画素部１は同一の製造プロセスで作製することができるため、抵抗Ｒ１，Ｒ２の抵抗値は、プロセス条件等を修正することで容易に再設定することができる。とくに、実施形態２の入力抵抗選択回路ＲＳ１，ＲＳ２，…Ｒｓｎは、実施形態１の出力抵抗選択回路ＲＳ１１，…ＲＳｎｍよりも抵抗及びスイッチ数を大幅に少なくすることができるため、低消費電力化が可能となるだけでなく、基板構成を簡略化して製造コストの低減を図ることができる。
【００６０】
さらに、階調アンプＡＭＰには常に一定のバイアス電流が供給されるため、バイアス電流が低く設定されることにより、階調アンプの能力が低下するという不具合を防ぐことができる。したがって、階調アンプの能力を損なうことなしに、スルーレート調整を容易に行うことができる。
【００６１】
さらに加えて、実施形態１及び２においては、階調アンプＡＭＰやバイアス回路の構成を変更する必要がないというメリットがある。
【００６２】
［実施形態３］
図６は、実施形態３に係わるソースドライバ３３の回路構成図である。図６では、図１又は図５と同等部分を同一符号で示すものとし、その説明を適宜に省略する。
【００６３】
実施形態３のソースドライバ３３では、図５の入力抵抗選択回路ＲＳ１，…ＲＳｎと入力抵抗設定回路１９の代わりに、階調アンプ回路２１と出力電流設定回路２０を備えている。
【００６４】
階調アンプ回路２１は、階調電圧の出力数に応じて出力電流を供給する経路を選択可能な階調アンプＡＭＰ１１，ＡＭＰ１２，…ＡＭＰｎにより構成されている。次に、階調アンプＡＭＰ１１を代表して構成を説明する。
【００６５】
図７は、階調アンプＡＭＰ１１の回路構成図である。作動増幅部１１１は、Ｎ型のトランジスタＴｒＮ１，ＴｒＮ２及びＰ型のトランジスタＴｒＰ１，ＴｒＰ２及びＴｒＰ３で構成されている。これらトランジスタはＭＯＳＦＥＴで構成されている。
【００６６】
ＴｒＰ１にはバイアス回路１３から定電圧が供給され、ＴｒＮ２には抵抗分割回路１１から階調電圧Ｖｔ１が供給されている。上記トランジスタのうち、ＴｒＰ２，ＴｒＰ３はトランジスタサイズが同じであり、またＴｒＮ１，ＴｒＮ２についてもトランジスタサイズは同じである。ただし、ＴｒＮ１≠ＴｒＰ１，ＴｒＮ２≠ＴｒＰ２であり、Ｐ型及びＮ型のトランジスタサイズは異なるものとする。
【００６７】
ここで、階調アンプ回路２１の基本動作について説明する。階調アンプＡＭＰ１１，ＡＭＰ１２，…ＡＭＰｎには、抵抗分割回路１１からそれぞれ対応する階調電圧Ｖｔ１〜Ｖｔｎが与えられている。このうち、電圧の低い階調電圧がＴｒＮ２に与えられる階調アンプ（例えばＡＭＰｎ）では、ＴｒＰ３−ＴｒＮ２の経路に流れる電流Ｉ１が減少するため、ノードＡの電圧は増加する。そのため、ＴｒＮ３の電流ＩDS は増大し、アンプ出力ＯＵＴの電圧は低くなる。このアンプ出力ＯＵＴの電圧はＴｒＮ１のゲート電極に印加され、ＴｒＰ２−ＴｒＮ１間の電流Ｉ２が減少する。ここで、ＴｒＰ２，ＴｔＰ３のゲート電圧はＴｒＰ２−ＴｒＮ１間にも供給されているため、ＴｒＮ１−ＴｒＰ３間の電圧がノードＡの電圧（Ｉ１＝Ｉ２）と等しくなるまで上記動作が続けられ、入力された階調電圧Ｖｔｎがアンプ出力ＯＵＴとなった時点で階調アンプ内部が安定する。
【００６８】
一方、電圧の高い階調電圧がＴｒＮ２に与えられる階調アンプ（例えばＡＭＰ１１）では、ＴｒＰ３−ＴｒＮ２の経路に流れる電流Ｉ１が増加し、ノードＡの電圧が低下する。そのため、ＴｒＮ３の電流ＩDS は減少し、アンプ出力ＯＵＴの電圧は高くなる。このアンプ出力ＯＵＴの電圧はＴｒＮ１のゲート電極に印加され、ＴｒＰ２−ＴｒＮ１間の電流Ｉ２は増加する。この後、ＴｒＮ１−ＴｒＰ３間の電圧がノードＡの電圧（Ｉ１＝Ｉ２）と等しくなるまで上記動作が続けられ、入力された階調電圧Ｖｔｎがアンプ出力ＯＵＴとなった時点で階調アンプ内部が安定する。
【００６９】
電流供給経路選択部（出力部）１１２は、Ｎ型トランジスタＴｒＮ３，ＴｒＮ４，ＴｒＮ５及びＰ型トランジスタＴｒＰ４、ＴｒＰ５及びＴｒＰ６で構成されている。これらトランジスタはＭＯＳＦＥＴで構成されている。
【００７０】
ＴｒＰ４には、ＴｒＰ１と同じ定電圧がバイアス回路１３から供給されている。また電流供給経路選択部１１２の出力端であるアンプ出力ＯＵＴは、対応する階調電圧入力ラインＡＬ１に接続されている。上記トランジスタのうち、ＴｒＰ６とＴｒＮ５は電流供給経路を切り替えるためのスイッチとして機能し、ＴｒＰ５とＴｒＮ４のオン抵抗に依存しないようにオン抵抗が低い（Ｌ＝小，Ｗ＝大）トランジスタサイズとなっている。ＴｒＰ６とＴｒＮ５のゲート電極には、後述する出力電流設定回路２０からの信号ライン１０４が接続されている。ただし、ＴｒＰ６はインバータＩＮＶを介して信号ライン１０４と接続されている。
【００７１】
階調アンプＡＭＰ１１のＴｒＰ６，ＴｒＮ５は、出力電流設定回路２０から出力される出力電流経路選択信号によりオン・オフが制御され、これにより階調電圧入力ラインに出力される出力電流が設定される。
【００７２】
例えば、通常時はＬレベルの出力電流経路選択信号が入力されるとすると、この時にはＴｒＰ６のゲート電極にはＨレベル、ＴｒＮ５のゲート電極にはＬレベルの信号がそれぞれ印加されるので、ＴｒＰ６及びＴｒＮ５は共にオフする。このため、出力電流を供給するトランジスタ回路の電流供給経路は、ＴｒＰ４及びＴｒＮ３の２つのトランジスタ回路となる。一方、Ｈレベルの出力電流経路選択信号が入力された場合、ＴｒＰ６のゲート電極にはＬレベル、ＴｒＮ５のゲート電極にはＨレベルの信号がそれぞれ印加されるので、ＴｒＰ６及びＴｒＮ５は共にオンする。ここで、トランジスタサイズをＴｒＰ４＝ＴｒＰ５、ＴｒＮ３＝ＴｒＮ４とすると、出力電流を供給するトランジスタ回路の電流供給経路は、ＴｒＰ４とＴｒＰ５＋ＴｒＰ６の２経路が並列に接続されたトランジスタ回路が電源電圧ＶＤＤ〜アンプ出力ＯＵＴを経由する電流供給経路となり、ＴｒＮ３とＴｒＮ４＋ＴｒＮ５の２経路が並列に接続されたトランジスタ回路がアンプ出力ＯＵＴ〜接地電圧ＧＮＤを経由する電流供給経路となる。この場合には、トランジスタ回路のＷ値が２倍となるため、電流供給経路選択部１１２のオン抵抗は１／２となり、電流供給能力は２倍となる。
【００７３】
出力電流設定回路２０は、階調カウンタ１７でカウントされた出力数に応じた出力電流経路選択信号を各階調電圧毎に信号ライン１０４を通じて出力し、階調アンプＡＭＰの電流供給経路選択部１１２に含まれるＴｒＰ６，ＴｒＮ５をオン・オフする。これにより、各階調電圧に対応する階調電圧入力ラインＡＬ１，Ａｌ２，…Ａｌｎへ供給される出力電流が、階調カウンタ１７でカウントされた出力数に応じて設定される。
【００７４】
なお、電流供給経路選択部１１２と出力電流設定回路２０は、本実施形態における出力電流設定手段を構成する。
【００７５】
次に、階調アンプ回路２１で出力電流を設定する動作について説明する。出力電流設定回路２０では、階調カウンタ１７でカウントされた階調電圧の出力数が少ない場合、すなわち接続する負荷が小さい場合は、その階調電圧に対応する階調電圧入力ラインＡＬの出力電流が通常時の電流量となるようにＬレベルの出力電流選択信号を出力して、出力電流を供給するトランジスタ回路の電流供給経路をＴｒＰ４及びＴｒＮ３の２つのトランジスタ回路とする。また、階調電圧の出力数が多い場合、すなわち接続する負荷が大きい場合は、その階調電圧に対応する階調電圧入力ラインＡＬの出力電流が通常時よりも多い電流量となるようにＨレベルの出力電流選択信号を出力して、出力電流を供給するトランジスタ回路の電流供給経路として、ＴｒＰ４とＴｒＰ５＋ＴｒＰ６の２経路が並列に接続されたトランジスタ回路を電源電圧ＶＤＤ〜アンプ出力ＯＵＴを経由する電流供給経路とし、且つＴｒＮ３とＴｒＮ４＋ＴｒＮ５の２経路が並列に接続されたトランジスタ回路をアンプ出力ＯＵＴ〜接地電圧ＧＮＤを経由する電流供給経路とする。この場合はトランジスタ回路のＷ値が２倍となるため、出力電流を供給するトランジスタ回路の電流供給経路をＴｒＰ４及びＴｒＮ３の２つのトランジスタ回路とした場合と比べ、電流供給経路選択部１１２の電流供給能力を２倍にすることができる。
【００７６】
この実施形態３のように、階調電圧の出力数に応じて階調アンプＡＭＰの出力電流を設定するように構成した場合においても、図４に示すように、スルーレートの遅れを立ち上がりでΔｔ１′、立ち下がりでΔｔ２′とすることができ、図８の従来例に比べスルーレートの遅れを大幅に改善することができる。このように、１水平走査期間に接続される負荷の大きさに係わらずスルーレートをほぼ均一化することができるため、表示データの階調度合いに関わらず、画素上では常に本来の階調レベルを得ることができるようになり、階調レベルの不足による表示ムラを解消して、高品位な画像を得ることができる。
【００７７】
本実施形態において、１水平走査期間に出力される階調電圧の出力数と設定される出力電流との関係は、本実施形態の例に限定されることなく、適宜に変更可能である。
【００７８】
また、実施形態３ではＰ型のトランジスタＴｒＰ４とＴｒＰ５＋ＴｒＰ６、並びにＮ型のトランジスタＴｒＮ３とＴｒＮ４＋ＴｒＮ５を同時に切り替える例について説明したが、出力電流経路選択信号によりＴｒＰ６のみをオンさせるように構成した場合、出力電流を供給するトランジスタ回路の電流供給経路は、電源電圧ＶＤＤ〜アンプ出力ＯＵＴを経由する電流供給経路において、ＴｒＰ４とＴｒＰ５＋ＴｒＰ６の２経路が並列に接続されたトランジスタ回路のみとなり、出力電流の立ち上がりのスルーレートのみを調整することができる。また、出力電流経路選択信号によりＴｒＮ５のみをオンさせるように構成した場合、出力電流を供給するトランジスタ回路の電流供給経路は、アンプ出力ＯＵＴ〜接地電圧ＧＮＤを経由する電流供給経路において、ＴｒＴ３とＴｒＮ４＋ＴｒＮ５の２経路が並列に接続されたトランジスタ回路のみとなり、出力電流の立ち下がりのスルーレートのみを調整することができる。
【００７９】
また、本実施形態においては、階調アンプＡＭＰ１１，ＡＭＰ１２，…ＡＭＰｎにおいて階調電圧の出力数に応じた出力電流を設定するようにしているので、同一のソースドライバを液晶容量の異なる液晶パネルと組み合わせる場合でも、階調アンプＡＭＰのトランジスタサイズを液晶容量に応じて再設定することにより、スルーレート調整を容易に行うことができる。
【００８０】
また、階調アンプ回路２１は、ソースドライバ３３、ゲートドライバ２及び表示画素部１は同一の製造プロセスで作製することができるため、トランジスタサイズは、プロセス条件等を修正することで容易に再設定することができる。とくに、実施形態３では、実施形態１及び２に比べて抵抗数を大幅に少なくすることができるため、低消費電力化が可能となるだけでなく、基板構成を簡略化して製造コストの低減を図ることができる。さらに、階調アンプＡＭＰには常に一定のバイアス電流が供給されるため、バイアス電流が低く設定されることにより、階調アンプの能力が低下するという不具合を防ぐことができる。したがって、階調アンプの能力を損なうことなしに、スルーレート調整を容易に行うことができる。
【００８１】
【発明の効果】
以上説明したように、本発明に係わる表示装置用駆動回路では、負荷の大きさに応じて階調電圧入力ラインの抵抗値や出力電流を設定するようにしたので、階調電圧入力ラインによりスルーレートの変動するソースドライバのスルーレート調整を容易に行うことができる。また、同一のソースドライバを液晶容量の異なる液晶パネルと組み合わせる場合でもスルーレート調整を容易に行うことができる。また、階調アンプには常に一定のバイアス電流が供給されるため、階調アンプの能力が低下することがない。
【００８２】
したがって、本発明に係わる表示装置用駆動回路によれば、階調アンプの能力を損なうことなしに、スルーレート調整を容易に行うことができる。
【図面の簡単な説明】
【図１】実施形態１に係わるソースドライバの回路構成図。
【図２】実施形態に係わる液晶表示装置の全体的な回路構成図。
【図３】実施形態１に係わるソースドライバの動作を示すタイミングチャート。
【図４】信号線への出力数とスルーレートとの関係を示す実施形態の信号波形図。
【図５】実施形態２に係わるソースドライバの回路構成図。
【図６】実施形態３に係わるソースドライバの回路構成図。
【図７】階調アンプの回路構成図。
【図８】信号線への出力数とスルーレートとの関係を示す従来例の信号波形図。
【符号の説明】
１：表示画素部、３，３１，３２，３３：ソースドライバ、１１：抵抗分割回路、１２，２１：階調アンプ回路、１３：バイアス回路、１４：階調電圧選択回路、１５：ラッチ回路、１６：デコーダ、１７：階調カウンタ、１８：出力抵抗設定回路、１９：入力抵抗設定回路、２０：出力電流設定回路、１０１〜１０４：信号ライン、１１１：作動増幅部、１１２：電流供給経路選択部、ＡＭＰ１，ＡＭＰ２，…ＡＭＰｎ，ＡＭＰ１１，ＡＭＰ１２，…ＡＭＰｎ：階調アンプ、Ｄ１，Ｄ２，…Ｄｍ：信号線、ＤＬ１，ＤＬ２，…ＤＬｍ：階調電圧出力ライン、ＲＳ１１，…ＲＳｎｍ：抵抗選択回路、ＳＷ１１，…ＳＷｎｍ：階調選択スイッチ、ＲＳ１１，…ＲＳｎｍ：出力抵抗選択回路
Claims (4)
- 複数の階調電圧を発生する階調電圧発生手段と、
入力された階調表示データを複数の階調レベルに変換するデータ変換手段と、
前記複数の階調電圧が各々供給される複数の階調電圧入力ラインと複数の階調電圧出力ラインとがマトリクス配列されると共に、前記マトリクスの各交差部に、前記階調レベルに対応してオン／オフ制御され、オン時に前記階調電圧入力ラインと階調電圧出力ラインとを導通させて前記階調電圧入力ラインに供給された階調電圧を前記階調電圧出力ラインに出力する階調選択スイッチが接続され、前記各階調レベルに対応した階調電圧を前記階調電圧出力ライン毎に出力する階調電圧選択手段と、
前記階調表示データを入力して、前記複数の階調電圧のそれぞれが１水平走査期間に選択される個数を各階調電圧毎にカウントする階調カウント手段と、
前記階調カウント手段でカウントされた個数に応じて前記階調電圧出力ライン毎に抵抗値を設定する出力抵抗値設定手段と、
を備えたことを特徴とする表示装置用駆動回路。 - 前記出力抵抗値設定手段は、前記階調選択スイッチと階調電圧出力ラインとの間に接続され、少なくとも１つの抵抗値を選択可能に構成された出力抵抗選択回路と、前記階調カウント手段でカウントされた個数に応じて前記出力抵抗選択回路の抵抗値を非選択又は少なくとも１つ選択して、前記階調電圧入力ライン毎に抵抗値を設定する出力抵抗設定回路とからなることを特徴とする請求項１記載の表示装置用駆動回路。
- 複数の階調電圧を発生する階調電圧発生手段と、
入力された階調表示データを複数の階調レベルに変換するデータ変換手段と、
前記複数の階調電圧が各々供給される複数の階調電圧入力ラインと複数の階調電圧出力ラインとがマトリクス配列されると共に、前記マトリクスの各交差部に、前記階調レベルに対応してオン／オフ制御され、オン時に前記階調電圧入力ラインと階調電圧出力ラインとを導通させて前記階調電圧入力ラインに供給された階調電圧を前記階調電圧出力ラインに出力する階調選択スイッチが接続され、前記各階調レベルに対応した階調電圧を前記階調電圧出力ライン毎に出力する階調電圧選択手段と、
前記階調表示データを入力して、前記複数の階調電圧のそれぞれが１水平走査期間に選択される個数を各階調電圧毎にカウントする階調カウント手段と、
前記階調カウント手段でカウントされた個数に応じて前記階調電圧入力ライン毎に抵抗値を設定する入力抵抗値設定手段と、
を備えたことを特徴とする表示装置用駆動回路。 - 前記入力抵抗値設定手段は、前記階調電圧発生手段の出力段に接続され、少なくとも１つの抵抗値を選択可能に構成された入力抵抗選択回路と、前記階調カウント手段でカウントされた個数に応じて前記入力抵抗選択回路の抵抗値を非選択又は少なくとも１つ選択して、前記階調電圧入力ライン毎に抵抗値を設定する入力抵抗調整回路とからなることを特徴とする請求項３記載の表示装置用駆動回路。
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