JPH0541651A - 容量負荷駆動用半導体集積回路装置 - Google Patents
容量負荷駆動用半導体集積回路装置Info
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- JPH0541651A JPH0541651A JP3195591A JP19559191A JPH0541651A JP H0541651 A JPH0541651 A JP H0541651A JP 3195591 A JP3195591 A JP 3195591A JP 19559191 A JP19559191 A JP 19559191A JP H0541651 A JPH0541651 A JP H0541651A
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Abstract
(57)【要約】
【目的】 アクティブマトリックスＬＣＤドライバの出
力オペアンプでは１水平走査の初期の所定期間大電流源
をオンして負荷容量の急速放電を可能としたのち、負荷
容量の端子電圧（オペアンプ出力信号）をオペアンプ入
力信号に等しい値まで充電又は放電させていたため、電
流消費が大きく、かつ負荷容量と出力オペアンプとの容
量がマッチしないときは出力信号の入力信号に対する追
従が悪かった点を改善する。 【構成】 出力オペアンプ１の入，出力信号ＩＮ，ＯＵ
Ｔの差を比較器６で比較し前者ＩＮが後者ＯＵＴより所
定のしきい値ΔＶ以上低いときのみ、比較器６からイネ
ーブル信号ＥＮを出力させてスイッチングトランジスタ
１０をオンし、大電流源４を有効にする。
力オペアンプでは１水平走査の初期の所定期間大電流源
をオンして負荷容量の急速放電を可能としたのち、負荷
容量の端子電圧（オペアンプ出力信号）をオペアンプ入
力信号に等しい値まで充電又は放電させていたため、電
流消費が大きく、かつ負荷容量と出力オペアンプとの容
量がマッチしないときは出力信号の入力信号に対する追
従が悪かった点を改善する。 【構成】 出力オペアンプ１の入，出力信号ＩＮ，ＯＵ
Ｔの差を比較器６で比較し前者ＩＮが後者ＯＵＴより所
定のしきい値ΔＶ以上低いときのみ、比較器６からイネ
ーブル信号ＥＮを出力させてスイッチングトランジスタ
１０をオンし、大電流源４を有効にする。
Description
【０００１】
【産業上の利用分野】この発明は例えば液晶ディスプレ
イのような容量負荷を駆動するためのＭＯＳトランジス
タを集積化してなる半導体集積回路装置に関する。なお
以下各図において同一の符号は同一もしくは相当部分を
示す。
イのような容量負荷を駆動するためのＭＯＳトランジス
タを集積化してなる半導体集積回路装置に関する。なお
以下各図において同一の符号は同一もしくは相当部分を
示す。
【０００２】
【従来の技術】図５はアクティブマトリックスタイプの
液晶パネルを駆動する半導体集積回路装置としてのデー
タドライバの基本回路を示す。同図においてＶＤはビデ
オ信号、３はこのビデオ信号ＶＤをサンプルパルス３ａ
の入力ごとに、サンプリングして保持するサンプルホー
ルド回路、１はこのサンプルホールド回路３のサンプル
電圧（入力信号）ＩＮをインピーダンス変換し１対１の
出力電圧（出力信号）ＯＵＴとして出力する電圧フォロ
ワとしての出力オペアンプ、２は液晶パネルの負荷容量
である。この図５ではビデオ信号ＶＤを回路３によりサ
ンプルホールドし、それをオペアンプ１でインピーダン
ス変換し液晶パネル２を駆動する。この液晶パネルはそ
の低消費電流が特徴となり、ハンドヘルドコンピュータ
等に用いられているが駆動回路も当然のことながら低消
費電流を求められている。
液晶パネルを駆動する半導体集積回路装置としてのデー
タドライバの基本回路を示す。同図においてＶＤはビデ
オ信号、３はこのビデオ信号ＶＤをサンプルパルス３ａ
の入力ごとに、サンプリングして保持するサンプルホー
ルド回路、１はこのサンプルホールド回路３のサンプル
電圧（入力信号）ＩＮをインピーダンス変換し１対１の
出力電圧（出力信号）ＯＵＴとして出力する電圧フォロ
ワとしての出力オペアンプ、２は液晶パネルの負荷容量
である。この図５ではビデオ信号ＶＤを回路３によりサ
ンプルホールドし、それをオペアンプ１でインピーダン
ス変換し液晶パネル２を駆動する。この液晶パネルはそ
の低消費電流が特徴となり、ハンドヘルドコンピュータ
等に用いられているが駆動回路も当然のことながら低消
費電流を求められている。
【０００３】図４は低消費電流化を計った出力オペアン
プ１の詳細構成例を示す。同図において２０は差動増巾
器、３０は該増巾器２０の出力電圧を位相反転し、低出
力インピーダンスの出力信号ＯＵＴとして出力する出力
増巾器である。この出力増巾器３０の出力電圧（出力信
号）ＯＵＴは差動増巾器２０側へ帰還され、結果として
入力電圧（入力信号）ＩＮと出力電圧（出力信号）ＯＵ
Ｔが一致するように制御が行われる。なお差動増巾器２
０において、２１，２２は共にソースが正電源ＶＢＢに
接続され、かつ共にゲートがＦＥＴ２１のドレイン電位
にクランプされたＰ型ＦＥＴで夫々、互にほぼ等しい値
の抵抗を構成している。２３，２４は夫々ドレインがＦ
ＥＴ２１Ｐ２２のドレイン接続され、かつ夫々ゲートに
出力信号ＯＵＴ，入力信号ＩＮを入力し、ソースが共通
に接続された差動増巾用のＮ型ＦＥＴ、２５はドレイン
がＦＥＴ２３，２４の共通リースに、ソースがグランド
に夫々接続されて、ゲート，ソース間が定電圧ＶＢに保
たれたＮ型ＦＥＴで定電流源を構成している。
プ１の詳細構成例を示す。同図において２０は差動増巾
器、３０は該増巾器２０の出力電圧を位相反転し、低出
力インピーダンスの出力信号ＯＵＴとして出力する出力
増巾器である。この出力増巾器３０の出力電圧（出力信
号）ＯＵＴは差動増巾器２０側へ帰還され、結果として
入力電圧（入力信号）ＩＮと出力電圧（出力信号）ＯＵ
Ｔが一致するように制御が行われる。なお差動増巾器２
０において、２１，２２は共にソースが正電源ＶＢＢに
接続され、かつ共にゲートがＦＥＴ２１のドレイン電位
にクランプされたＰ型ＦＥＴで夫々、互にほぼ等しい値
の抵抗を構成している。２３，２４は夫々ドレインがＦ
ＥＴ２１Ｐ２２のドレイン接続され、かつ夫々ゲートに
出力信号ＯＵＴ，入力信号ＩＮを入力し、ソースが共通
に接続された差動増巾用のＮ型ＦＥＴ、２５はドレイン
がＦＥＴ２３，２４の共通リースに、ソースがグランド
に夫々接続されて、ゲート，ソース間が定電圧ＶＢに保
たれたＮ型ＦＥＴで定電流源を構成している。
【０００４】また出力増巾器３０において、３１，３２
は共にソースが正電源ＶＢＢに接続され、ゲート同志，
ドレイン同志が夫々互に接続された並列接続のＰ型ＦＥ
Ｔで、その共通ゲートは差動増巾器２０のＦＥＴ２２の
ドレインに接続され、同じくＦＥＴ３１，３２の共通ド
レインは出力信号ＯＵＴの端子に接続されている。なお
このＦＥＴ３１，３２は正電源ＶＢＢから負荷容量２お
よび後述の電流源５，４へ電流を流す役割を持つので便
宜上充電出力トランジスタとも呼ぶ。５はドレインがＦ
ＥＴ３１，３２の共通ドレインに、ソースがグランドに
夫々接続され、ゲート，ソース間が定電圧ＶＢに保たれ
たＮ型ＦＥＴで小電流の定電流源を構成している。４は
ドレインがＦＥＴ３１，３２の共通ドレインに、ゲート
が定電圧ＶＢに、ソースがＦＥＴ１０のドレインに夫々
接続されたＮ型ＦＥＴで、ＦＥＴ１０のオン時には大電
流の定電流源を構成する。１０はＦＥＴ４のソースとグ
ランド間の接続を開閉するスイッチングトランジスタと
してのＮ型ＦＥＴ、ＥＮはＦＥＴ１０のゲートに与えら
れるイネーブル信号である。またＣ１は発振防止用のコ
ンデンサである。
は共にソースが正電源ＶＢＢに接続され、ゲート同志，
ドレイン同志が夫々互に接続された並列接続のＰ型ＦＥ
Ｔで、その共通ゲートは差動増巾器２０のＦＥＴ２２の
ドレインに接続され、同じくＦＥＴ３１，３２の共通ド
レインは出力信号ＯＵＴの端子に接続されている。なお
このＦＥＴ３１，３２は正電源ＶＢＢから負荷容量２お
よび後述の電流源５，４へ電流を流す役割を持つので便
宜上充電出力トランジスタとも呼ぶ。５はドレインがＦ
ＥＴ３１，３２の共通ドレインに、ソースがグランドに
夫々接続され、ゲート，ソース間が定電圧ＶＢに保たれ
たＮ型ＦＥＴで小電流の定電流源を構成している。４は
ドレインがＦＥＴ３１，３２の共通ドレインに、ゲート
が定電圧ＶＢに、ソースがＦＥＴ１０のドレインに夫々
接続されたＮ型ＦＥＴで、ＦＥＴ１０のオン時には大電
流の定電流源を構成する。１０はＦＥＴ４のソースとグ
ランド間の接続を開閉するスイッチングトランジスタと
してのＮ型ＦＥＴ、ＥＮはＦＥＴ１０のゲートに与えら
れるイネーブル信号である。またＣ１は発振防止用のコ
ンデンサである。
【０００５】図６は図４における負荷容量２の放電側の
等価回路を示し、その充電側のＦＥＴ（充電出力トラン
ジスタ）３１，３２は省略されている。即ちオペアンプ
１の出力増巾器３０では高ゲインを得るために相補出力
の一方を定電流回路４，５としているが容量負荷２を駆
動するために、図７で後述するように１水平走査期間の
始めの一定期間には一旦、スイッチングトランジスタ１
０にイネーブル信号ＥＮを与えて大電流定電流源４を有
効とし大電流を流しコンデンサ２を放電した後、残りの
期間は小電流定電流５とＦＥＴ３１、３２とによって必
要な出力電圧を得るようにしている。
等価回路を示し、その充電側のＦＥＴ（充電出力トラン
ジスタ）３１，３２は省略されている。即ちオペアンプ
１の出力増巾器３０では高ゲインを得るために相補出力
の一方を定電流回路４，５としているが容量負荷２を駆
動するために、図７で後述するように１水平走査期間の
始めの一定期間には一旦、スイッチングトランジスタ１
０にイネーブル信号ＥＮを与えて大電流定電流源４を有
効とし大電流を流しコンデンサ２を放電した後、残りの
期間は小電流定電流５とＦＥＴ３１、３２とによって必
要な出力電圧を得るようにしている。
【０００６】
【発明が解決しようとする課題】図７は１水平走査期間
１Ｈ中におけるイネーブル信号ＥＮと、図４の回路の出
力信号ＯＵＴ、つまり負荷容量２の端子電圧との関係の
例を示す波形図である。なお同図において出力信号ＯＵ
ＴとしてのＯＵＴ１Ｄ，ＯＵＴ１Ｕは正常な場合を、Ｏ
ＵＴ２Ｄは負荷が重い（つまり負荷容量２が大きい）
か、または定電流源４，５の電流が少ない場合の例を示
す。即ち１水平走査期間１Ｈの始めの一定の期間ＴＥＮ
にイネーブル信号ＥＮを出力し大電流源４を有効とす
る。この期間ＴＥＮが負荷容量２と駆動能力（つまり大
電流源４の電流）とにマッチしていれば、出力電圧のＯ
ＵＴ１Ｄのようにこの期間ＴＥＮ内に負荷容量２の電圧
は目的とする出力電圧まで立下る。しかしこの期間ＴＥ
Ｎが負荷容量と駆動能力にマッチしていないと図７のＯ
ＵＴ２Ｄのように必要な出力信号が得られなくなってし
まう。そこで必要以上に長い期間、イネーブル信号ＥＮ
を働かせたとすれば不必要な電流を流すことになる。
１Ｈ中におけるイネーブル信号ＥＮと、図４の回路の出
力信号ＯＵＴ、つまり負荷容量２の端子電圧との関係の
例を示す波形図である。なお同図において出力信号ＯＵ
ＴとしてのＯＵＴ１Ｄ，ＯＵＴ１Ｕは正常な場合を、Ｏ
ＵＴ２Ｄは負荷が重い（つまり負荷容量２が大きい）
か、または定電流源４，５の電流が少ない場合の例を示
す。即ち１水平走査期間１Ｈの始めの一定の期間ＴＥＮ
にイネーブル信号ＥＮを出力し大電流源４を有効とす
る。この期間ＴＥＮが負荷容量２と駆動能力（つまり大
電流源４の電流）とにマッチしていれば、出力電圧のＯ
ＵＴ１Ｄのようにこの期間ＴＥＮ内に負荷容量２の電圧
は目的とする出力電圧まで立下る。しかしこの期間ＴＥ
Ｎが負荷容量と駆動能力にマッチしていないと図７のＯ
ＵＴ２Ｄのように必要な出力信号が得られなくなってし
まう。そこで必要以上に長い期間、イネーブル信号ＥＮ
を働かせたとすれば不必要な電流を流すことになる。
【０００７】また図７において出力信号ＯＵＴ１Ｕは出
力電圧が目的の値にまで正常に立上った場合を示すが、
この間大電流源４はこの立上りを妨げる方向（つまり負
荷容量２の放電側）に働いており、これを補うように充
電出力トランジスタ３１，３２から大きな電流が供給さ
れていることを示している。従って回路の電流消費を減
ずるには、出力信号ＯＵＴの上昇時には大電流源４の動
作を無効にすることが望ましい。また従来の液晶パネル
のデータドライバでは使用しない出力ビットも他のビッ
トと同様に電流がイネーブル信号ＥＮによって制御され
るので不要な電流を流すことになる。そこで、この発明
はＬＳＩ自身で出力波形に応じて出力電流を制御し正常
な出力波形を得るとともに消費電流の減少を図ることが
できる。容量負荷駆動用半導体集積回路装置を提供する
ことを課題とする。
力電圧が目的の値にまで正常に立上った場合を示すが、
この間大電流源４はこの立上りを妨げる方向（つまり負
荷容量２の放電側）に働いており、これを補うように充
電出力トランジスタ３１，３２から大きな電流が供給さ
れていることを示している。従って回路の電流消費を減
ずるには、出力信号ＯＵＴの上昇時には大電流源４の動
作を無効にすることが望ましい。また従来の液晶パネル
のデータドライバでは使用しない出力ビットも他のビッ
トと同様に電流がイネーブル信号ＥＮによって制御され
るので不要な電流を流すことになる。そこで、この発明
はＬＳＩ自身で出力波形に応じて出力電流を制御し正常
な出力波形を得るとともに消費電流の減少を図ることが
できる。容量負荷駆動用半導体集積回路装置を提供する
ことを課題とする。
【０００８】
【課題を解決するための手段】前記の課題を解決するめ
に、請求項１の半導体集積回路装置は、高インピーダン
スで入力した入力信号（ＩＮ）に等しい出力信号（ＯＵ
Ｔ）を低インピーダンスで出力して容量負荷（負荷容量
２など）を駆動する駆動回路（出力オペアンプ１など）
を備えた容量負荷駆動用半導体集積回路装置において、
前記入力信号と出力信号との差を検出して前記駆動回路
の駆動能力を可変する駆動能力可変手段を備えたものと
し、
に、請求項１の半導体集積回路装置は、高インピーダン
スで入力した入力信号（ＩＮ）に等しい出力信号（ＯＵ
Ｔ）を低インピーダンスで出力して容量負荷（負荷容量
２など）を駆動する駆動回路（出力オペアンプ１など）
を備えた容量負荷駆動用半導体集積回路装置において、
前記入力信号と出力信号との差を検出して前記駆動回路
の駆動能力を可変する駆動能力可変手段を備えたものと
し、
【０００９】請求項２の半導体集積回路装置では、請求
項１に記載の半導体集積回路装置において、前記駆動能
力可変手段は、前記の差を所定値と比較する比較器（６
など）と、この比較器の出力信号に基づいて前記容量負
荷を駆動する電流値を切換える手段（大電流源４，スイ
ッチングトランジスタ１０など）とを備えたものである
ようにし、また
項１に記載の半導体集積回路装置において、前記駆動能
力可変手段は、前記の差を所定値と比較する比較器（６
など）と、この比較器の出力信号に基づいて前記容量負
荷を駆動する電流値を切換える手段（大電流源４，スイ
ッチングトランジスタ１０など）とを備えたものである
ようにし、また
【００１０】請求項３の半導体集積回路装置では、請求
項１に記載の半導体集積回路装置において、前記駆動能
力可変手段は、前記の差を増巾する差動増巾器（１１な
ど）と、この差動増巾器の出力信号に応じて前記容量負
荷を駆動する電流値を可変する手段（レベルシフタ１
２，放電出力トランジスタ４０など）とを備えたもので
あるようにする。
項１に記載の半導体集積回路装置において、前記駆動能
力可変手段は、前記の差を増巾する差動増巾器（１１な
ど）と、この差動増巾器の出力信号に応じて前記容量負
荷を駆動する電流値を可変する手段（レベルシフタ１
２，放電出力トランジスタ４０など）とを備えたもので
あるようにする。
【００１１】
【作 用】入力信号ＩＮと出力信号ＯＵＴの差を検出
し、この差に応じて負荷容量の放電側の出力電流を可変
することにより、正規の出力を得るとともに装置の消費
電流をおさえる。
し、この差に応じて負荷容量の放電側の出力電流を可変
することにより、正規の出力を得るとともに装置の消費
電流をおさえる。
【００１２】
【実施例】以下図１ないし図３に基づいて本発明の実施
例を説明する。図１は本発明の第１の実施例としての構
成を示す回路図で図４に対応するものである。図１にお
いては図４に対し比較器６が新設されている。この比較
器６は比較入力として出力オペアンプ１の入，出力信号
ＩＮ，ＯＵＴを入力し、スイッチングトランジスタ１０
をオン，オフする役割を持つ。比較器６において、１１
は図４で述べた差動増巾器２０と同様な構成の差動増巾
器であり、７，８はこの差動増巾器１１を構成する増巾
用のＮ型ＦＥＴで夫々ゲートに出力信号ＯＵＴ，入力信
号ＩＮを入力している。そしてこの差動増巾器１１の出
力としてのＦＥＴ８のドレイン電圧８Ｄは２つの直列の
インバータ回路５０を介して比較器出力となり、スイッ
チングトランジスタ１０へイネーブル信号ＥＮとして与
えられる。
例を説明する。図１は本発明の第１の実施例としての構
成を示す回路図で図４に対応するものである。図１にお
いては図４に対し比較器６が新設されている。この比較
器６は比較入力として出力オペアンプ１の入，出力信号
ＩＮ，ＯＵＴを入力し、スイッチングトランジスタ１０
をオン，オフする役割を持つ。比較器６において、１１
は図４で述べた差動増巾器２０と同様な構成の差動増巾
器であり、７，８はこの差動増巾器１１を構成する増巾
用のＮ型ＦＥＴで夫々ゲートに出力信号ＯＵＴ，入力信
号ＩＮを入力している。そしてこの差動増巾器１１の出
力としてのＦＥＴ８のドレイン電圧８Ｄは２つの直列の
インバータ回路５０を介して比較器出力となり、スイッ
チングトランジスタ１０へイネーブル信号ＥＮとして与
えられる。
【００１３】図２は図１の要部動作説明用の波形図で図
２（ａ）は入，出力信号ＩＮ，ＯＵＴを示し、図２
（ｂ）はイネーブル信号ＥＮを示す。図２（ａ）のよう
に入力信号ＩＮが時点ｔ１で矩形波状に立上ったのち、
時点ｔ２で再び矩形波状に立下る場合、出力信号ＯＵＴ
はこの入力信号ＩＮに追従しながら緩やかに立上り、再
び緩やかに立下る。この時点ｔ１，ｔ２の間では入力信
号ＩＮの方が出力信号ＯＵＴより高く、比較器出力とし
てのイネーブル信号ＥＮはＬレベルであり、スイッチン
グトランジスタ１０はオフ状態にある。従って出力増巾
器３０では小電流源５が不要な電流を流すのみで負荷容
量２は充電出力トランジスタ３１，３２を介し充電され
て、その電圧ＯＵＴは入力信号ＩＮに速やかに追従す
る。次に時点ｔ２以降においては、入力信号ＩＮが出力
電圧信号ＯＵＴを下回っている。そしてこの差電圧がΔ
Ｖ以上である期間Δｔには、比較器出力としてのイネー
ブル信号ＥＮはＨレベルとなり、スイッチングトランジ
スタ１０をオンして大電流源４を有効とする。これによ
り負荷容量２は速やかに放電され、出力信号電圧ＯＵＴ
は入力信号電圧ＩＮに速やかに追従できる。
２（ａ）は入，出力信号ＩＮ，ＯＵＴを示し、図２
（ｂ）はイネーブル信号ＥＮを示す。図２（ａ）のよう
に入力信号ＩＮが時点ｔ１で矩形波状に立上ったのち、
時点ｔ２で再び矩形波状に立下る場合、出力信号ＯＵＴ
はこの入力信号ＩＮに追従しながら緩やかに立上り、再
び緩やかに立下る。この時点ｔ１，ｔ２の間では入力信
号ＩＮの方が出力信号ＯＵＴより高く、比較器出力とし
てのイネーブル信号ＥＮはＬレベルであり、スイッチン
グトランジスタ１０はオフ状態にある。従って出力増巾
器３０では小電流源５が不要な電流を流すのみで負荷容
量２は充電出力トランジスタ３１，３２を介し充電され
て、その電圧ＯＵＴは入力信号ＩＮに速やかに追従す
る。次に時点ｔ２以降においては、入力信号ＩＮが出力
電圧信号ＯＵＴを下回っている。そしてこの差電圧がΔ
Ｖ以上である期間Δｔには、比較器出力としてのイネー
ブル信号ＥＮはＨレベルとなり、スイッチングトランジ
スタ１０をオンして大電流源４を有効とする。これによ
り負荷容量２は速やかに放電され、出力信号電圧ＯＵＴ
は入力信号電圧ＩＮに速やかに追従できる。
【００１４】比較器６では当然のことながらΔＶのオフ
セットがつくように差動入力トランジスタ７，８のしき
い値電圧ＶＴＨあるいは駆動能力に差をつけるものとす
る。従って負荷容量２の大きさにかかわらず必要な電位
になれば大電流源４がオン，オフし負荷電圧（出力信
号）ＯＵＴを速やかに入力信号ＩＮに追従させることが
できるとともに消費電流を低くおさえられる。また、未
使用の出力端子ＯＵＴは無負荷なのでスイッチングが速
く、その大電流源４がオンするに至らない。
セットがつくように差動入力トランジスタ７，８のしき
い値電圧ＶＴＨあるいは駆動能力に差をつけるものとす
る。従って負荷容量２の大きさにかかわらず必要な電位
になれば大電流源４がオン，オフし負荷電圧（出力信
号）ＯＵＴを速やかに入力信号ＩＮに追従させることが
できるとともに消費電流を低くおさえられる。また、未
使用の出力端子ＯＵＴは無負荷なのでスイッチングが速
く、その大電流源４がオンするに至らない。
【００１５】図３は本発明の第２の実施例としての構成
を示す回路図である。同図において、３３は図１は出力
増巾器３０中のＰ型ＦＥＴ３１，３２に代わるＰ型ＦＥ
Ｔ（充電出力トランジスタ）、４０はこのＰ型ＦＥＴ３
３と相補回路を構成するＮ型ＦＥＴで、図１の電流源
４，５に代わるものである。但し図１と異なりＦＥＴ４
０はそのゲート入力１２ａに応じた可変の電流を流す。
なおこのＦＥＴ４０を便宜上放電出力トランジスタとも
いう。また図３の１１は図１の比較器６内の差動増巾器
１１と同様な差動増巾器であり、１２はレベルシフタ
で、この差動増巾器１１の出力電圧としてのＦＥＴ８の
ドレイン電圧８Ｄをレベル変換のうえ、レベル変換出力
１２ａとして出力し、放電出力トランジスタ４０のゲー
トを駆動する。なおレベルシフタ１２において、１２１
はドレイン電圧８Ｄの増減に応じてそれぞれソース電位
としてのレベルシフタ出力１２ａを増減するＮ型ＦＥ
Ｔ、１２２はこのＮ型ＦＥＴ１２１のソースとグランド
との間に挿入された定電流源である。
を示す回路図である。同図において、３３は図１は出力
増巾器３０中のＰ型ＦＥＴ３１，３２に代わるＰ型ＦＥ
Ｔ（充電出力トランジスタ）、４０はこのＰ型ＦＥＴ３
３と相補回路を構成するＮ型ＦＥＴで、図１の電流源
４，５に代わるものである。但し図１と異なりＦＥＴ４
０はそのゲート入力１２ａに応じた可変の電流を流す。
なおこのＦＥＴ４０を便宜上放電出力トランジスタとも
いう。また図３の１１は図１の比較器６内の差動増巾器
１１と同様な差動増巾器であり、１２はレベルシフタ
で、この差動増巾器１１の出力電圧としてのＦＥＴ８の
ドレイン電圧８Ｄをレベル変換のうえ、レベル変換出力
１２ａとして出力し、放電出力トランジスタ４０のゲー
トを駆動する。なおレベルシフタ１２において、１２１
はドレイン電圧８Ｄの増減に応じてそれぞれソース電位
としてのレベルシフタ出力１２ａを増減するＮ型ＦＥ
Ｔ、１２２はこのＮ型ＦＥＴ１２１のソースとグランド
との間に挿入された定電流源である。
【００１６】図１においては負荷容量２の放電側の駆動
回路としての大電流源４をデジタル的に切換えていた
が、図３においては、差動増巾器１１の出力電圧（ドレ
イン電圧）８Ｄのレベルに応じた電流を放電出力トラン
ジスタ４０に流すことで同様の効果を得ようとするもの
である。
回路としての大電流源４をデジタル的に切換えていた
が、図３においては、差動増巾器１１の出力電圧（ドレ
イン電圧）８Ｄのレベルに応じた電流を放電出力トラン
ジスタ４０に流すことで同様の効果を得ようとするもの
である。
【００１７】
【発明の効果】本発明によれば出力信号ＯＵＴと入力信
号ＩＮとの差電圧を比較器６または差動増巾器１１を用
いてフィードバックして、負荷容量２の放電駆動回路
の、出力電流を制御することにしたので、負荷容量２の
大きさに依存せず、入力信号ＩＮに追従した正常な出力
波形を得ると同時に、ドライバ回路の消費電力の低減を
図ることができる。
号ＩＮとの差電圧を比較器６または差動増巾器１１を用
いてフィードバックして、負荷容量２の放電駆動回路
の、出力電流を制御することにしたので、負荷容量２の
大きさに依存せず、入力信号ＩＮに追従した正常な出力
波形を得ると同時に、ドライバ回路の消費電力の低減を
図ることができる。
【図１】本発明の第１の実施例としての構成を示す回路
図
図
【図２】図１の要部動作説明用の波形図
【図３】本発明の第２の実施例としての構成を示す回路
図
図
【図４】図１，図３に対応する従来の回路図
【図５】アクティブマトリックスＬＣＤパネルデータド
ライバの基本回路を示す図
ライバの基本回路を示す図
【図６】出力電流源の等価回路を示す図
【図７】従来におけるイネーブル信号と出力信号との関
係例を示す波形図。
係例を示す波形図。
１ 出力オペアンプ ２ 負荷容量 ３ サンプルホールド回路 ４ 大電流源 ５ 小電流源 ６ 比較器 ＥＮ イネーブル信号 １０ スイッチングトランジスタ １１ 差動増巾器 １２ レベルシフタ ２０ 差動増巾器 ３０ 出力増巾器 ３１ 充電出力トランジスタ ３２ 充電出力トランジスタ ３３ 充電出力トランジスタ ４０ 放電出力トランジスタ ＩＮ 入力信号 ＯＵＴ 出力信号
Claims (3)
- 【請求項１】高インピーダンスで入力した入力信号に等
しい出力信号を低インピーダンスで出力して容量負荷を
駆動する駆動回路を備えた容量負荷駆動用半導体集積回
路装置において、 前記入力信号と出力信号との差を検出して前記駆動回路
の駆動能力を可変する駆動能力可変手段を備えたことを
特徴とする容量負荷駆動用半導体集積回路装置。 - 【請求項２】請求項１に記載の半導体集積回路装置にお
いて、前記駆動能力可変手段は、前記の差を所定値と比
較する比較器と、この比較器の出力信号に基づいて前記
容量負荷を駆動する電流値を切換える手段とを備えたも
のであることを特徴とする容量負荷駆動用半導体集積回
路装置。 - 【請求項３】請求項１に記載の半導体集積回路装置にお
いて、前記駆動能力可変手段は前記の差を増巾する差動
増巾器と、この差動増巾器の出力信号に応じて前記容量
負荷を駆動する電流値を可変する手段とを備えたもので
あることを特徴とする容量負荷駆動用半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3195591A JPH0541651A (ja) | 1991-08-06 | 1991-08-06 | 容量負荷駆動用半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3195591A JPH0541651A (ja) | 1991-08-06 | 1991-08-06 | 容量負荷駆動用半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541651A true JPH0541651A (ja) | 1993-02-19 |
Family
ID=16343697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3195591A Pending JPH0541651A (ja) | 1991-08-06 | 1991-08-06 | 容量負荷駆動用半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541651A (ja) |
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-
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- 1991-08-06 JP JP3195591A patent/JPH0541651A/ja active Pending
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